CN116300228B - 显示设备和用于检查显示设备的方法 - Google Patents

Abstract

公开了一种显示设备和用于检查显示设备的方法，所述显示设备包括像素部分；布线和电极，其连接到所述像素部分；以及检查电路，其被配置为检查所述布线中的异常，其中，所述检查电路：在第一时段中向所述布线和所述电极中的一者或两者供应第一电压，在所述第一时段之后的第二时段中向所述布线和所述电极中的一者供应第二电压，并且被配置为基于所述第二电压的供应并根据所述布线的电压电平来检测异常的发生。

Description

显示设备和用于检查显示设备的方法

相关申请的交叉引用

本申请要求于2022年4月4日递交的日本专利申请No.2022-062684的优先权，其全部公开内容通过引用并入本文。

技术领域

本公开涉及显示设备和用于检查显示设备的方法。

背景技术

使用薄膜晶体管的液晶显示器适用于车载显示设备。某种类型的车载显示设备需要一种检测线路缺陷，即布线异常的功能。实现这种功能的电路容易出现增加设备尺寸、增加制造和检查成本等问题。

国际公开No.WO2018/079636公开了一种故障检查电路，其连接到源极线和栅极线。图29示出了国际公开No.WO 2018/079636中公开的有源矩阵基板的电路配置。图29中的有源矩阵基板A1具有故障检查电路A100。该故障检查电路A100包括判定电路A105和A114以及期望值比较电路A106和A115。

通过监测输出信号线A104向判定电路A105输入来自源极线A11的监测输出信号。在期望值比较电路A106中将判定电路A105检测到的监测输出信号的电压电平与期望值进行比较。通过监测输出信号线A112向判定电路A114输入来自栅极线A12的监测输出信号。在期望值比较电路A115中将判定电路A114检测到的监测输出信号的电压电平与期望值进行比较。

未审查的日本特开No.2019-113710公开了一种异常检测电路，其检测作为扫描信号的栅极信号的异常。图30示出了未审查的日本特开No.2019-113710中公开的液晶显示设备的配置。在图30中的液晶显示设备B10中，包括扫描信号异常检测电路B400和异常判定电路B800的异常检测电路单元被设置在液晶显示单元B100的外部。当栅极信号GL被顺序供应时，扫描信号异常检测电路B400对开始信号STV进行移位。移位后的脉冲被发送到异常判定电路B800。异常判定电路B800锁存移位后的脉冲。基于锁存的数据输出来判定异常的存在或不存在。

图31示出了未审查的日本特开No.2019-113710中公开的异常判定电路的电路示例。在图31所示的异常判定电路B800中，比较器B810将扫描信号异常检测电路B400的输出值与预定的基准电压值Vref进行比较。

美国专利申请公开No.2006/0226866公开了一种用于检测栅极线和数据线中的短路的测试电路。图32示出了美国专利申请公开No.2006/0226866中公开的液晶显示设备的配置。在图32中的液晶显示设备C1A中，栅极线测试电路C10A和数据线测试电路C20A分别被设置在栅极线驱动电路C2A和数据线驱动电路C3A侧，并且分别连接到栅极线Gm和数据线Dn，以便检测栅极线Gm和数据线Dn中的短路。

图33是美国专利申请公开No.2006/0226866中公开的数据线测试电路的示意图。图34是示出图33中的数据线测试电路C20A的等效电路的电路图。图34中的数据线电位Vd是通过基于短路电阻Rs的电源电位VDD的电阻分压而确定的。检测器逻辑电路C21根据输入的数据线电位Vd来输出数据线Dn中是否存在短路。图35是示出包括反相器电路C22n的检测器逻辑电路C21的电路图。

美国专利申请公开No.2014/0204199公开了一种用于定位短路的布线检查装置。图36示出了美国专利申请公开No.2014/0204199中公开的布线检查装置的配置。图36中的布线检查装置D1包括图像捕获部件D6和图像处理部件D7。图像捕获部件D6捕获基板构件D2的红外图像。红外图像的图像数据被提供给图像处理部件D7。图像处理部件D7生成红外图像和二值图像，并根据二值图像来定位短路位置。

美国专利No.5309108公开了一种用于薄膜晶体管液晶基板的检查装置。图37示出了美国专利No.5309108中公开的检查装置的配置。在图37中，探针E36a和E36b与基板E30的布线图案接触。扫描线和信号线之间的电位差被红外图像检测器E5检测为红外图像。差分图像检测电路E55和坐标检测电路E56通过图像处理来定位短路缺陷。

在国际公开No.WO2018/079636中描述的故障检查电路中，从多条栅极线中选择的一条栅极线处的第一监测输出信号Gout被输入到第一判定电路，并且从多条源极线中选择的一条源极线处的第二监测信号Sout被输入到第二判定电路。在这种配置中，布线和电路的连接变得复杂，增加了电路的尺寸。此外，当比较器被用作用于期望值比较电路的模拟电路时，电路的尺寸增加。此外，当大量薄膜晶体管的特性不同时，难以设置期望值。因此，国际公开No.WO2018/079636中描述的技术难以使用小型电路执行稳定的检查。

未审查的日本特开No.2019-113710中描述的异常判定电路使用比较器作为模拟电路，这增加了电路的尺寸。此外，当大量薄膜晶体管的特性不同时，难以设置基准电压值。因此，未审查的日本特开No.2019-113710中描述的技术难以使用小型电路执行稳定的检查。电路尺寸的增加增大了显示设备的周边(被称为“画框”)的面积。此外，为了实现稳定的检查，制造和检查的成本可能会增加。

在美国专利申请公开No.2006/0226866中描述的测试电路中，电源电位和接地电位通过串联电阻器连接。这些串联电阻器产生直通电流。直通电流的产生增加了设备的功耗。提供用于抑制功耗的配置增加了检查成本。

美国专利申请公开No.2014/0204199和美国专利No.5309108中描述的装置需要特殊的图像处理。这增加了装置的尺寸并增加了制造和检查的成本。此外，虽然这些装置可以定位短路，但它们不能检查断线，这使得它们难以执行各种检查。

本公开是鉴于上述情况作出的，并且旨在通过小型的简单配置来降低检查成本并能进行稳定和多样的检查。

发明内容

为了实现上述目的，根据本公开的显示设备包括：像素部分；布线和电极，其连接到像素部分；以及检查电路，其被配置为检查布线中的异常，其中，检查电路在第一时段中向布线和电极中的一者或两者供应第一电压，在第一时段之后的第二时段中向布线和电极中的一者供应第二电压，并且被配置为基于第二电压的供应并根据布线的电压电平来检测异常的发生。

根据本公开的用于检查显示设备的方法包括：通过用于连接到显示设备的像素部分的布线和电极的检查电路，在第一时段中向布线和电极中的一者或两者供应第一电压；通过检查电路，在第一时段之后的第二时段中向布线和电极中的一者供应第二电压；以及通过检查电路，基于第二电压的供应并根据布线的电压电平来检测异常的发生。

应当理解，上面的一般描述和下面的详细描述都是示例性和解释性的，并且不限制本公开。

根据本公开，可以通过根据第一时段中的第一电压和第二时段中的第二电压获取布线的电压电平来检测异常的发生。这可以减小电路的尺寸并实现稳定的广泛范围的检查。此外，可以在检查期间消除电流流动，从而降低检查成本。

附图说明

当结合以下附图考虑以下详细描述时，可以获得对本申请的更完整的理解，其中：

图1是根据本公开的显示设备的示意性配置图；

图2A和2B示出了检查栅极线和数据线之间的短路的示例；

图3A和3B示出了检查栅极线的断裂的示例；

图4A和4B示出了检查数据线的断裂的示例；

图5A和5B示出了检查数据线和公共电极之间的短路的示例；

图6A和6B示出了检查栅极线和公共电极之间的短路的示例；

图7是示出显示设备的另一配置的示意性配置图；

图8示出了预充电电路的示意性连接；

图9A至9C是示出开关电路的配置示例的电路图；

图10示出了公共电极检查电路的示意性连接；

图11A和11B示出了检查数据处理电路的配置示例；

图12是示出CMOS型寄存器电路的电路图；

图13是示出PMOS型寄存器电路的电路图；

图14是示出NMOS型寄存器电路的电路图；

图15A和15B示出了检查数据处理电路的配置示例；

图16是示出CMOS型寄存器电路的电路图；

图17是示出PMOS型寄存器电路的电路图；

图18是示出NMOS型寄存器电路的电路图；

图19是示出显示时段和消隐时段的时序图；

图20是检查栅极线和数据线的短路时的时序图；

图21示出了栅极线和数据线之间发生短路的情况的示例；

图22是检查栅极线和数据线的断裂时的时序图；

图23示出了栅极线中存在断裂的情况的示例；

图24是当检查数据线或栅极线和公共电极的短路时的时序图；

图25示出了数据线和公共电极之间发生短路的情况的示例；

图26是检查数据处理电路中的时序图；

图27是检查数据处理电路中的时序图；

图28是检查数据处理电路中的时序图；

图29示出了国际公开No.WO2018/079636中的有源矩阵基板的电路配置；

图30示出了未审查的日本特开No.2019-113710中的液晶显示设备的配置；

图31示出了未审查的日本特开No.2019-113710中公开的异常判定电路的电路示例；

图32示出了美国专利申请公开No.2006/0226866中的液晶显示设备的配置；

图33是美国专利申请公开No.2006/0226866中的数据线测试电路的示意图；

图34是示出图33中的数据线测试电路的等效电路的电路图；

图35是示出包括反相器电路的检测器逻辑电路的电路图；

图36示出了美国专利申请公开No.2014/0204199中的布线检查装置的配置；以及

图37示出了美国专利No.5309108中的检查装置的配置。

具体实施方式

下面参照附图描述根据实施例的显示设备和用于检查显示设备的方法。

图1示出了显示设备100的示意性配置。显示设备100包括基板11、驱动器IC 12和判定电路13。基板11可以是任何薄膜晶体管(TFT)基板等。驱动器IC 12与布置在基板11上的布线电连接。驱动器IC 12向基板11上的每个元件供应显示设备100的驱动信号。驱动器IC 12可以是半导体器件、分立电路、或由软件控制的处理器。驱动器IC 12可以使用晶玻接装(COG)技术安装在基板11上。替代地，驱动器IC 12也可以从外部被安装在基板11上。判定电路13使用从基板11输出的检查数据来判定异常的存在或不存在。

多个电路元件安装在基板11上。例如，安装在基板11上的像素阵列21、扫描电路22和解复用器23可以是可以安装在典型TFT基板上的任何电路配置。像素阵列21是包括多个像素电路的像素部分。像素阵列21中的每个像素电路包括用于开关的晶体管和液晶元件。像素阵列21通过用作扫描线的多条栅极线GL与扫描电路22连接。像素阵列21通过用作视频信号线的多条数据线DL与解复用器23连接。栅极线GL和数据线DL是连接到像素阵列21的布线。像素阵列21中包括的多个像素电路连接到作为对电极的公共电极CB。公共电极CB是连接到像素阵列21的电极。

安装在基板11上的预充电电路31A和31B布置在栅极线GL的两侧。像素阵列21连接到预充电电路31A和预充电电路31B之间的栅极线GL。预充电电路31A连接到栅极线GL的与像素阵列21连接的一侧，并且预充电电路31B连接到栅极线GL的与像素阵列21连接的另一侧。预充电电路31A和31B的输出端通过连接到像素阵列21的栅极线GL彼此连接。预充电电路31A和31B可以向连接到像素阵列21的布线中包括的栅极线GL供应检查电压。从像素阵列21看，预充电电路31A连接到与扫描电路22相同一侧的栅极线GL。从像素阵列21看，预充电电路31B连接到与扫描电路22相对侧的栅极线GL。与扫描电路22相同的一侧是向栅极线GL输入正常信号的一侧。

安装在基板11上的预充电电路32A和32B布置在数据线DL的两侧。像素阵列21连接到预充电电路32A和预充电电路32B之间的数据线DL。预充电电路32A连接到数据线DL的与像素阵列21连接的一侧，并且预充电电路32B连接到数据线DL的与像素阵列21连接的另一侧。预充电电路32A和32B的输出端通过连接到像素阵列21的数据线DL彼此连接。预充电电路32A和32B可以向连接到像素阵列21的布线中包括的数据线DL供应检查电压。从像素阵列21看，预充电电路32A连接到与解复用器23相同一侧的数据线DL。从像素阵列21看，预充电电路32B连接到与解复用器23相对侧的数据线DL。与解复用器23相同的一侧是向数据线DL输入正常信号的一侧。

预充电电路31A、31B、32A和32B各自包括电压发生器和开关电路。预充电电路31A和31B中包括的电压发生器产生可供应给栅极线GL的低电平或高电平电压。预充电电路31A和31B中包括的开关电路关断或接通预充电电路31A和31B中包括的电压发生器和栅极线GL之间的连接。预充电电路32A和32B中包括的电压发生器产生可供应给数据线DL的低电平或高电平电压。预充电电路32A和32B中包括的开关电路关断或接通预充电电路32A和32B中包括的电压发生器和数据线DL之间的连接。包括栅极线GL和数据线DL的布线在输入正常信号的一侧具有输入端。包括栅极线GL和数据线DL的布线在输入端的相对侧具有输出端。预充电电路31A连接到栅极线GL的输入端侧。预充电电路31B连接到栅极线GL的输出端侧。预充电电路32A连接到数据线DL的输入端侧。预充电电路32B连接到数据线DL的输出端侧。

开关电路被配置为使用开关元件(例如，金属氧化物半导体场效应晶体管(MOSFET))。当开关电路处于导通状态时，开关元件处于导电状态。当开关电路处于断开状态时，开关元件处于非导电状态。作为开关元件的MOS晶体管可以是P沟道型MOS(PMOS)晶体管或N沟道型MOS(NMOS)晶体管。开关电路可以是使用PMOS和NMOS晶体管的组合的互补MOS(CMOS)传输门。开关电路的类型可以根据形成在基板11上的薄膜晶体管来选择。

安装在基板11上的公共电极检查电路33具有多个输出端，它们连接到公共电极CB的预定位置。公共电极检查电路33的多个输出端通过连接到像素阵列21的公共电极CB彼此连接。公共电极检查电路33可以向连接到像素阵列21的电极中包括的公共电极CB供应检查电压。公共电极检查电路33包括电压发生器和开关电路。公共电极检查电路33中包括的电压发生器产生可供应给公共电极CB的低电平或高电平电压。公共电极检查电路33中包括的开关电路关断或接通公共电路检查电路33中包括的电压发生器和公共电极CB之间的连接。

安装在基板11上的检查数据处理电路35布置在栅极线GL的一端。从像素阵列21看，检查数据处理电路35连接到与扫描电路22和预充电电路31A相对的输出端侧的栅极线GL。安装在基板11上的检查数据处理电路34布置在数据线DL的一端。从像素阵列21看，检查数据处理电路34连接到与解复用器23和预充电电路32A相对的输出端侧的数据线DL。检查数据处理电路35可以获取栅极线GL的电压电平。检查数据处理电路34可以获取数据线DL的电压电平。检查数据处理电路35允许检测连接到像素阵列21的布线中包括的栅极线GL的电压电平。检查数据处理电路34允许检测连接到像素阵列21的布线中包括的数据线DL的电压电平。

预充电电路31A、31B、32A和32B、公共电极检查电路33、以及检查数据处理电路34和35安装在基板11上，并且可以包括在显示设备100的检查电路中。显示设备100包括像素阵列21作为像素部分。像素阵列21连接到作为布线的栅极线GL和数据线DL以及作为电极的公共电极CB。显示设备100的检查电路连接到包括栅极线GL和数据线DL的布线以及公共电极CB等电极。显示设备100的检查电路可以检查包括栅极线GL和数据线DL的布线是否异常。

检查数据处理电路34和35使用数字逻辑电路代替比较器等模拟电路。使用数字逻辑电路代替模拟电路，可以提高电路的集成度。此外，不需要校准薄膜晶体管的特性变化。检查数据处理电路34和35具有不产生直通电流的配置。根据这种检查数据处理电路34和35，电路规模减小，并且检查成本降低。因此，显示设备100的检查电路可以适当地检查线路缺陷等异常。

由显示设备100的检查电路执行的检查的示例在图2A至图6B中概述。图2A和2B示出了检查栅极线GL和数据线DL之间的短路的第一示例。图3A和3B示出了检查栅极线GL的断裂的第二示例。图4A和4B示出了检查数据线DL的断裂的第三示例。图5A和5B示出了检查数据线DL和公共电极CB之间的短路的第四示例。图6A和6B示出了检查栅极线GL和公共电极CB之间的短路的第五示例。

图2A和2B所示的栅极线GL1至GL3包括在多条栅极线GL中。图2A和图2B所示的数据线DL1至DL4包括在多条数据线DL中。图2A示出了检查的第一示例中的第一步骤。在第一示例中，在栅极线GL1和数据线DL2之间发生了由于短路SH1引起的线路缺陷。图2A中的预充电电路31A和31B向栅极线GL1至GL3供应低电平电压。图2A中的预充电电路32A和32B向数据线DL1至DL4供应低电平电压。更一般地，从两侧的预充电电路31A和31B向多条栅极线GL供应低电平电压作为同一时间段的公共电压。从两侧的预充电电路32A和32B向多条数据线DL供应低电平电压作为同一时间段的公共电压。图2A中从预充电电路31A和31B供应给栅极线GL1至GL3的低电平电压包括在第一时段期间供应的第一电压中。图2A中从预充电电路32A和32B供应给数据线DL1至DL4的低电平电压包括在第一时段期间供应的第一电压中。

图2B示出了检查的第一示例中的第二步骤和第三步骤。图2B中的预充电电路31A和31B向栅极线GL1至GL3供应高电平电压。图2B中的预充电电路32A和32B处于断开状态，并且不向数据线DL1至DL4供应电压。更一般地，从两侧的预充电电路31A和31B向多条栅极线GL供应高电平电压作为同一时间段的公共电压。数据线DL处于不被从两侧的预充电电路32A和32B供应电压的浮置状态。图2B中从预充电电路31A和31B供应给栅极线GL1至GL3的高电平电压包括在第二时段期间供应的第二电压中。注意，预充电电路31B在第二时段期间可以处于断开状态。

基于上述第一示例中的第一步骤和第二步骤，检查数据处理电路34获取数据线DL1至DL4的电压电平。例如，当数据线DL1、DL3和DL4正常时，检查数据处理电路34获取低电平电压。相反，当数据线DL2包括由于与栅极线GL1的短路SH1引起的线路缺陷时，检查数据处理电路34获取高电平电压。更一般地，当数据线DL2与多条栅极线GL中的至少一条发生短路时，检查数据处理电路34获取高电平电压。在第三步骤，检查数据处理电路34向判定电路13提供检查数据输出DD11。判定电路13可以使用从检查数据处理电路34接收的检查数据来判定异常的发生。

图3A和3B所示的栅极线GL1至GL4包括在多条栅极线GL中。图3A示出了检查的第二示例中的第一步骤。在第二示例中，在栅极线GL3中发生了由于断裂OP1引起的线路缺陷。图3A中的预充电电路31A和31B向栅极线GL1至GL4供应高电平电压。更一般地，从两侧的预充电电路31A和31B向多条栅极线GL供应高电平电压作为同一时间段的公共电压。图3A中从预充电电路31A和31B供应给栅极线GL1至GL4的高电平电压包括在第一时段期间供应的第一电压中。

图3B示出了检查的第二示例中的第二步骤和第三步骤。图3B中的预充电电路31A向栅极线GL1至GL4供应低电平电压。图3B中的预充电电路31B处于断开状态，并且不向栅极线GL1至GL4供应电压。更一般地，从布置在与检查数据处理电路35相对的输入端侧的预充电电路31A向多条栅极线GL供应低电平电压作为同一时段的公共电压。此时，不从布置在输出端侧的预充电电路31B向多条栅极线GL供应电压。图3B中从预充电电路31A供应给栅极线GL1至GL4的低电平电压包括在第二时段期间供应的第二电压中。

基于上述第二示例中的第一步骤和第二步骤，检查数据处理电路35获取栅极线GL1至GL4的电压电平。例如，当栅极线GL1、GL2和GL4正常时，检查数据处理电路35获取低电平电压。相反，当栅极线GL3包括由于断裂OP1引起的线路缺陷时，检查数据处理电路35获取高电平电压。在第三步骤，检查数据处理电路35向判定电路13提供检查数据输出DD13。判定电路13可以使用从检查数据处理电路35接收的检查数据来判定异常的发生。

图4A和4B所示的数据线DL1至DL4包括在多条数据线DL中。图4A示出了检查的第三示例中的第一步骤。在第三示例中，在数据线DL3中发生了由于断裂OP2引起的线路缺陷。图4A中的预充电电路32A和32B向数据线DL1至DL4供应高电平电压。更一般地，从两侧的预充电电路32A和32B向多条数据线DL供应高电平电压作为同一时间段的公共电压。图4A中从预充电电路32A和32B供应给数据线DL1至DL4的高电平电压包括在第一时段期间供应的第一电压中。

图4B示出了检查的第三示例中的第二步骤和第三步骤。图4B中的预充电电路32A向数据线DL1至DL4供应低电平电压。图4B中的预充电电路32B处于断开状态，并且不向数据线DL1至DL4供应电压。更一般地，从布置在与检查数据处理电路34相对的输入端侧的预充电电路32A向多条数据线DL供应低电平电压作为同一时间段的公共电压。此时，不从布置在输出端侧的预充电电路32B向多条数据线DL供应电压。图4B中从预充电电路32A供应给数据线DL1至DL4的低电平电压包括在第二时段期间供应的第二电压中。

基于上述第三示例中的第一步骤和第二步骤，检查数据处理电路34获取数据线DL1至DL4的电压电平。例如，当数据线DL1、DL2和DL4正常时，检查数据处理电路34获取低电平电压。相反，当数据线DL3包括由于断裂OP2引起的线路缺陷时，检查数据处理电路34获取高电平电压。在第三步骤，检查数据处理电路34向判定电路13提供检查数据输出DD13。判定电路13可以使用从检查数据处理电路34接收的检查数据来判定异常的发生。

在检查的第二示例中，要检查栅极线GL。使用检查数据处理电路35检查栅极线GL是否断裂。在第二示例中，不检查数据线DL。当检查栅极线GL是否断裂时，不使用检查数据处理电路34。在检查的第三示例中，要检查数据线DL。使用检查数据处理电路34检查数据线DL是否断裂。在第三示例中，不检查栅极线GL。当检查数据线DL是否断裂时，不使用检查数据处理电路35。因此，可以同时检查栅极线GL和数据线DL是否断裂。

图5A和5B所示的数据线DL1至DL4包括在多条数据线DL中。图5A示出了检查的第四示例中的第一步骤。在第四示例中，在数据线DL3和公共电极CB之间发生了由于短路SH2引起的线路缺陷。图5A中的预充电电路32A和32B向数据线DL1至DL4供应低电平电压。图5A中的公共电极检查电路33向公共电极CB供应低电平电压。更一般地，从两侧的预充电电路32A和32B向多条数据线DL供应低电平电压作为同一时间段的公共电压。从公共电极检查电路33向公共电极CB供应低电平电压。图5A中从预充电电路32A和32B供应给数据线DL1至DL4的低电平电压包括在第一时段期间供应的第一电压中。图5A中从公共电极检查电路33供应给公共电极CB的低电平电压包括在第一时段期间供应的第一电压中。

图5B示出了检查的第四示例中的第二步骤和第三步骤。图5B中的预充电电路32A和32B处于断开状态，并且不向数据线DL1至DL4供应电压。更一般地，数据线DL处于不被从两侧的预充电电路32A和32B供应电压的浮置状态。图5B中的公共电极检查电路33逐渐增加要供应给公共电极CB的电压电平。公共电极CB处的电压的增加被像素阵列21的像素电容(包括像素电路的保持电容)减缓。由于公共电极CB的电压逐渐增加，因此防止了公共电极CB与栅极线GL和数据线DL耦合。图5B中从公共电极检查电路33供应给公共电极CB的高电平电压包括在第二时段期间供应的第二电压中。

基于上述第四示例中的第一步骤和第二步骤，检查数据处理电路34获取数据线DL1至DL4的电压电平。例如，当数据线DL1、DL2和DL4正常时，检查数据处理电路34获取低电平电压。相反，当数据线DL3包括由于与公共电极CB的短路SH2引起的线路缺陷时，检查数据处理电路34获取高电平电压。在第三步骤，检查数据处理电路34向判定电路13提供检查数据输出DD14。判定电路13可以使用从检查数据处理电路34接收的检查数据来判定异常的发生。

图6A和6B所示的栅极线GL1至GL4包括在多条栅极线GL中。图6A示出了检查的第五示例中的第一步骤。在第五示例中，在栅极线GL3和公共电极CB之间发生了由于短路SH3引起的线路缺陷。图6A中的预充电电路31A和31B向栅极线GL1至GL4供应低电平电压。图6A中的公共电极检查电路33向公共电极CB供应低电平电压。更一般地，从两侧的预充电电路31A和31B向多条栅极线GL供应低电平电压作为同一时间段的公共电压。从公共电极检查电路33向公共电极CB供应低电平电压。图6A中从预充电电路31A和31B供应给栅极线GL1至GL4的低电平电压包括在第一时段期间供应的第一电压中。图6A中从公共电极检查电路33供应给公共电极CB的低电平电压包括在第一时段期间供应的第一电压中。

图6B示出了检查的第五示例中的第二步骤和第三步骤。图6B中的预充电电路31A和31B处于断开状态，并且不向栅极线GL1至GL4供应电压。更一般地，栅极线GL处于不被从两侧的预充电电路31A和31B供应电压的浮置状态。图6B中的公共电极检查电路33逐渐增加要供应给公共电极CB的电压。图6B中从公共电极检查电路33供应给公共电极CB的高电平电压包括在第二时段期间供应的第二电压中。

基于上述第五示例中的第一步骤和第二步骤，检查数据处理电路35获取栅极线GL1至GL4的电压电平。例如，当栅极线GL1、GL2和GL4正常时，检查数据处理电路35获取低电平电压。相反，当栅极线GL3包括由于与公共电极CB的短路SH3引起的线路缺陷时，检查数据处理电路35获取高电平电压。在第三步骤，检查数据处理电路35向判定电路13提供检查数据输出DD15。判定电路13可以使用从检查数据处理电路35接收的检查数据来判定异常的发生。

在检查的第四示例中，要检查数据线DL。使用检查数据处理电路34检查数据线DL和公共电极CB是否短路。在第四示例中，不检查栅极线GL。当检查数据线DL和公共电极CB是否短路时，不使用检查数据处理电路35。在检查的第五示例中，要检查栅极线GL。使用检查数据处理电路35检查栅极线GL和公共电极CB是否短路。在第五示例中，不检查数据线DL。当检查栅极线GL和公共电极CB是否短路时，不使用检查数据处理电路34。因此，可以同时执行数据线DL与公共电极CB之间的短路检查以及栅极线GL与公共电极CB之间的短路检查。

第一时段中的第一电压包括供应给要检查的多条线路的公共电压。取决于检查类型，供应给多条栅极线GL的低电平或高电平电压以及供应给多条数据线DL的低电平或高电平电压包括在第一时段中的第一电压中。相反，在显示时段期间，响应于来自扫描电路22的扫描信号和来自解复用器23的视频信号而供应的电压包括多条配线中的不同电压。因此，第一时段中的第一电压的设置不同于显示时段中的电压的设置。

第二时段中的第二电压的设置不同于第一时段中的第一电压的设置。取决于检查类型，第二时段中的第二电压可以包括或不包括供应给要检查的多条配线的公共电压。当供应给公共电极CB的高电平电压是第二电压时，栅极线GL和数据线DL不被供应以第二电压并且处于浮置状态。因此，第二时段中的第二电压被供应给连接到像素阵列21的布线和电极中的一者，但不被供应给另一者。

图7示出了作为与显示设备100不同的另一配置示例的显示设备101的示意性配置。在图7中，对与图1相同的部件标以相同的符号。显示设备101包括扫描电路22A和22B以及检查数据处理电路35A和35B作为安装在基板15上的电路元件。安装在基板15上的扫描电路22A和22B布置在栅极线GL的两侧。像素阵列21连接到扫描电路22A和扫描电路22B之间的栅极线GL。扫描电路22A连接到栅极线GL的与像素阵列21连接的一侧，并且扫描电路22B连接到栅极线GL的与像素阵列21连接的另一侧。扫描电路22A和22B的输出端通过连接到像素阵列21的栅极线GL彼此连接。当扫描电路22A和22B中的一者输出扫描信号时，另一者不输出扫描信号。驱动器IC 12可以使用晶玻接装(COG)技术安装在基板15上。替代地，驱动器IC12也可以从外部被安装在基板15上。

安装在基板15上的检查数据处理电路35A和35B布置在栅极线GL的两侧。像素阵列21连接到检查数据处理电路35A和35B之间的栅极线GL。检查数据处理电路35A连接到栅极线GL的与像素阵列21连接的一侧，并且检查数据处理单元35B连接到栅极线GL的与像素阵列21连接的另一侧。检查数据处理电路35A和35B的输入端通过连接到像素阵列21的栅极线GL彼此连接。

在显示设备101的检查电路执行的检查示例中，检测栅极线GL和数据线DL之间的短路的第一示例与显示设备100的检查电路执行的检查示例相同。在显示设备101的检查电路执行的检查示例中，检查数据线DL的断裂的第三示例与显示设备100的检查电路执行的检查示例相同。在显示设备101的检查电路执行的检查示例中，检测数据线DL和公共电极CB之间的短路的第四示例与显示设备100的检查电路执行的检查示例相同。在显示设备101的检查电路执行的检查示例中，检测栅极线GL和公共电极CB之间的短路的第五示例与显示设备100的检查电路执行的检查示例相同。

在显示设备101的检查电路执行的检查示例中，检查栅极线GL的断裂的第二示例与显示设备100的检查电路执行的检查示例不同。例如，当检查数据处理电路35A和35B中的一者获取栅极线GL的电压电平时，另一者不获取栅极线GL的电压电平。因此，当使用布置在栅极线GL两侧的检查数据处理单元35A和35B中的一者执行检查时，不使用另一者执行检查。

图8示出了预充电电路的示意性连接。图8所示的栅极线GLn是多条栅极线GL中包括的布线。图8所示的数据线DLn是多条数据线DL中包括的布线。栅极线GLn和数据线DLn连接到像素阵列21中包括的像素电路PCn。像素电路PCn还连接到公共电极CB。

栅极线GLn连接到开关电路SWG1和SWG2。开关电路SWG1包括在预充电电路31A中。开关电路SWG2包括在预充电电路31B中。预充电电路31A和31B中包括的电压发生器产生预充电电压PCG。当开关电路SWG1处于导通状态时，在预充电电路31A中产生的预充电电压PCG被供应给栅极线GLn。当开关电路SWG1处于断开状态时，在预充电电路31A中产生的预充电电压PCG不被供应给栅极线GLn。当开关电路SWG2处于导通状态时，在预充电电路31B中产生的预充电电压PCG被供应给栅极线GLn。当开关电路SWG2处于断开状态时，在预充电电路31B中产生的预充电电压PCG不被供应给栅极线GLn。

数据线DLn连接到开关电路SWD1和SWD2。开关电路SWD1包括在预充电电路32A中。开关电路SWD2包括在预充电电路32B中。预充电电路32A和32B中包括的电压发生器产生预充电电压PCD。当开关电路SWD1处于导通状态时，在预充电电路32A中产生的预充电电压PCD被供应给数据线DLn。当开关电路SWD1处于断开状态时，在预充电电路32A中产生的预充电电压PCD不被供应给数据线DLn。当开关电路SWD2处于导通状态时，在预充电电路32B中产生的预充电电压PCD被供应给数据线DLn。当开关电路SWD2处于断开状态时，在预充电电路32B中产生的预充电电压PCD不被供应给数据线DLn。

公共电极CB连接到开关电路SWC。开关电路SWC包括在公共电极检查电路33中。公共电极检查电路33中包括的电压发生器产生预充电电压PCC。当开关电路SWC处于导通状态时，在公共电极检查电路33中产生的预充电电压PCC被供应给公共电极CB。当开关电路SWC处于断开状态时，在公共电极检查电路33中产生的预充电电压PCC不被供应给公共电极CB。

栅极线GLn连接到开关电路SWT1和SWT2。开关电路SWT1关断或接通扫描电路22与栅极线GLn之间的连接。开关电路SWT2关断或接通检查数据处理电路35与栅极线GLn之间的连接。当开关电路SWT2处于导通状态时，指示栅极线GLn的电压电平的输出信号GOn被输入到检查数据处理电路35。当开关电路SWT2处于断开状态时，指示栅极线GLn的电压电平的输出信号GOn不被输入到检查数据处理电路35。

数据线DLn连接到开关电路SWT。开关电路SWT关断或接通检查数据处理电路34与数据线DLn之间的连接。当开关电路SWT处于导通状态时，指示数据线DLn的电压电平的输出信号DOn被输入到检查数据处理电路34。当开关电路SWT处于断开状态时，指示数据线DLn的电压电平的输出信号DOn不被输入到检查数据处理电路34。

开关电路的配置示例在图9A至9C示出。开关电路的类型选自CMOS类型、PMOS类型和NMOS类型。图9A是示出开关电路SW1的电路图。开关电路SW1是CMOS类型的。图9B是示出开关电路SW2的电路图。开关电路SW2是PMOS类型的。图9C是示出开关电路SW3的电路图。开关电路SW3是NMOS类型的。当使用PMOS型开关电路SW2时，用于图8的像素电路PCn中包括的开关电路的晶体管也是PMOS类型的。

图9A中的开关电路SW1包括开关输入SI1和开关输出SO1。开关电路SW1接收开关控制信号SC1和开关控制信号SC1的反相信号。开关电路SW1响应于开关控制信号SC1及其反相信号而关断或接通。图9B中的开关电路SW2包括开关输入SI2和开关输出SO2。开关电路SW2接收开关控制信号SC2的反相信号。开关电路SW2响应于开关控制信号SC2的反相信号而关断或接通。图9C中的开关电路SW3包括开关输入SI3和开关输出SO3。开关电路SW3接收开关控制信号SC3。开关电路SW3响应于开关控制信号SC3而关断或接通。

在图8中，为开关电路SWG1、SWG2、SWD1、SWD2、SWC、SWT1、SWT2和SWT选择相同的类型。例如，当使用低温多晶硅形成薄膜晶体管时(其中，NMOS晶体管和PMOS晶体管集成在同一基板上)，可以选择CMOS型开关电路SW1。当使用特定的单导电低温多晶硅或有机TFT形成薄膜晶体管时，可以选择PMOS型开关电路SW2。当使用不同的单导电低温多晶硅或In-Ga-Zn-O半导体(IGZO)或非晶硅(a-Si)形成薄膜晶体管时，可以选择NMOS型开关电路SW3。要选择的类型取决于集成形成在基板11上的扫描电路22和解复用器23的制造工艺。

当图8中的开关电路SWG1是图9A的开关电路SW1时，开关电路SWG2接收开关控制信号GN和开关控制信号GN的反相信号。在这种情况下，开关电路SWG1响应于开关控制信号GN和反相信号而关断或接通。当图8中的开关电路SWG1是图9B中的开关电路SW2时，开关电路SWG1接收开关控制信号GN的反相信号。在这种情况下，开关电路SW1响应于开关控制信号GN的反相信号而关断或接通。当图8中的开关电路SWG1是图9C中的开关电路SW3时，开关电路SWG1接收开关控制信号GN。在这种情况下，开关电路SWG1响应于开关控制信号GN而关断或接通。这样，图8中的开关电路SWG1响应于开关信号GN及其反相信号中的一者或两者而关断或接通。图8中的开关电路SWG2响应于开关控制信号GF及其反相信号中的一者或两者而关断或接通。

图8中的开关电路SWD1响应于开关控制信号DN及其反相信号中的一者或两者而关断或接通。图8中的开关电路SWD2响应于开关控制信号DF及其反相信号中的一者或两者而关断或接通。图8中的开关电路SWC响应于开关控制信号COM及其反相信号中的一者或两者而关断或接通。图8中的开关电路SWT1响应于开关控制信号TEST1及其反相信号中的一者或两者而关断或接通。图8中的开关电路SWT2响应于开关控制信号TEST2及其反相信号中的一者或两者而关断或接通。图8中的开关电路SWT响应于开关控制信号TEST及其反相信号中的一者或两者而关断或接通。更一般地，开关电路响应于开关控制信号及其反相信号中的一者或两者而关断或接通。

图10示出了公共电极检查电路33的示意性连接。在图10中，开关电路SWC11至SWC1n和开关电路SWC21至SWC2n包括在公共电极检查电路33中。开关电路SWC11至SWC1n连接到公共电极CB的一侧。开关电路SWC21至SWC2n连接到公共电极CB的另一侧。公共电极检查电路33包括布置在公共电极CB的两侧的多个开关电路。在图10中，对于开关电路SWC11至SWC1n和开关电路SWC21至SWC2n选择相同的类型。图10所示的多个开关电路的类型可以是与图8中的开关电路SWC的类型相同的任何类型。

当图10中的开关电路SWC11是图9A的开关电路SW1时，开关电路SWC11接收开关控制信号COM和开关控制信号COM的反相信号。在这种情况下，开关电路SWC11响应于开关控制信号COM及其反相信号而关断或接通。当图10中的开关电路SWC11是图9B中的开关电路SW2时，开关电路SWC11接收开关控制信号COM的反相信号。在这种情况下，开关电路SWC11响应于开关控制信号COM的反相信号而关断或接通。当图10中的开关电路SWC11是图9C中的开关电路SW3时，开关电路SWC11接收开关控制信号COM。在这种情况下，开关电路SWC11响应于开关控制信号COM而关断或接通。这样，图10中的开关电路SWC11响应于开关控制信号COM及其反相信号中的一者或两者而关断或接通。同样，公共电极检查电路33中包括的多个开关电路，例如图10中的开关电路SWC11至SWC1n和SWC21至SWC2n，响应于开关控制信号COM及其反相信号中的一者或两者而关断或接通。

检查数据处理电路35的配置示例在图11A和11B示出。检查数据处理电路35可以是能够输出与多条栅极线GL的电压电平相对应的检查数据的任何移位寄存器。检查数据处理电路35中的移位寄存器可以串行输出与从多条栅极线GL并行输入的电压电平相对应的检查数据。图11A所示的移位寄存器SR11是CMOS类型的。图11B所示的移位寄存器SR12是PMOS类型或NMOS类型的。检查数据处理电路35中的移位寄存器的类型与预充电电路31A、31B、32A和32B中的类型相同。要选择的类型取决于集成形成在基板11上的扫描电路22和解复用器23的制造工艺。

图11A中的移位寄存器SR11包括级联连接的多个寄存器电路RG11。每个寄存器电路RG11从多条栅极线GL中的一条获取电压电平。例如，寄存器电路RG11可以是使用多个CMOS反相器电路和多个传输门的任何D型触发器电路。传输门等效于图9A所示的开关电路SW1。移位寄存器SR11中的多个寄存器电路RG11使用时钟信号GCLK和时钟信号GCLK的反相信号将检查数据从前一级传送到下一级。最后一级的寄存器电路RG11向判定电路13供应检查数据输出GTD。

图11B中的移位寄存器SR12包括级联连接的多个寄存器电路RG12。每个寄存器电路RG12从多条栅极线GL中的一条获取电压电平。例如，寄存器电路RG12可以是使用多个PMOS晶体管和保持电容的任何暂态存储器电路。替代地，寄存器电路RG12也可以是使用多个NMOS晶体管和保持电容的任何暂态存储器电路。移位寄存器SR12中的多个寄存器电路RG12使用时钟信号GCLK和时钟信号GCLK的反相信号将输出开始信号GST从前一级传送到下一级。每一级的寄存器电路RG12在根据输出开始信号GST的特定时间向判定电路13供应检查数据输出GTD。

图12是示出寄存器电路RG11的配置示例的电路图。寄存器电路RG11构成使用传输门的两级锁存电路。寄存器电路RG11包括反相器电路IN11至IN14和传输门SG11至SG15。反相器电路IN11和IN12以及传输门SG11和SG12构成第一级锁存电路。反相器电路IN13和IN14以及传输门SG13和SG14构成第二级锁存电路。供应给第二级锁存电路中的传输门SG13和SG14的时钟信号GCLK及其反相信号与供应给第一级锁存电路中的传输门SG11和SG12的时钟信号GCLK及其反相信号的相位相反。

端子GS11是寄存器电路RG11中的D输入端子。端子GT11是寄存器电路RG11中的Q输出端子。端子GS11连接到在前一级的寄存器电路RG11中的端子GT11。在最前级的寄存器电路RG11中，端子GS11未被使用，并且可以连接到低电平电压源或接地端子。端子GT11连接到后一级的寄存器电路RG11中的端子GS11。在最后一级的寄存器电路RG11中，端子GT11提供检查数据输出GTD。

图13是示出PMOS型寄存器电路RG12的配置示例的电路图。图13中的寄存器电路RG12包括多个PMOS晶体管TR21至TR25和保持电容C21。端子GS21连接到在前一级的寄存器电路RG12中的端子GT22。在最前级的寄存器电路RG12中，输出开始信号GST被输入到端子GS21。端子GS22连接到在前一级的寄存器电路RG12中的端子GT21。在最前级的寄存器电路RG12中，端子GS22未被使用。端子GT21连接到后一级的寄存器电路RG12中的端子GS22。在最后一级的寄存器电路RG12中，端子GT21未被使用。端子GT22连接到后一级的寄存器电路RG12中的端子GS21。在最后一级的寄存器电路RG12中，端子GT22未被使用。

图14是示出NMOS型寄存器电路RG12的配置示例的电路图。图14中的寄存器电路RG12包括多个NMOS晶体管TR31至TR35和保持电容C31。端子GS31连接到在前一级的寄存器电路RG12中的端子GT32。在最前级的寄存器电路RG12中，输出开始信号GST被输入到端子GS31。端子GS32连接到在前一级的寄存器电路RG12中的端子GT31。在最前级的寄存器电路RG12中，端子GS32未被使用。端子GT31连接到后一级的寄存器电路RG12中的端子GS32。在最后一级的寄存器电路RG12中，端子GT31未被使用。端子GT32连接到后一级的寄存器电路RG12中的端子GS31。在最后一级的寄存器电路RG12中，端子GT32未被使用。

检查数据处理电路34的配置示例在图15A和15B中示出。检查数据处理电路34可以是能够输出与多条数据线DL中的电压电平相对应的检查数据的任何移位寄存器。检查数据处理电路34中的移位寄存器可以串行输出与从多条数据线DL并行输入的电压电平相对应的检查数据。图15A所示的移位寄存器SR21是CMOS类型的。图15B所示的移位寄存器SR22是PMOS类型或NMOS类型的。检查数据处理电路34中的移位寄存器的类型与预充电电路31A、31B、32A和32B以及检查数据处理电路35中的类型相同。要选择的类型取决于集成形成在基板11上的扫描电路22和解复用器23的制造工艺。

图15A中的移位寄存器SR21包括级联连接的多个寄存器电路RG21。每个寄存器电路RG21从多条数据线DL中的一条获取电压电平。例如，寄存器电路RG21可以是使用多个CMOS反相器电路和多个传输门的任何D型触发器电路。传输门等效于图9A所示的开关电路SW1。移位寄存器SR21中的多个寄存器电路RG21使用时钟信号DCLK和时钟信号DCLK的反相信号将检查数据从前一级传送到下一级。最后一级的寄存器电路RG21向判定电路13供应检查数据输出DTD。

图15B中的移位寄存器SR22包括级联连接的多个寄存器电路RG22。每个寄存器电路RG22从多条数据线DL中的一条获取电压电平。例如，寄存器电路RG22可以是使用多个PMOS晶体管和保持电容的任何暂态存储器电路。替代地，寄存器电路RG22也可以是使用多个NMOS晶体管和保持电容的任何暂态存储器电路。移位寄存器SR22中的多个寄存器电路RG22使用时钟信号DCLK和时钟信号DCLK的反相信号将输出开始信号DST从前一级传送到下一级。每一级的寄存器电路RG22在根据输出开始信号DST的特定时间向判定电路13供应检查数据输出DTD。

图16是示出寄存器电路RG21的配置示例的电路图。寄存器电路RG21构成使用传输门的两级锁存电路。寄存器电路RG21包括反相器电路IN21至IN24和传输门SG21至SG25。反相器电路IN21和IN22以及传输门SG21和SG22构成第一级锁存电路。反相器电路IN23和IN24以及传输门SG23和SG24构成第二级锁存电路。供应给第二级锁存电路中的传输门SG23和SG24的时钟信号DCLK及其反相信号与供应给第一级锁存电路中的传输门SG21和SG22的时钟信号DCLK及其反相信号的相位相反。

端子DS11是寄存器电路RG21中的D输入端子。端子DT11是寄存器电路RG21中的Q输出端子。端子DS11连接到在前一级的寄存器电路RG21中的端子DT11。在最前级的寄存器电路RG21中，端子DS11未被使用，并且可以连接到低电平电压源或接地端子。端子DT11连接到后一级的寄存器电路RG21中的端子DS11。在最后一级的寄存器电路RG21中，端子DT11提供检查数据输出DTD。

图17是示出PMOS型寄存器电路RG22的配置示例的电路图。图17中的寄存器电路RG22包括多个PMOS晶体管TR41至TR45和保持电容C41。端子DS21连接到在前一级的寄存器电路RG22中的端子DT22。在最前级的寄存器电路RG22中，输出开始信号DST被输入到端子DS21。端子DS22连接到在前一级的寄存器电路RG22中的端子DT21。在最前级的寄存器电路RG22中，端子DS22未被使用。端子DT21连接到后一级的寄存器电路RG22中的端子DS22。在最后一级的寄存器电路RG22中，端子DT21未被使用。端子DT22连接到后一级的寄存器电路RG22中的端子DS21。在最后一级的寄存器电路RG22中，端子DT22未被使用。

图18是示出NMOS型寄存器电路RG22的配置示例的电路图。图18中的寄存器电路RG22包括多个NMOS晶体管TR51至TR55和保持电容C51。端子DS31连接到在前一级的寄存器电路RG22中的端子DT32。在最前级的寄存器电路RG22中，输出开始信号DST被输入到端子DS31。端子DS32连接到在前一级的寄存器电路RG22中的端子DT31。在最前级的寄存器电路RG22中，端子DS32未被使用。端子DT31连接到后一级的寄存器电路RG22中的端子DS32。在最后一级的寄存器电路RG22中，端子DT31未被使用。端子DT32连接到后一级的寄存器电路RG22中的端子DS31。在最后一级的寄存器电路RG22中，端子DT32未被使用。

当显示设备被激活时，执行栅极线GL和数据线DL的检查。此外，在视频显示的消隐时段期间，执行栅极线GL和数据线DL的检查。视频显示的消隐时段被布置在显示时段之后。

图19是示出显示时段和消隐时段的时序图。当显示设备显示视频时，在多个显示时段之间设置多个消隐时段。图19中的消隐时段TB01至TB04被设置在显示时段TA01至TA05之间。在上述检查的第一至第五示例中，在多个消隐时段之一中获取与一个或多个检查相对应的电压电平。在多个消隐时段中的下一个时段中，输出与所获取的电压电平结果相对应的检查数据。

例如，在图2A和2B中的第一示例的检查中，在消隐时段TB01中执行第一步骤和第二步骤。检查数据处理电路34在消隐时段TB01期间获取多条数据线DL的电压电平。检查数据处理电路34在消隐时段TB01之后的消隐时段TB02期间提供检查数据输出DTD。

在图3A和3B中的第二示例的检查以及图4A和4B中的第三示例的检查中，在消隐时段TB03中执行第一步骤和第二步骤。检查数据处理电路34在消隐时段TB03期间获取多条数据线DL的电压电平。检查数据处理电路35在消隐时段TB03期间获取多条栅极线GL的电压电平。检查数据处理电路34在消隐时段TB03之后的消隐时段TB04期间提供检查数据输出DTD。检查数据处理电路35在消隐时段TB03之后的消隐时段TB04期间提供检查数据输出GTD。

检查数据输出DTD和检查数据输出GTD也可以在多个显示时段被提供。例如，在图2A和2B中的检查的第一示例中，在消隐时段TB01中执行第一步骤和第二步骤。检查数据处理电路34在消隐时段TB01之后的显示时段TA02期间提供检查数据输出DTD。在图3A和3B中的检查的第二示例以及图4A和4B中的检查的第三示例中，在消隐时段TB01之后的消隐时段TB02中执行第一步骤和第二步骤。检查数据处理电路34在消隐时段TB02之后的显示时段TA03期间提供检查数据输出DTD。检查数据处理电路35在消隐时段TB02之后的显示时段TA03期间提供检查数据输出GTD。在图5A和5B中的检查的第四示例以及图6A和6B中的检查的第五示例中，在消隐时段TB02之后的消隐时段TB03中执行第一步骤和第二步骤。检查数据处理电路34在消隐时段TB03之后的显示时段TA04期间提供检查数据输出DTD。检查数据处理电路35在消隐时段TB03之后的显示时段TA04期间提供检查数据输出GTD。

图20是检查栅极线GL和数据线DL的短路时的时序图。图20中的消隐时段TB21包括第一时段TC21、第二时段TC22和第三时段TC23。当第一时段TC21开始时，图8中的开关控制信号GN、GF、DN和DF从低电平变为高电平。其反相信号从高电平变为低电平。预充电电压PCG和PCD在第一时段TC21中被设置为低电平。图8中的开关电路SWG1、SWG2、SWD1和SWD2在第一时段TC21中被导通。图8中的栅极线GLn在第一时段TC21中被供应以低电平预充电电压PCG。图8中的数据线DLn在第一时段TC21中被供应以低电平预充电电压PCD。因此，在第一时段TC21中，从预充电电路31A和31B两者向栅极线GLn供应第一电压中包括的低电平预充电电压PCG，并且从预充电电路32A和32B两者向数据线DLn供应第一电压中包括的低电平预充电电压PCD。这样，栅极线GLn和数据线DLn的电压电平被初始化。由于预充电电压PCG由布置在栅极线GLn的两侧的预充电电路31A和31B供应，因此无论栅极线GLn的线路阻抗如何，该电压电平都可以被平稳地初始化。由于预充电电压PCD由布置在数据线DLn的两侧的预充电电路32A和32B供应，因此无论数据线DLn的线路阻抗如何，该电压都可以被平稳地初始化。

当图20中的第一时段TC21结束时，开关控制信号DN和DF从高电平变为低电平。其反相信号从低电平变为高电平。当第二时段TC22在第一时段TC21之后开始时，预充电电压PCG被设置为高电平。开关控制信号GN在第二时段TC22中维持高电平。图8中的开关电路SWG1在第二时段TC22中处于导通状态。图8中的开关电路SWD1和SWD2在第二时段TC22中处于断开状态。图8中的栅极线GLn在第二时段TC22中被供应以高电平预充电电压PCG。图8中的数据线DLn在第二时段TC22中处于浮置状态。因此，在第二时段TC22中，从预充电电路31A和31B两者向栅极线GLn供应高电平预充电电压PCG。由于预充电电压PCG由布置在栅极线GLn的两侧的预充电电路31A和31B供应，因此无论栅极线GLn的线路阻抗如何，第二电压都可以被平稳地供应。

当图20中的第三时段TC23开始时，开关控制信号TEST从低电平变为高电平。其反相信号从高电平变为低电平。图8中的开关电路SWT在第三时段TC23中被导通。检查数据处理电路34在第三时段TC23期间获取数据线DLn的电压电平。当栅极线GLn和数据线DLn之间不存在短路时，供应给栅极线GLn的高电平预充电电压PCG不影响数据线DLn。在这种情况下，数据线DLn的电压在第三时段TC23中处于低电平。

图21例示了栅极线GLn和数据线DLn之间发生短路的情况。当栅极线GLn和数据线DLn之间存在短路时，供应给栅极线GLn的高电平预充电电压PCG通过短路电阻RS1被传输到数据线DLn。短路电阻RS1是在栅极线GLn和数据线DLn之间形成的短路的电阻。在这种情况下，数据线DLn的电压在第三时段TC23中处于高电平。

图22是检查栅极线GL的断裂时的时序图。此外，图22也是检查数据线DLn的断裂时的时序图。图22中的消隐时段TB31包括第一时段TC31、第二时段TC32和第三时段TC33。当第一时段TC31开始时，图8中的开关控制信号GN和GF从低电平变为高电平。其反相信号从高电平变为低电平。预充电电压PCG在第一时段TC31中被设置为高电平。图8中的开关电路SWG1和SWG2在第一时段TC31期间被导通。图8中的栅极线GLn在第一时段TC31期间被供应以高电平预充电电压PCG。因此，在第一时段TC31中，从预充电电路31A和31B两者向栅极线GLn供应高电平预充电电压PCG作为第一电压。这样，栅极线GLn的电压电平被初始化。由于预充电电压PCG由布置在栅极线GLn的两侧的预充电电路31A和31B供应，因此无论栅极线GLn的线路阻抗如何，第一电压都可以被平稳地供应。

当图22中的第一时段TC31结束时，开关控制信号GF从高电平变为低电平。其反相信号从低电平变为高电平。此时，预充电电压PCG被设置为低电平。开关控制信号GN在第一时段TC31之后的第二时段TC32中维持高电平。图8中的开关电路SWG1在第二时段TC32中处于导通状态。图8中的开关电路SWG2在第二时段TC32中处于断开状态。图8中的栅极线GLn在第二时段TC32期间通过开关电路SWG1被供应以低电平预充电电压PCG。因此，在第二时段TC32中，从预充电电路31A向栅极线GLn供应低电平预充电电压PCG作为第二电压。在这种情况下，在布置在栅极线GLn的两侧的预充电电路31A和31B中，布置在检查数据处理电路35的相对侧的预充电电路31A向栅极线GLn供应预充电电压PCG，而布置在与检查数据处理电路35同一侧的预充电电路31B不向栅极线GLn供应预充电电压PCG。当栅极线GLn中没有断裂时，检查数据处理电路35获取低电压电平，而当栅极线GLn中有断裂时，检测数据处理电路35获取高电压电平。

当图22中的第三时段TC33开始时，开关控制信号TEST2从低电平变为高电平。其反相信号从高电平变为低电平。图8中的开关电路SWT2在第三时段TC33中被导通。检查数据处理电路35在第三时段TC33中获取栅极线GLn的电压电平。当栅极线GLn中没有断裂时，通过开关电路SWG1供应给栅极线GLn的低电平预充电电压PCG被提供作为输出信号GOn。

图23例示了栅极线GLn中存在断裂的情况。当栅极线GLn中存在断裂时，通过开关电路SWG1供应的低电平预充电电压PCG不能被提供作为输出信号GOn。在这种情况下，由于第一时段TC31中的预充电电压PCG，栅极线GLn的输出信号GOn在第三时段中为高电平。

当图22中的第一时段TC31开始时，图8中的开关控制信号DN和DF从低电平变为高电平。其反相信号从高电平变为低电平。预充电电压PCD在第一时段TC31中被设置为高电平。图8中的开关电路SWD1和SWD2在第一时段TC31中被导通。图8中的数据线DLn在第一时段TC31中被供应以高电平预充电电压PCD。因此，在第一时段TC31中，从预充电电路32A和32B两者向数据线DLn供应高电平预充电电压PCD作为第一电压。这样，数据线DLn的电压电平被初始化。由于预充电电压PCD由布置在数据线DLn的两侧的预充电电路32A和32B供应，因此无论数据线DLn的线路阻抗如何，第一电压都可以被平稳地供应。

当图22中的第一时段TC31结束时，开关控制信号DF从高电平变为低电平。其反相信号从低电平变为高电平。此时，预充电电压PCD被设置为低电平。开关控制信号DN在第一时段TC31之后的第二时段TC32中维持高电平。图8中的开关电路SWD1在第二时段TC32中处于导通状态。图8中的开关电路SWD2在第二时段TC32中处于断开状态。图8中的数据线DLn在第二时段TC32中通过开关电路SWD1被供应以低电平预充电电压PCD。因此，在第二时段TC32中，从预充电电路32A向数据线DLn供应低电平预充电电压PCD作为第二电压。在这种情况下，在布置在数据线DLn的两侧的预充电电路32A和32B中，布置在检查数据处理电路34的相对侧的预充电电路32A向数据线DLn供应预充电电压PCD，而布置在与检查数据处理电路34同一侧的预充电电路32B不向数据线DLn供应预充电电压PCD。当数据线DLn中没有断裂时，检查数据处理电路34获取低电压电平，而当数据线DL中有断裂时，检测数据处理电路32获取高电压电平。

当图22中的第三时段TC33开始时，开关控制信号TEST从低电平变为高电平。其反相信号从高电平变为低电平。图8中的开关电路SWT在第三时段TC33中被导通。检查数据处理电路34在第三时段TC33中获取数据线DLn的电压电平。当数据线DLn中没有断裂时，通过开关电路SWD1供应给数据线DLn的低电平预充电电压PCD被提供作为输出信号DOn。当数据线DLn中有断裂时，通过开关电路SWD1供应的低电平预充电电压PCD不能被提供作为输出信号DOn。在这种情况下，由于第一时段TC31中的预充电电压PCD，数据线DLn的输出信号DOn在第三时段中处于高电平。

图24是检查数据线DL和公共电极CB的短路时的时序图。此外，图24也是检查栅极线GL和公共电极CB的短路时的时序图。图24中的消隐时段TB41包括第一时段TC41、第二时段TC42和第三时段TC43。当第一时段TC41开始时，图8中的开关控制信号DN、DF和COM从低电平变为高电平。其反相信号从高电平变为低电平。预充电电压PCD在第一时段TC41中被设置为低电平。预充电电压PCC在第一时段TC41中被设置为低电平。图8中的开关电路SWD1、SWD2和SWC在第一时段TC41中被导通。图8中的数据线DLn在第一时段TC41中被供应以低电平预充电电压PCD。图8中的公共电极CB在第一时段TC41中被供应以低电平预充电电压PCC。因此，在第一时段TC41中，从预充电电路32A和32B向数据线DLn供应第一电压中包括的低电平预充电电压PCD，并且从公共电极检查电路33向公共电极CB供应第一电压中包括的低电平预充电电压PCC。由于预充电电压PCD由布置在数据线DLn的两侧的预充电电路32A和32B供应，因此无论数据线DLn的线路阻抗如何，该电压电平都可以被平稳地初始化。由于公共电极检查电路33使用图10中的多个开关电路SWC11至SWC1n和SWC21至SWC2n向公共电极CB供应预充电电压PCC，因此无论公共电极CB的线路阻抗如何，该电压电平都可以被平稳地初始化。

当图24中的第一时段TC41结束时，开关控制信号DN和DF从高电平变为低电平。其反相信号从低电平变为高电平。当第二时段TC42在第一时段TC41之后开始时，预充电电压PCC被设置为高电平。开关控制信号COM在第二时段TC42中维持高电平。图8中的开关电路SWC在第二时段TC42中处于导通状态。图8中的开关电路SWD1和SWD2在第二时段TC42中处于断开状态。图8中的公共电极CB在第二时段TC42中被供应以高电平预充电电压PCC。图8中的数据线DLn在第二时段TC42中处于浮置状态。因此，在第二时段TC42中，从公共电极检查电路33向公共电极CB供应高电平预充电电压PCC作为第二电压。

当图24中的第三时段TC43开始时，开关控制信号TEST从低电平变为高电平。其反相信号从高电平变为低电平。图8中的开关电路SWT在第三时段TC43中被导通。检查数据处理电路34在第三时段TC43中获取数据线DLn的电压电平。当数据线DLn和公共电极CB之间不存在短路时，供应给公共电极CB的高电平预充电电压PCC不影响数据线DLn。在这种情况下，数据线DLn的电压在第三时段TC43中处于低电平。

图25例示了在数据线DLn和公共电极CB之间发生短路的情况。当数据线DLn和公共电极CB之间存在短路时，供应给公共电极CB的高电平预充电电压PCC通过短路电阻RS2被传输到数据线DLn。短路电阻RS2是在数据线DLn和公共电极CB之间形成的短路的电阻。在这种情况下，数据线DLn的电压在第三时段TC43中处于高电平。

当图24中的第一时段TC41开始时，图8中的开关控制信号GN、GF和COM从低电平变为高电平。其反相信号从高电平变为低电平。预充电电压PCG在第一时段TC41中被设置为低电平。预充电电压PCC在第一时段TC41中被设置为低电平。图8中的开关电路SWG1、SWG2和SWC在第一时段TC41中被导通。图8中的栅极线GLn在第一时段TC41中被供应以低电平预充电电压PCG。图8中的公共电极CB在第一时段TC41中被供应以低电平预充电电压PCC。因此，在第一时段TC41中，从预充电电路31A和31B向栅极线GLn供应第一电压中包括的低电平预充电电压PCG，并且从公共电极检查电路33向公共电极CB供应第一电压中包括的低电平预充电电压PCC。由于预充电电压PCG由布置在栅极线GLn的两侧的预充电电路31A和31B供应，因此无论栅极线GLn的线路阻抗如何，该电压电平都可以被平稳地初始化。由于公共电极检查电路33使用图10中的多个开关电路SWC11至SWC1n和SWC21至SWC2n向公共电极CB供应预充电电压PCC，因此无论公共电极CB的阻抗如何，该电压电平都可以被平稳地初始化。

当图24中的第一时段TC41结束时，开关控制信号GN和GF从高电平变为低电平。其反相信号从低电平变为高电平。当第二时段TC42在第一时段TC41之后开始时，预充电电压PCC被设置为高电平。开关控制信号COM在第二时段TC42中维持高电平。图8中的开关电路SWC在第二时段TC42中处于导通状态。图8中的开关电路SWG1和SWG2在第二时段TC42中处于断开状态。图8中的公共电极CB在第二时段TC42中被供应以高电平预充电电压PCC。图8中的栅极线GLn在第二时段TC42中处于浮置状态。因此，在第二时段TC42中，从公共电极检查电路33向公共电极CB供应高电平预充电电压PCC作为第二电压。

当图24中的第三时段TC43开始时，开关控制信号TEST2从低电平变为高电平。其反相信号从高电平变为低电平。图8中的开关电路SWT2在第三时段TC43中被导通。检查数据处理电路35在第三时段TC43中获取栅极线GLn的电压电平。当栅极线GLn和公共电极CB之间不存在短路时，供应给公共电极CB的高电平预充电电压PCC不影响栅极线GLn。在这种情况下，栅极线GLn的电压在第三时段TC43中处于低电平。当栅极线GLn和公共电极CB之间存在短路时，供应给公共电极CB的高电平预充电电压PCC通过短路电阻被传输到栅极线GLn。在这种情况下，栅极线GLn的电压在第三时段TC43中处于高电平。

图26是包括寄存器电路RG11的检查数据处理电路35或包括寄存器电路RG21的检查数据处理电路34的时序图。图12中的寄存器电路RG11构成图11A所示的CMOS型移位寄存器SR11。图16中的寄存器电路RG21构成图15A所示的CMOS型移位寄存器SR21。

当图12中的寄存器电路RG11接收到指示栅极线GLn的电压电平的信号GOn时，信号GOn被输入到反相器电路IN11。反相器电路IN11的输出将节点N11的电压设置为高电平电压VGH或低电平电压VGL。例如，当信号GOn处于低电平时，节点N11的电压被设置为高电平电压VGH。当信号GOn处于高电平时，节点N11的电压被设置为低电平电压VGL。

当传输门SG12处于导通状态时，节点N12的电压被设置为等于节点N11的电压。节点N12的电压被输入到反相器电路IN12。反相器电路IN12的输出根据信号GOn的电压电平而被设置为高电平电压VGH或低电平电压VGL。例如，当信号GOn处于低电平时，反相器电路IN12的输出电压被设置为低电平电压VGL。当信号GOn处于高电平时，反相器电路IN12的输出电压被设置为高电平电压VGH。因此，第一级锁存电路获取栅极线GLn的电压电平，该电压电平由信号GOn指示。

接下来，当传输门SG12被断开时，传输门SG13和SG14被导通。当传输门SG13处于导通状态时，节点N13的电压被设置为等于节点N12的电压。当传输门SG14处于导通状态时，节点N14的电压被设置为等于节点N13的电压。节点N14的电压被输入到反相器电路IN14。反相器电路IN14的输出电压根据节点N14的电压电平而被设置为高电平电压VGH或低电平电压VGL。反相器电路IN14的输出电压被输入到反相器电路IN13。反相器电路IN13的输出电压根据反相器电路IN14的输出而被设置为高电平电压VGH或低电平电压VGL。因此，第一级锁存电路的输出被第二级锁存电路获取。然后，当传输门SG15处于导通状态时，端子GT11的输出电压被设置为等于节点N14的电压电平。

在寄存器电路RG11中，当传输门SG11处于导通状态时，节点N11的电压被设置为等于端子GS11的输入电压。由于在传输门SG11处于导通状态时传输门SG12也处于导通状态，所以端子GS11的电压电平由第一级锁存电路维持。然后，第二级锁存电路以相同的方式获取第一级锁存电路的输出。当传输门SG15处于导通状态时，端子GT11的输出电压被设置为等于节点N14的电压电平。这样，移位寄存器SR11中包括的多个寄存器电路RG11根据栅极线GLn的电压电平，将高电平电压VGH或低电平电压VGL从前一级传送到下一级。移位寄存器SR11中最后一级的寄存器电路RG11可以将检查数据输出GTD顺序地供应给判定电路13。

在图16中的寄存器电路RG21中，当指示数据线DLn的电压电平的信号DOn被获取时，信号DOn被输入到反相器电路IN21。节点N51的电压被设置为等于信号DOn的电压电平。反相器电路IN21和IN22的输出将节点N52的电压设置为高电平电压VGH或低电平电压VGL。例如，当信号DOn处于低电平时，节点N52的电压被设置为低电平电压VGL。当信号DOn处于高电平时，节点N52的电压被设置为高电平电压VGH。这样，节点N52的电压对应于节点N51的电压。因此，第一级锁存电路获取数据线DLn的电压电平，该电压电平由信号DOn指示。

接下来，当传输门SG23和SG24处于导通状态时，节点N53的电压被设置为等于节点N52的电压。反相器电路IN23和IN24的输出将节点N54的电压设置为高电平电压VGH或低电平电压VGL。例如，当节点N53的电压处于低电平时，节点N54的电压被设置为低电平电压VGL。当节点N53的电压处于高电平时，节点N54的电压被设置为高电平电压VGH。这样，节点N54的电压对应于节点N53的电压。因此，第一级锁存电路的输出被第二级锁存电路获取。然后，当传输门SG25处于导通状态时，端子DT11的输出电压被设置为等于节点N54的电压电平。

在寄存器电路RG21中，当传输门SG21处于导通状态时，节点N51的电压被设置为等于端子DS11的输入电压。由于在传输门SG21处于导通状态时传输门SG22也处于导通状态，所以端子DS11的电压电平由第一级锁存电路维持。然后，第二级锁存电路以类似的方式获取第一级锁存电路的输出。当传输门SG25处于导通状态时，端子DT11的输出电压被设置为等于节点N54的电压电平。这样，移位寄存器SR21中包括的多个寄存器电路RG21根据数据线DLn的电压电平，将高电平电压VGH或低电平电压VGL从前一级向后一级传输。移位寄存器SR21中的最后一级的寄存器电路RG21可以将检查数据输出DTD顺序地供应给判定电路13。

图27是包括PMOS型寄存器电路RG12的检查数据处理电路35或包括寄存器电路RG22的检查数据处理电路34中的时序图。图13中的寄存器电路RG12构成图11B所示的PMOS型移位寄存器SR12。图17中的寄存器电路RG22构成图15B所示的PMOS型移位寄存器SR22。

当图13中的寄存器电路RG12获取指示栅极线GLn的电压电平的信号GOn时，寄存器电路RG12通过保持电容C21保持该电压电平。当端子GS21的输入电压处于低电平时，节点N21处的电压被设置为通过从低电平电压VGL减去PMOS晶体管的阈值电压而获得的电压。这样，端子GT22的电压被设置为等于高电平时钟信号GCLK。由于当节点N22的电压处于高电平时PMOS晶体管TR21处于断开状态，所以对节点N21的高电平电压VGH的供应被切断。当端子GT21的输出电压处于高电平时，保持电容C21被从检查数据输出GTD切断。此时，对应于保持电容C21的电压电平的检查数据输出GTD不被供应给判定电路13。

随后，当端子GS21的输入电压从低电平变为高电平时，时钟信号GCLK从高电平变为低电平。由于自举(bootstrap)效应，节点N21的电压进一步下降通过从高电平电压VGH减去低电平电压VGL而获得的差值。低电平时钟信号GLCK被供应给端子GT22而不增加电压。保持电容C21与检查数据输出GTD导通。此时，对应于保持电容C21的电压电平的检查数据输出GTD被供应给判定电路13。

端子GT22连接到后一级的寄存器电路RG12中的端子GS21。在第一级寄存器电路RG12中，输出开始信号GST被输入到端子GS21。在输出开始信号GST从高电平变为低电平之后，当该输出开始信号GST从低电平变为高电平时，第一级寄存器电路RG12供应检查数据输出GTD。第一级寄存器电路RG12向第二级寄存器电路RG12传送输出开始信号GST。然后，以类似的方式从第二级寄存器电路RG12供应检查数据输出GTD。这样，移位寄存器SR12中包括的多个寄存器电路RG12可以响应于从前一级传送到下一级的输出开始信号GST而将检查数据输出GTD顺序地供应给判定电路13。

当图17中的寄存器电路RG22获取指示数据线DLn的电压电平的信号DOn时，寄存器电路RG22通过保持电容C41保持该电压电平。当端子DS21的输入电压处于低电平时，节点N61的电压被设置为通过从低电平电压VGL减去PMOS晶体管的阈值电压而获得的电压。这样，端子DT22的电压被设置为等于高电平时钟信号GCLK。由于当节点N62的电压处于高电平时PMOS晶体管TR41处于断开状态，所以对节点N61的电压VGH的供应被切断。当端子DT21的输出电压处于高电平时，保持电容C41被从检查数据输出DTD切断。此时，对应于保持电容C41的电压电平的检查数据输出DTD不被供应给判定电路13。

随后，当端子DT21的输入电压从低电平变为高电平时，时钟信号DCLK从高电平变为低电平。由于自举效应，节点N61的电压进一步下降通过从高电平电压减去低电平电压而获得的差值。低电平时钟信号DCLK被供应给端子DT22而不增加电压。保持电容C41与检查数据输出DTD导通。此时，对应于保持电容C41的电压电平的检查数据输出DTD被供应给判定电路13。

端子DT22连接到后一级的寄存器电路RG22中的端子DS21。在第一级寄存器电路RG22中，输出开始信号DST被输入到端子DS21。在输出开始信号DST从高电平变为低电平之后，当输出开始信号DST从低电平变为高电平时，第一级寄存器电路RG22供应检查数据输出DTD。第一级寄存器电路RG22向第二级寄存器电路RG22传送输出开始信号DST。然后，以类似的方式从第二级的寄存器电路RG22供应检查数据输出DTD。因此，移位寄存器SR22中包括的多个寄存器电路RG22可以响应于从前一级传输到下一级的输出开始信号DST而将检查数据输出DTD顺序地供应给判定电路13。

图28是包括NMOS型寄存器电路RG12的检查数据处理电路35或包括寄存器电路RG22的检查数据处理电路34中的时序图。图14中的寄存器电路RG12构成图11B所示的NMOS型移位寄存器SR12。图18中的寄存器电路RG22构成图15B所示的NMOS型移位寄存器SR22。

当图14中的寄存器电路RG12获取指示栅极线GLn的电压电平的信号GOn时，寄存器电路RG12通过保持电容C31保持该电压电平。当端子GS31的输入电压处于高电平时，节点N31的电压被设置为通过从高电平电压VGH减去NMOS晶体管的阈值电压而获得的电压。这样，端子GT32处的电压被设置为等于低电平时钟信号GCLK。由于当节点N32处的电压处于低电平时NMOS晶体管TR32处于断开状态，所以对节点N31的低电平电压VGL的供应被切断。当端子GT31的输出电压处于低电平时，保持电容C31被从检查数据输出GTD切断。此时，对应于保持电容C31的电压电平的检查数据输出GTD不被供应给判定电路13。

随后，当端子GS31的输入电压从低电平变为高电平时，时钟信号GCLK从低电平变化为高电平。由于自举效应，节点N31的电压进一步增加通过从高电平电压VGH减去低电平电压VGL而获得的差值。高电平时钟信号GCLK被供应给端子GT32而没有电压降。保持电容C31与检查数据输出GTD导通。此时，对应于保持电容C31的电压电平的检查数据输出GTD被供应给判定电路13。

端子GT32连接到后一级的寄存器电路RG12中的端子GS31。在第一级寄存器电路RG12中，输出开始信号GST被输入到端子GS31。在输出开始信号GST从低电平变为高电平之后，当输出开始信号GST从高电平变为低电平时，第一级寄存器电路RG12供应检查数据输出GTD。第一级寄存器电路RG12向第二级寄存器电路RG12传送输出开始信号GST。然后，以类似的方式从第二级寄存器电路RG12供应检查数据输出GTD。这样，移位寄存器SR12中包括的多个寄存器电路RG12可以响应于从前一级传送到后一级的输出开始信号GST而将检查数据输出GTD顺序地供应给判定电路13。

当图18中的寄存器电路RG22获取指示数据线DLn的电压电平的信号DOn时，寄存器电路RG22通过保持电容C51保持该电压电平。当端子DS31的输入电压处于低电平时，节点N71的电压被设置为通过从高电平电压VGH减去NMOS晶体管的阈值电压而获得的电压。这样，端子DT32的电压被设置为等于低电平时钟信号DCLK。由于当节点N72的电压处于低电平时NMOS晶体管TR52处于断开状态，所以对节点N71的低电平电压VGL的供应被切断。当端子DT31的输出电压处于低电平时，保持电容C51被从检查数据输出DTD切断。此时，对应于保持电容C51的电压电平的检查数据输出DTD不被供应给判定电路13。

随后，当端子DS31的输入电压从低电平变为高电平时，时钟信号DCLK从低电平变化为高电平。由于自举效应，节点N71的电压进一步增加通过从高电平电压VGH减去低电平电压VGL而获得的差值。高电平时钟信号DCLK被供应给端子DT32而没有电压降。保持电容C51与检查数据输出DTD导通。此时，对应于保持电容C51的电压电平的检查数据输出DTD被供应给判定电路13。

端子DT32连接到后一级的寄存器电路RG22中的端子DS31。在第一级寄存器电路RG22中，输出开始信号DST被输入到端子DS31。在输出开始信号DST从低电平变为高电平之后，当输出开始信号DST从高电平变为低电平时，第一级的寄存器电路RG22供应检查数据输出DTD。第一级寄存器电路RG22向第二级寄存器电路RG22传送输出开始信号DST。然后，以类似的方式从第二级寄存器电路RG22供应检查数据输出DTD。这样，移位寄存器SR22中包括的多个寄存器电路RG22可以响应于从前一级传送到下一级的输出开始信号DST而将检查数据输出DTD顺序地供应给判定电路13。

判定电路13可以使用检查数据输出GTD和DTD作为数字数据来检测布线异常。由于不需要作为模拟电路的比较器，所以可以减小布线和电路的尺寸。检查数据处理电路34和35使用移位寄存器作为数字逻辑电路，使得能够在电路尺寸减小的同时进行稳定的检查。

根据本公开的检查电路适用于具有多个布线和电极的任何显示设备。

显示设备100的检查电路可以部分或全部位于基板11的外部。显示设备101的检查电路可以部分或全部位于基板15的外部。例如，预充电电路31A、31B、32A和32B以及检查数据处理电路34和35中的一些或全部可以从外部安装在显示设备100上。替代地，预充电电路31A、31B、32A和32B以及检查数据处理电路34和35中的一些或全部也可以包括在驱动器IC12中。

也可以通过向数据线DL供应高电平电压并获取处于浮置状态的栅极线GL的电压电平来检查栅极线GL和数据线DL之间的短路。也可以通过从两侧供应低电平电压，然后从输入端侧供应高电平电压并获取栅极线GL和数据线DL的电压电平来检查栅极线GL和数据线DL的断裂。

根据本申请的发明的显示设备的检查电路在第一时段中向连接到像素部分的布线和电极中的一者或两者供应第一电压。此外，在第一时段之后的第二时段中，第二电压被供应给布线和电极中的一者。可以基于这种第二电压的供应并根据布线的电压电平来检测异常的发生。这样，可以以稳定的方式进行各种检查，同时防止电路尺寸和检查成本的增加。

第一时段中的第一电压包括初始电压，其用于初始化电压电平或设置待检查的多条布线的电压电平。第二时段中的第二电压是检查电压，其用于根据异常的存在或不存在来区分待检查的多条布线的电压电平。这些初始电压和检查电压被供应给多条布线或电极，这些布线和电极将在同一时段内被同时供应电压。然后待检查的多条布线的电压电平在同一时段内被同时获取。与所获取的电压电平的结果相对应的测试数据在从并行数据转换成串行数据之后被输出。这样，可以容易地调整检查时间，并且可以利用简单的配置进行稳定的检查。

上述描述了一些示例性实施例，用于解释目的。尽管前面的讨论已经给出了具体实施例，但是本领域技术人员将认识到，可以在不脱离本发明的更广泛的精神和范围的情况下，在形式和细节上做出改变。因此，说明书和附图应被视为说明性的而非限制性的。因此，本详细描述不应被视为限制性的，并且本发明的范围仅由所包括的权利要求以及这些权利要求赋予权力的等同物的全部范围限定。

Claims (20)

1.一种显示设备，其包括：

像素部分；

布线和电极，其连接到所述像素部分；

检查电路，其连接到所述布线；以及

判定电路，其被配置为基于从所述检查电路输出的检查数据来判定异常的存在或不存在，其中

所述布线包括多条信号线，

所述检查电路：

在第一时段中向所述布线和所述电极中的一者或两者供应第一电压，其中在向所述布线中包括的多条信号线供应所述第一电压的情况下，在所述第一时段中将所述第一电压同时供应给所述多条信号线，

在所述第一时段之后的第二时段中向所述布线和所述电极中的一者供应第二电压，其中，在向布线中包括的多条信号线供应第二电压的情况下，在所述第二时段中将所述第二电压同时供应给所述多条信号线，在同一时段内同时获取待检查的多条信号线的电压电平，并且将与多条信号线的电压电平对应的检查数据从并行数据转换为串行数据，并输出到所述判定电路，以及所述判定电路被配置为基于所述第二电压的供应并根据所述布线的电压电平来判定异常的发生。

2.根据权利要求1所述的显示设备，其中

所述布线包括多条栅极线和多条数据线，

所述电极是公共电极，

所述检查电路包括：

多个第一电压供应电路，其布置在所述多条栅极线的两侧；

多个第二电压供应电路，其布置在所述多条数据线的两侧；

第一检查数据处理电路，其布置在所述多条栅极线的一侧；以及

第二检查数据处理电路，其布置在所述多条数据线的一侧，并且所述第一检查数据处理电路和所述第二检查数据处理电路使用作为数字逻辑电路的移位寄存器而构成。

3.根据权利要求1所述的显示设备，其中

所述布线包括多条栅极线和多条数据线，

所述电极是公共电极，

所述显示设备还包括多个扫描电路，所述多个扫描电路布置在所述多条栅极线的两侧，

所述检查电路包括：

多个第一电压供应电路，其布置在所述多条栅极线的两侧；

多个第二电压供应电路，其布置在所述多条数据线的两侧；

多个第一检查数据处理电路，其布置在所述多条栅极线的两侧；以及

第二检查数据处理电路，其布置在所述多条数据线的一侧，并且

所述多个第一检查数据处理电路和所述第二检查数据处理电路使用作为数字逻辑电路的移位寄存器而构成。

4.根据权利要求1所述的显示设备，其中

所述布线包括多条栅极线和多条数据线，

所述检查电路包括：

多个第一电压供应电路，其布置在所述多条栅极线的两侧；

多个第二电压供应电路，其布置在所述多条数据线的两侧；以及

检查数据处理电路，其布置在所述多条数据线的一侧，

所述多个第一电压供应电路向所述多条栅极线供应所述第一电压中包括的低电平电压，

所述多个第二电压供应电路向所述多条数据线供应所述第一电压中包括的低电平电压，

所述多个第一电压供应电路向所述多条栅极线供应高电平电压作为所述第二电压，并且

所述检查数据处理电路基于所述第二电压的供应来获取所述多条数据线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

5.根据权利要求1所述的显示设备，其中

所述布线包括多条栅极线，

所述检查电路包括：

多个电压供应电路，其布置在所述多条栅极线的两侧；以及

检查数据处理电路，其布置在所述多条栅极线的一侧，

所述多个电压供应电路向所述多条栅极线供应高电平电压作为所述第一电压，

在所述多个电压供应电路中，布置在与所述检查数据处理电路相对的输入端侧的电压供应电路向所述多条栅极线供应低电平电压作为所述第二电压，并且

所述检查数据处理电路基于所述第二电压的供应来获取所述多条栅极线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

6.根据权利要求1所述的显示设备，其中

所述布线包括多条数据线；

所述检查电路包括：

多个电压供应电路，其布置在所述多条数据线的两侧；以及

检查数据处理电路，其布置在所述多条数据线的一侧，

所述多个电压供应电路向所述多条数据线供应高电平电压作为所述第一电压，

在所述多个电压供应电路中，布置在与所述检查数据处理电路相对的输入端侧的电压供应电路向所述多条数据线供应低电平电压作为所述第二电压，并且

所述检查数据处理电路基于所述第二电压的供应来获取所述多条数据线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

7.根据权利要求1所述的显示设备，其中

所述布线包括多条数据线，

所述电极是公共电极，

所述检查电路包括：

多个第一电压供应电路，其布置在所述多条数据线的两侧；

多个第二电压供应电路，其连接到所述公共电极；以及

检查数据处理电路，其布置在所述多条数据线的一侧，

所述多个第一电压供应电路向所述多条数据线供应所述第一电压中包括的低电平电压，

所述多个第二电压供应电路向所述公共电极供应所述第一电压中包括的低电平电压，

所述多个第二电压供应电路向所述公共电极供应高电平电压作为所述第二电压，并且

所述检查数据处理电路基于所述第二电压的供应来获取所述多条数据线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

8.根据权利要求1所述的显示设备，其中

所述布线包括多条栅极线，

所述电极是公共电极，

所述检查电路包括：

多个第一电压供应电路，其布置在所述多条栅极线的两侧；

多个第二电压供应电路，其连接到所述公共电极；以及

检查数据处理电路，其布置在所述多条栅极线的一侧，

所述多个第一电压供应电路向所述多条栅极线供应所述第一电压中包括的低电平电压，

所述多个第二电压供应电路向所述公共电极供应所述第一电压中包括的低电平电压，

所述多个第二电压供应电路向所述公共电极供应高电平电压作为所述第二电压，并且

所述检查数据处理电路基于所述第二电压的供应来获取所述多条栅极线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

9.根据权利要求1所述的显示设备，其中

所述布线包括多条栅极线和多条数据线，

所述电极是公共电极，

所述检查电路包括：

第一检查数据处理电路，其获取所述多条栅极线的电压电平；以及

第二检查数据处理电路，其获取所述多条数据线的电压电平，并且

所述检查电路：

通过所述第一检查数据处理电路和所述第二检查数据处理电路中的一者或两者，在多个显示时段之间的第一消隐时段中获取所述多条栅极线和所述多条数据线中的一者或两者的电压电平，并且

在所述多个显示时段之间的、所述第一消隐时段之后的第二消隐时段中，输出与所述第一检查数据处理电路和所述第二检查数据处理电路中的一者或两者获取的电压电平相对应的检查数据。

10.根据权利要求1所述的显示设备，其中

所述布线包括多条栅极线和多条数据线，

所述电极是公共电极，

所述检查电路包括：

第一检查数据处理电路，其获取所述多条栅极线的电压电平；以及

第二检查数据处理电路，其获取所述多条数据线的电压电平，并且

所述检查电路：

通过所述第一检查数据处理电路和所述第二检查数据处理电路中的一者或两者，在多个显示时段之间的消隐时段期间获取所述多条栅极线和所述多条数据线中的一者或两者的电压电平，并且

在所述多个显示时段中的、所述消隐时段之后的显示时段期间，输出与所述第一检查数据处理电路和所述第二检查数据处理电路中的一者或两者获取的电压电平相对应的检查数据。

11.根据权利要求1所述的显示设备，其中，所述检查电路与所述像素部分安装在同一基板上。

12.根据权利要求11所述的显示设备，其中，所述检查电路包括开关电路的类型，其选自CMOS传输门、PMOS晶体管和NMOS晶体管，该选择取决于形成在所述同一基板上的薄膜晶体管。

13.一种用于检查显示设备的方法，其包括：

通过用于连接到所述显示设备的像素部分的包括多条信号线的布线和电极的检查电路，在第一时段中向所述布线和所述电极中的一者或两者供应第一电压，其中在向所述布线中包括的多条信号线供应所述第一电压的情况下，在所述第一时段中将所述第一电压同时供应给所述多条信号线；

通过所述检查电路，在所述第一时段之后的第二时段中向所述布线和所述电极中的一者供应第二电压，其中，在向布线中包括的多条信号线供应第二电压的情况下，在所述第二时段中将所述第二电压同时供应给所述多条信号线；

由所述检查电路在同一时段内同时获取待检查的多条信号线的电压电平；

通过所述检查电路将与多条信号线的电压电平对应的检查数据从并行数据转换为串行数据，并输出到判定电路；并且

由所述判定电路基于所述第二电压的供应并根据所述布线的电压电平来判定异常的发生。

14.根据权利要求13所述的方法，其进一步包括：

通过布置在所述布线中包括的多条栅极线的两侧的多个第一电压供应电路，向所述多条栅极线供应所述第一电压中包括的低电平电压；

通过布置在所述布线中包括的多条数据线的两侧的多个第二电压供应电路，向所述多条数据线供应所述第一电压中包括的低电平电压；

通过所述多个第一电压供应电路，向所述多条栅极线供应高电平电压作为所述第二电压；以及

通过布置在所述多条数据线的一侧的检查数据处理电路，基于所述第二电压的供应来获取所述多条数据线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

15.根据权利要求13所述的方法，其进一步包括：

通过布置在所述布线中包括的多条栅极线的两侧的多个电压供应电路，向所述多条栅极线供应所述第一电压中包括的高电平电压；

通过所述多个电压供应电路中的布置在与布置在所述多条栅极线的一侧的检查数据处理电路相对的输入端侧的电压供应电路，向所述多条栅极线供应低电平电压作为所述第二电压；以及

通过所述检查数据处理电路，基于所述第二电压的供应来获取所述多条栅极线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

16.根据权利要求13所述的方法，其进一步包括：

通过布置在所述布线中包括的多条数据线的两侧的多个电压供应电路，向所述多条数据线供应高电平电压作为所述第一电压；

通过所述多个电压供应电路中的布置在与布置在所述多条数据线的一侧的检查数据处理电路相对的输入端侧的电压供应电路，向所述多条数据线供应低电平电压作为所述第二电压；以及

通过所述检查数据处理电路，基于所述第二电压的供应来获取所述多条数据线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

17.根据权利要求13所述的方法，进一步包括：

通过布置在所述布线中包括的多条数据线的两侧的多个第一电压供应电路，向所述多条数据线供应所述第一电压中包括的低电平电压；

通过连接到作为所述电极的公共电极的多个第二电压供应电路，向所述公共电极供应所述第一电压中包括的低电平电压；

通过所述多个第二电压供应电路，向所述公共电极供应高电平电压作为所述第二电压；以及

通过布置在所述多条数据线的一侧的检查数据处理电路，基于所述第二电压的供应来获取所述多条数据线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

18.根据权利要求13所述的方法，其进一步包括：

通过在所述布线中包括的多条栅极线两侧布置的多个第一电压供应电路，向所述多条栅极线供应所述第一电压中包括的低电平电压；

通过与作为所述电极的公共电极相连接的多个第二电压供应电路，向所述公共电极供应所述第一电压中包括的低电平电压；

通过所述多个第二电压供应电路，向所述公共电极供应高电平电压作为所述第二电压；以及

通过在所述多条栅极线的一侧布置的检查数据处理电路，基于所述第二电压的供应来获取所述多条栅极线的电压电平，并且在所述电压电平处于高电平时能够使所述判定电路判定异常的发生。

19.根据权利要求13所述的方法，其进一步包括：

在多个显示时段之间的第一消隐时段中，获取所述布线中包括的多条栅极线和多条数据线中的一者或两者的电压电平作为所述布线的电压电平；以及

在所述多个显示时段之间的、所述第一消隐时段之后的第二消隐时段中，输出与所述布线的电压电平相对应的检查数据。

20.根据权利要求13所述的方法，其进一步包括：

在多个显示时段之间的消隐时段期间，获取所述布线中包括的多条栅极线和多条数据线中的一者或两者的电压电平作为所述布线的电压电平，并且

在所述多个显示时段中的、所述消隐时段之后的显示时段期间，输出与所述布线的电压电平相对应的检查数据。