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CN116153939A - 显示面板及该显示面板的制造方法 - Google Patents

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CN116153939A
CN116153939A CN202211432505.6A CN202211432505A CN116153939A CN 116153939 A CN116153939 A CN 116153939A CN 202211432505 A CN202211432505 A CN 202211432505A CN 116153939 A CN116153939 A CN 116153939A
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CN
China
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region
transistor
layer
semiconductor pattern
display panel
Prior art date
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CN202211432505.6A
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English (en)
Inventor
金荣国
金晒玹
文裕韩
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Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
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Publication date
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Abstract

本发明提供一种显示面板及该显示面板的制造方法。提供一种包括发光元件和与该发光元件电连接的晶体管的显示面板。晶体管包括：底栅；氧化物半导体图案，布置于所述底栅上；以及顶栅，布置于所述氧化物半导体图案上。所述氧化物半导体图案包括：第一区域；以及第二区域，在所述氧化物半导体图案的厚度方向上布置于所述第一区域上。所述第一区域具有比所述第二区域低的氧的原子％。

Description

显示面板及该显示面板的制造方法
技术领域
本发明涉及一种显示面板及该显示面板的制造方法，更详细地，涉及一种包括氧化物晶体管的显示面板以及包括所述氧化物晶体管的显示面板的制造方法。
背景技术
显示装置包括显示面板，显示面板包括发光元件以及用于控制施加到所述发光元件的电信号的像素电路。像素电路可以包括两个以上的晶体管。两个以上的晶体管可以包括氧化物晶体管和/或硅晶体管。
发明内容
本发明的目的在于提供一种耐久性得到提升的包括氧化物晶体管的显示面板。
本发明的目的在于提供一种包括所述氧化物晶体管的显示面板的制造方法。
根据本发明的一实施例的一种显示面板包括：发光元件；以及像素电路，电连接于所述发光元件。所述像素电路包括第一晶体管。所述第一晶体管包括：底栅；氧化物半导体图案，布置于所述底栅上；顶栅，布置于所述氧化物半导体图案上；第一绝缘层，布置于所述底栅与所述氧化物半导体图案之间；以及第二绝缘层，布置于所述氧化物半导体图案与所述顶栅之间。
所述氧化物半导体图案可以包括：第一区域；以及第二区域，在所述氧化物半导体图案的厚度方向上布置于所述第一区域上。所述第一区域具有比所述第二区域低的氧的原子％。所述第一区域的厚度可以为100埃至150埃，所述第二区域的厚度可以为100埃至150埃。
所述氧化物半导体图案还可以包括：边界区域，布置于所述第一区域与所述第二区域之间，所述边界区域中的氧的原子％大于所述第一区域的氧的原子％，并且所述边界区域中的氧的原子％小于所述第二区域的氧的原子％。所述边界区域的厚度可以小于所述第一区域的厚度及所述第二区域的厚度。
所述第一区域中的氧的原子％可以比所述第二区域中的氧的原子％低2原子％以上。
所述氧化物半导体图案可以包括铟镓锌氧化物。当所述氧化物半导体图案包括铟镓锌氧化物时，所述第一区域中的氧的原子％可以为40原子％至60原子％。
所述像素电路还可以包括电容器。所述电容器可以包括：第一电极，与所述氧化物半导体图案布置于相同的层上，并包括与所述氧化物半导体图案相同的透明导电性氧化物；以及第二电极，布置于所述第一电极的下侧。
所述第一绝缘层可以以布置于所述第一电极与所述第二电极之间的方式延伸。
所述第一绝缘层可以包括：硅氧化物层；以及硅氮化物层，布置于所述硅氧化物层上。所述第一绝缘层的厚度可以为1000埃至1500埃。
所述第一绝缘层的厚度可以小于所述第二绝缘层的厚度。
所述像素电路还可以包括第二晶体管，其中，所述第二晶体管可以包括：硅半导体图案；栅极，布置于所述硅半导体图案上；以及上部电极，布置于所述栅极上。所述上部电极可以与所述氧化物半导体图案布置于相同的层上，并可以包括与所述氧化物半导体图案相同的透明导电性氧化物。
所述第一绝缘层可以以布置于所述栅极与所述上部电极之间的方式延伸。
所述底栅和所述栅极可以包括相同的物质。
所述显示面板还可以包括：第三绝缘层，覆盖所述顶栅；以及连接电极，布置于所述第三绝缘层上并将所述顶栅与所述底栅电连接。
所述连接电极可以通过贯通所述第三绝缘层的第一接触孔连接到所述顶栅，并且可以通过贯通所述第一绝缘层、所述第二绝缘层及所述第三绝缘层的第二接触孔连接到所述底栅。
所述第二区域可以包括：沟道区域，在平面上与所述顶栅重叠；以及漏极区域和源极区域，在平面上与所述顶栅不重叠。
根据本发明的一实施例的一种显示面板的制造方法可以包括如下步骤：形成第一晶体管的底栅；在所述底栅上形成第一绝缘层；在所述第一绝缘层上形成所述第一晶体管的氧化物半导体图案；在所述氧化物半导体图案上形成第二绝缘层；以及在所述第二绝缘层上形成所述第一晶体管的顶栅。形成所述氧化物半导体图案的步骤可以包括如下步骤：第一溅射步骤，形成第一氧化物半导体层；第二溅射步骤，在所述第一氧化物半导体层上形成第二氧化物半导体层；以及对所述第一氧化物半导体层和所述第二氧化物半导体层进行图案化。所述第一溅射步骤可以在比所述第二溅射步骤低的电力下执行，或者所述第一溅射步骤中的反应气体内的氧分压可以低于所述第二溅射步骤中的反应气体内的氧分压。
所述显示面板的制造方法还可以包括如下步骤：形成连接所述顶栅与所述底栅的连接电极。
所述第一溅射步骤的反应气体内的氧分压可以为10％至60％。
所述显示面板的制造方法在形成所述底栅之前，还可以包括如下步骤：形成第二晶体管的硅半导体图案。通过与形成所述底栅的步骤相同的工艺，可以形成与所述底栅隔开并与所述硅半导体图案重叠的顶栅。
通过与形成所述氧化物半导体图案的步骤相同的工艺，可以形成与所述氧化物半导体图案隔开并与所述栅极重叠的上部电极。
如上所述，能够减小由正偏压温度应力(PBTS：positive bias temperaturestress)引起的阈值电压变化量。
能够简化包括硅晶体管和氧化物晶体管的显示面板的结构。能够减少显示面板的导电层的数量。能够减少在制造工艺中使用的掩模的数量。
附图说明
图1是根据本发明的一实施例的显示面板的平面图。
图2是根据本发明的一实施例的显示面板的剖面图。
图3a是根据本发明的一实施例的显示装置的框图。
图3b是根据本发明的一实施例的像素的等效电路图。
图3c是根据本发明的一实施例的用于驱动像素的驱动信号的波形图。
图4是根据本发明的一实施例的显示面板的剖面图。
图5a是根据本发明的一实施例的氧化物晶体管的放大的剖面图。
图5b是根据本发明的一实施例的氧化物晶体管的放大的剖面图。
图6是示出根据溅射工艺的电力的阈值电压变化量的曲线图。
图7是示出根据溅射工艺中的氧分压的阈值电压变化量的曲线图。
附图标记的说明
LD：发光元件
PC：像素电路
O-TFT：氧化物晶体管
GT2B：底栅
SP2：第二半导体图案(氧化物半导体图案)
SP2B：第一区域
SP2T：第二区域
GT2T：顶栅
SP1：第一半导体图案(硅半导体图案)
10：第一绝缘层
20：第二绝缘层
30：第三绝缘层
Cst：电容器
CE10：第一电极
CE20：第二电极
S-TFT：硅晶体管
GT1：栅极
UE：上部电极
具体实施方式
在本说明书中，当提到某一构成要素(或者区域、层、部分等)在另一构成要素“上”或者与另一构成要素“连接”或“结合”时，其表示可以直接布置在另一构成要素上或者与另一构成要素直接布置/连接/结合，或者在它们之间也可以布置有第三构成要素。
相同的附图标记指代相同的构成要素。并且，在附图中，构成要素的厚度、比率以及尺寸为了针对技术内容进行有效的说明而被夸大。“和/或”包括相关的构成要素能够定义的一个以上的所有组合。
“第一”、“第二”等术语可以用于说明多样的构成要素，但上述的构成要素不应被上述的术语限定。上述的术语仅用于将一个构成要素与另一构成要素进行区分的目的。例如，在不脱离本发明的权利范围的情况下，第一构成要素可以命名为第二构成要素，相似地，第二构成要素也可以命名为第一构成要素。只要在语境中没有明确表示不同含义，单数的表述便包括复数的表述。
并且，“下方”、“下侧”、“上方”、“上侧”等术语用于说明附图中示出的构成要素的相关关系。上述的术语为相对概念，以附图中表示的方向为基准而被说明。
“包括”或者“具有”等术语应当被理解为用于指定说明书中所记载的特征、数字、步骤、操作、构成要素、部件或者其组合的存在，而不是预先排除一个或者其以上的其他特征或者数字、步骤、操作、构成要素、部件或者其组合的存在或者附加的可能性。
只要没有被不同地定义，本说明书中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属技术领域的技术人员通常所理解的含义相同的含义。并且，诸如通常使用的词典中所定义的术语之类的术语应当被解释为具有与在相关技术的语境中的含义一致的含义，并且只要在此没有明示性地定义则不应被解释为过度理想的或者过于形式性的含义。
以下，参照附图对本发明的实施例进行说明。
图1是根据本发明的一实施例的显示面板100的平面图。图2是根据本发明的一实施例的显示面板100的剖面图。
参照图1，显示面板100可以包括显示区域100-A和非显示区域100-NA。非显示区域100-NA与显示区域100-A相邻，并且可以包围显示区域100-A的至少一部分。像素PX可以布置于显示区域100-A中，并且像素PX可以不布置于非显示区域100-NA中。在非显示区域100-NA的一侧可以布置有数据驱动电路DDC。
显示区域100-A可以包括由第一方向DR1和第二方向DR2定义的平面。显示面板100的厚度方向可以与作为显示区域100-A的法线方向的第三方向DR3平行。可以以第三方向DR3为基准来定义构成显示面板100的部件的前面(或上表面)和背面(或下表面)。
显示面板100可以是发光型显示面板。例如，显示面板100可以是有机发光显示面板、无机发光显示面板、微型LED显示面板或纳米LED显示面板。显示面板100可以是柔性的(flexible)。尽管未示出，但是显示面板100可以以至少一个折叠轴为基准折叠。折叠区域可以横跨显示区域100-A。
参照图2，显示面板100可以包括基材层110、电路层120、发光元件层130和封装层140。与图示不同，在基材层110、电路层120、发光元件层130和封装层140中的相邻的两个层之间可以进一步布置有又一功能层。
基材层110可以提供布置电路层120的基材面。基材层110可以是能够弯曲(bending)、折叠(folding)、卷曲(rolling)等的柔性(flexible)基板。基材层110可以是玻璃基板、金属基板或高分子基板等。然而，实施例不限于此，并且基材层110可以包括无机层、有机层或复合材料层。
基材层110可以包括多层。例如，基材层110可以包括第一合成树脂层、多层或单层的无机层、布置于所述多层或单层的无机层上侧的第二合成树脂层。第一合成树脂层及第二合成树脂层各自可以包括聚酰亚胺(polyimide)系树脂，并且不受特别限制。
电路层120可以布置于基材层110的上侧。电路层120可以包括绝缘层、半导体图案、导电图案及信号线等。
发光元件层130可以布置于电路层120的上侧。发光元件层130可以包括发光元件。例如，发光元件可以包括有机发光物质、无机发光物质、有机-无机发光物质、量子点、量子棒、微型LED或纳米LED。
封装层140可以布置于发光元件层130上侧。封装层140可以保护发光元件层130免受诸如水分、氧气和灰尘颗粒之类的异物的影响。封装层140可以包括至少一个无机层。封装层140可以包括无机层、有机层和无机层依次堆叠的结构物。
图3a是根据本发明的一实施例的显示装置DD的框图。图3b是根据本发明的一实施例的像素PXij的等效电路图。图3c是根据本发明的一实施例的用于驱动像素PXij的驱动信号的波形图。
显示装置DD可以包括时序控制部TC、扫描驱动电路SDC、数据驱动电路DDC及显示面板100。时序控制部TC、扫描驱动电路SDC及数据驱动电路DDC中的至少一个可以以驱动芯片的形态设置，或者可以直接形成于显示面板100。
时序控制部TC可以接收输入图像信号，并以符合与扫描驱动电路SDC的之间接口规格的方式转换输入图像信号的数据格式来生成图像数据D-RGB。时序控制部TC输出图像数据D-RGB和各种控制信号DCS、SCS。
扫描驱动电路SDC可以从时序控制部TC接收扫描控制信号SCS。扫描控制信号SCS可以包括启动扫描驱动电路SDC的操作的垂直启动信号、确定信号的输出时机的时钟信号等。扫描驱动电路SDC可以生成多个扫描信号，并可以向对应的信号线SL1至SLn、GL1至GLn、HL1至HLn依次输出扫描信号。并且，扫描驱动电路SDC可以响应于扫描控制信号SCS而生成多个发光控制信号，并且可以向对应的发光线EL1至ELn输出发光控制信号。
数据驱动电路DDC可以从时序控制部TC接收数据控制信号DCS及图像数据D-RGB。数据驱动电路DDC可以将图像数据D-RGB转换为数据信号，并向后述的多条数据线DL1至DLm输出数据信号。数据信号可以是与图像数据D-RGB的灰度值对应的模拟电压。
多个组的信号线可以包括第一组的扫描线SL1至SLn、第二组的扫描线GL1至GLn、第三组的扫描线HL1至HLn、发光线EL1至ELn、数据线DL1至DLm、第一电压线PL、第二电压线VL1、第三电压线VL2。第一组的扫描线SL1至SLn、第二组的扫描线GL1至GLn、第三组的扫描线HL1至HLn以及发光线EL1至ELn可以沿第一方向DR1延伸，并沿着与第一方向DR1交叉的第二方向DR2排列。多条数据线DL1至DLm可以与第一组的扫描线SL1至SLn、第二组的扫描线GL1至GLn、第三组的扫描线HL1至HLn以及发光线EL1至ELn绝缘地交叉。
第一电压线PL、第二电压线VL1及第三电压线VL2中的每一个可以包括沿第一方向DR1延伸的分量和沿第二方向DR2延伸的分量中的至少一个。第一电压线PL、第二电压线VL1及第三电压线VL2中的每一个可以包括沿第一方向DR1延伸的分量及沿第二方向DR2延伸的分量。第一电压线PL、第二电压线VL1及第三电压线VL2的结构及形状可以彼此独立地设计。
多个像素PX中的每一个可以电连接到前述的信号线中的对应的信号线。像素PX与信号线之间的连接关系可以根据像素PX的驱动电路的构成而改变。
第一电压线PL可以接收第一电源电压ELVDD。显示面板100可以被施加第二电源电压ELVSS。第二电源电压ELVSS可以具有低于第一电源电压ELVDD的电平。
第二电压线VL1可以接收第一初始化电压Vint。第一初始化电压Vint可以具有低于第一电源电压ELVDD的电平。第三电压线VL2可以接收第二初始化电压VAint。第二初始化电压VAint可以具有低于第一电源电压ELVDD的电平。第一初始化电压Vint和第二初始化电压VAint可以是具有恒定电平的偏置电压。第一初始化电压Vint和第二初始化电压VAint可以具有彼此不同的电平。第二初始化电压VAint可以具有低于第一初始化电压Vint的电压。
多个像素PX可以包括生成彼此不同颜色的光的多个组。例如，多个像素PX可以包括生成红色光的红色像素、生成绿色光的绿色像素及生成蓝色光的蓝色像素。红色像素的发光元件、绿色像素的发光元件及蓝色像素的发光元件可以包括利用彼此不同的物质形成的发光层。
图3b示例性地示出了与第一组的扫描线SL1至SLn中的第一组的第i条扫描线SLi连接且与多个数据线DL1至DLm中的第j条数据线DLj连接的像素PXij。像素PXij可以包括像素驱动电路PC(以下，称为像素电路)和发光元件LD。
在本发明的实施例中，像素电路PC可以包括第一晶体管T1至第七晶体管T7以及电容器Cst。第一晶体管T1、第二晶体管T2及第五晶体管T5至第七晶体管T7可以是P型晶体管，并且第三晶体管T3及第四晶体管T4可以是N型晶体管。然而，并不限于此，第一晶体管T1至第七晶体管T7可以实现为P型晶体管和N型晶体管中的一个。
以下，将N型晶体管的输入区域(或输入电极)说明为漏极(或漏极区域)，将P型晶体管的输入区域说明为源极(或源极区域)，将N型晶体管的输出区域(或输出电极)说明为源极(或源极区域)，并将P型晶体管的输出区域说明为漏极(或漏极区域)。另外，可以省略第一晶体管T1至第七晶体管T7中的一个至六个。
在本实施例中，第一晶体管T1、第二晶体管T2、第五晶体管T5至第七晶体管T7可以是硅晶体管，第三晶体管T3及第四晶体管T4可以是氧化物晶体管。
第一晶体管T1可以是驱动晶体管，第二晶体管T2可以是开关晶体管。电容器Cst可以电连接在接收第一电源电压ELVDD的第一电压线PL与基准节点RN之间。电容器Cst可以包括电连接到基准节点RN的第一电极CE10以及电连接到第一电压线PL的第二电极CE20。
第一晶体管T1可以电连接在第一电压线PL与发光元件LD的一个电极(例如，阳极)之间。第一晶体管T1的源极S1可以与第一电压线PL电连接。在本说明书中，“电连接在晶体管与信号线之间或晶体管与晶体管之间”意指“晶体管的源极、漏极、栅极与信号线具有一体的形状，或者通过连接电极连接”的情形。在第一晶体管T1的源极S1与第一电压线PL之间可以布置或省略其他晶体管。
第一晶体管T1的漏极D1可以电连接到发光元件LD的阳极。在第一晶体管T1的漏极D1与发光元件LD的阳极之间可以布置或省略其他晶体管。第一晶体管T1的栅极G1可以电连接到基准节点RN。
第二晶体管T2可以电连接在第j条数据线DLj与第一晶体管T1的源极S1之间。第二晶体管T2的源极S2电连接到第j条数据线DLj，第二晶体管T2的漏极D2电连接到第一晶体管T1的源极S1。第二晶体管T2的栅极G2可以电连接到第一组的第i条扫描线SLi。
第三晶体管T3可以电连接在基准节点RN与第一晶体管T1的漏极D1之间。第三晶体管T3的漏极D3可以电连接到第一晶体管T1的漏极D1，并且第三晶体管T3的源极S3可以电连接到基准节点RN。第三晶体管T3的栅极G3-1、G3-2可以电连接到第二组的第i条扫描线GLi。
第四晶体管T4可以电连接在基准节点RN与第二电压线VL1之间。第四晶体管T4的漏极D4可以电连接到基准节点RN，并且第四晶体管T4的源极S4可以电连接到第二电压线VL1。第四晶体管T4的栅极G4-1、G4-2可以电连接到第三组的第i条扫描线HLi。
尽管示出了包括多个栅极的第三晶体管T3及第四晶体管T4，但是本实施例不限于此，第三晶体管T3及第四晶体管T4中的一个可以仅包括一个栅极。
第五晶体管T5可以电连接在第一电压线PL与第一晶体管T1的源极S1之间。第五晶体管T5的源极S5可以电连接到第一电压线PL，第五晶体管T5的漏极D5可以电连接到第一晶体管T1的源极S1。第五晶体管T5的栅极G5可以电连接到第i条发光线ELi。
第六晶体管T6可以电连接在第一晶体管T1的漏极D1与发光元件LD之间。第六晶体管T6的源极S6可以电连接到第一晶体管T1的漏极D1，并且第六晶体管T6的漏极D6可以电连接到发光元件LD的阳极。第六晶体管T6的栅极G6可以电连接到第i条发光线ELi。与此不同地，第六晶体管T6的栅极G6也可以连接到与第五晶体管T5的栅极G5不同的信号线。
第七晶体管T7可以电连接在第六晶体管T6的漏极D6与第三电压线VL2之间。第七晶体管T7的源极S7电连接到第六晶体管T6的漏极D6，第七晶体管T7的漏极D7电连接到第三电压线VL2。第七晶体管T7的栅极G7可以电连接到第一组的第i+1条扫描线SLi+1。
参照图3b及图3c更详细地说明像素PXij的操作。显示装置DD可以在每个帧时段显示图像。在各个帧时段期间，可以依次扫描第一组的扫描线SL1至SLn、第二组的扫描线GL1至GLn、第三组的扫描线HL1至HLn及发光线EL1至ELn中的每一个的信号线。图3c示出了一个帧时段中的一部分。
参照图3c，信号EMi、GIi、GWi、GCi、GWi+1中的每一个在一部分时段期间可以具有高电平V-HIGH，并且在一部分时段期间可以具有低电平V-LOW。N型晶体管可以在对应的信号具有高电平V-HIGH时导通，P型晶体管可以在对应的信号具有低电平V-LOW时导通。
当发光控制信号EMi具有高电平V-HIGH时，第五晶体管T5及第六晶体管T6可以截止。当第五晶体管T5和第六晶体管T6截止时，在第一电压线PL与发光元件LD之间可以不形成电流通路。因此，第五晶体管T5和第六晶体管T6截止的时段可以定义为非发光时段。
当施加到第三组的第i条扫描线HLi的扫描信号GIi具有高电平V-HIGH时，第四晶体管T4可以导通。当第四晶体管T4导通时，基准节点RN可以借由第一初始化电压Vint而被初始化。当施加到第一组的第i条扫描线SLi的扫描信号GWi具有低电平V-LOW且施加到第二组的第i条扫描线GLi的扫描信号GCi具有高电平V-HIGH时，第二晶体管T2及第三晶体管T3可以导通。
由于基准节点RN初始化为第一初始化电压Vint，因此第一晶体管T1可以处于导通状态。当第一晶体管T1导通时，与数据信号Dj(图3b)对应的电压被提供至基准节点RN。此时，电容器Cst可以存储与数据信号Dj对应的电压。与数据信号Dj对应的电压可以是从数据信号Dj减去第一晶体管T1的阈值电压(Vth：Threshold voltage)的电压。
当施加到第一组的第i+1条扫描线SLi+1的扫描信号GWi+1具有低电平V-LOW时，第七晶体管T7可以导通。随着第七晶体管T7导通，发光元件LD的阳极被初始化为第二初始化电压VAint。发光元件LD的寄生电容可以放电。
当发光控制信号EMi具有低电平V-LOW时，第五晶体管T5及第六晶体管T6可以导通。当第五晶体管T5导通时，可以向第一晶体管T1提供第一电源电压ELVDD。当第六晶体管T6导通时，第一晶体管T1和发光元件LD可以电连接。发光元件LD可以产生与被提供的电流量对应的亮度的光。
图4是根据本发明的一实施例的显示面板DP的剖面图。图4示出了发光元件LD及像素电路PC(参照图3b)的硅晶体管S-TFT及氧化物晶体管O-TFT。硅晶体管S-TFT可以是图3b中所示的第一晶体管T1、第二晶体管T2及第五晶体管T5至第七晶体管T7中的一个，氧化物晶体管O-TFT可以是图3b中所示的第三晶体管T3及第四晶体管T4中的一个。
在基材层110上可以布置有阻挡层10br。阻挡层10br防止异物从外部流入。阻挡层10br可以包括至少一个无机层。阻挡层10br可以包括硅氧化物层及硅氮化物层。硅氧化物层及硅氮化物层各自可以设置为多个，并且硅氧化物层和硅氮化物层可以交替堆叠。
在阻挡层10br上可以布置有第一屏蔽电极BMLa。第一屏蔽电极BMLa可以包括金属。第一屏蔽电极BMLa可以包括耐热性较好的钼(Mo)、含有钼的合金、钛(Ti)或含有钛的合金。第一屏蔽电极BMLa可以接收偏置电压。第一屏蔽电极BMLa也可以接收第一电源电压ELVDD。第一屏蔽电极BMLa可以阻断由极化现象引起的电势影响硅晶体管S-TFT。第一屏蔽电极BMLa可以阻断外部光到达硅晶体管S-TFT。在本发明的一实施例中，第一屏蔽电极BMLa也可以是与其他电极或布线隔离(isolated)的形态的浮置电极。
在阻挡层10br上可以布置有缓冲层10bf。缓冲层10bf可以防止金属原子或杂质从基材层110扩散到上侧的第一半导体图案SP1的现象。缓冲层10bf可以包括至少一个无机层。缓冲层10bf可以包括硅氧化物层及硅氮化物层。
在缓冲层10bf上可以布置有第一半导体图案SP1。第一半导体图案SP1可以是包括硅半导体的硅半导体图案。例如，硅半导体可以包括非晶硅、多晶硅等。例如，第一半导体图案SP1可以包括低温多晶硅。
第一半导体图案SP1的电性质可以根据掺杂与否而不同。第一半导体图案SP1可以包括导电率高的高掺杂区域和导电率低的低掺杂区域。高掺杂区域可以掺杂有n型掺杂剂或p型掺杂剂。P型晶体管可以包括掺杂有p型掺杂物的掺杂区域，并且N型晶体管可以包括掺杂有n型掺杂物的掺杂区域。低掺杂区域可以是非掺杂区域，或者可以是相对于高掺杂区域以较低的浓度掺杂的区域。
高掺杂区域可以实质上起到电极或信号线的作用。低掺杂区域可以实质上对应于晶体管的沟道区域(或有源区域)。换言之，第一半导体图案SP1的一部分可以是晶体管的沟道，另一部分可以是晶体管的源极或漏极，又一部分可以是连接电极或连接信号线。
硅晶体管S-TFT的源极区域SE1、沟道区域AC1(或有源区域)和漏极区域DE1可以由第一半导体图案SP1形成。源极区域SE1和漏极区域DE1在剖面上可以从沟道区域AC1彼此沿相反的方向延伸。
在缓冲层10bf上可以布置有第一绝缘层10。第一绝缘层10可以覆盖第一半导体图案SP1。第一绝缘层10可以是无机层。第一绝缘层10可以包括铝氧化物、钛氧化物、硅氧化物、硅氮化物、硅氮氧化物、锆氧化物及铪氧化物中的至少一种。
第一绝缘层10可以是单层的硅氧化物层，但不限于此。不仅是第一绝缘层10，后述的电路层120的无机层可以具有单层或多层结构，可以包括上述物质中的至少一种，但不限于此。
在第一绝缘层10上布置有硅晶体管S-TFT的栅极GT1。栅极GT1可以是金属图案的一部分。栅极GT1与沟道区域AC1重叠。在掺杂第一半导体图案SP1的工艺中，栅极GT1可以是掩模。栅极GT1可以包括耐热性好的钼(Mo)、含有钼的合金、钛(Ti)、含有钛的合金等，但不受特别限制。
在第一绝缘层10上布置有电容器Cst的第一电极CE10。在图4中，示出了栅极GT1和第一电极CE10隔开的情形，但是在平面上，第一电极CE10可以从栅极GT1延伸，并且可以具有与栅极GT1一体的形状。
在第一绝缘层10上布置有第二屏蔽电极BMLb。第二屏蔽电极BMLb可以与氧化物晶体管O-TFT的下部对应地布置。
在本实施例中，栅极GT1、第一电极CE10及第二屏蔽电极BMLb可以通过相同的工艺而形成。因此，栅极GT1、第一电极CE10及第二屏蔽电极BMLb可以包括相同的物质，并且可以具有相同的堆叠结构。
在第一绝缘层10上布置有第二绝缘层20，并且可以覆盖栅极GT1、第一电极CE10及第二屏蔽电极BMLb。第二绝缘层20可以包括铝氧化物、钛氧化物、硅氧化物、硅氮化物、硅氮氧化物、锆氧化物及铪氧化物中的至少一种。第二绝缘层20可以包括多层的无机层。
在第二绝缘层20上布置有与第二屏蔽电极BMLb重叠的第二半导体图案SP2。第二半导体图案SP2可以是包括氧化物半导体的氧化物半导体图案。第二半导体图案SP2可以包括铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟镓锌氧化物(IGZO)、锌氧化物(ZnOx)或铟氧化物(In2O3)等的透明导电性氧化物(TCO：transparent conductive oxide)。
氧化物半导体可以包括根据透明导电性氧化物的还原与否来区分的多个区域。透明导电性氧化物被还原的区域(以下，还原区域)与未被还原的区域(以下，非还原区域)相比具有更大的导电性。还原区域实质上具有晶体管的源极/漏极或信号线的作用。非还原区域实质上对应于晶体管的半导体区域(或沟道)。换言之，第二半导体图案SP2的一部分区域可以是晶体管的半导体区域，另一部分区域可以是晶体管的源极区域/漏极区域，又一部分可以是信号传输区域。
氧化物晶体管O-TFT的源极区域SE2、沟道区域AC2(或有源区域)及漏极区域DE2可以由第二半导体图案SP2形成。源极区域SE2及漏极区域DE2在剖面上可以从沟道区域AC2彼此沿相反的方向延伸。
在第二绝缘层20上可以布置有与栅极GT1重叠的上部电极UE。在第二绝缘层20上可以布置有与第一电极CE10重叠的第二电极CE20。在图4中，示出了上部电极UE和第二电极CE20隔开的情形，但是在平面上，第二电极CE20可以从上部电极UE延伸，并且可以具有与上部电极UE一体的形状。
上部电极UE和第二电极CE20可以通过与第二半导体图案SP2相同的工艺形成，并且可以包括相同的物质。上部电极UE和第二电极CE20可以具有与第二半导体图案SP2相同的堆叠结构。上部电极UE和第二电极CE20可以具有与氧化物晶体管O-TFT的源极区域SE2和漏极区域DE2相同的电性质。与源极区域SE2和漏极区域DE2类似地，上部电极UE和第二电极CE20可以是透明导电性氧化物的被还原的区域。
在第二绝缘层20上可以布置有第三绝缘层30，并且可以覆盖第二半导体图案SP2、上部电极UE及第二电极CE20。第三绝缘层30可以是单层的无机层，但不受特别限制。在本发明的一实施例中，第三绝缘层30也可以变形为绝缘图案。可以将栅极GT1用作掩模来蚀刻绝缘图案，并且绝缘图案可以与栅极GT1对齐。
在第三绝缘层30上布置有氧化物晶体管O-TFT的栅极GT2。氧化物晶体管O-TFT的栅极GT2可以是金属图案的一部分。氧化物晶体管O-TFT的栅极GT2与沟道区域AC2重叠。栅极GT2可以包括耐热性好的钼(Mo)、含有钼的合金、钛(Ti)、含有钛的合金。栅极GT2可以包括钛层及布置于所述钛层上的钼层。
在第三绝缘层30上可以布置有第四绝缘层40，并且第四绝缘层40可以覆盖氧化物晶体管O-TFT的栅极GT2。第四绝缘层40可以是单层的无机层。
在第四绝缘层40上可以布置有第五绝缘层50及第六绝缘层60。第五绝缘层50及第六绝缘层60可以是有机层，并且可以包括诸如苯并环丁烯(BCB：Benzocyclobutene)、聚酰亚胺(polyimide)、六甲基二硅氧烷(HMDSO：Hexamethyldisiloxane)、聚甲基丙烯酸甲酯(PMMA：Polymethylmethacrylate)或聚苯乙烯(PS：Polystyrene)之类的一般通用高分子、具有酚系基团的高分子衍生物、丙烯酸系高分子、酰亚胺系高分子、芳基醚系高分子、酰胺系高分子、氟系高分子、对二甲苯系高分子、乙烯醇系高分子和/或它们的共混物等。
尽管未示出，但是在第四绝缘层40与第五绝缘层50之间、第五绝缘层50与第六绝缘层60之间可以布置有多个导电图案。导电图案具有将硅晶体管S-TFT或氧化物晶体管O-TFT连接到发光元件LD的桥的作用。
发光元件LD可以包括第一电极AE、发光层EML以及第二电极CE(或公共电极)。发光元件LD的第一电极AE可以布置于第六绝缘层60上。
第一电极AE可以是透明电极、半透明电极或反射电极。根据本发明的一实施例，第一电极AE可以包括利用银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、铅(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)或它们的化合物等形成的反射层以及形成于反射层上的透明或半透明电极层。透明或半透明电极层可以配备有选自包括铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟镓锌氧化物(IGZO)、锌氧化物(ZnOx)或铟氧化物(In2O3)以及铝掺杂锌氧化物(AZO)的组中的一种以上。例如，第一电极AE可以包括ITO/Ag/ITO的堆叠结构物。
像素定义膜PDL可以布置于第六绝缘层60上。像素定义膜PDL可以具有透明的性质或吸收光的性质。例如，吸收光的像素定义膜PDL可以包括黑色组分(black coloringagent)。黑色组分可以包括黑色染料、黑色颜料。黑色组分可以包括诸如炭黑、铬之类的金属或它们的氧化物。像素定义膜PDL可以对应于具有阻光特性的屏蔽图案。
像素定义膜PDL可以覆盖第一电极AE的一部分。例如，在像素定义膜PDL可以定义有暴露第一电极AE的一部分的开口PDL-OP。像素定义膜PDL可以增加第一电极AE的边缘与第二电极CE的距离。因此，像素定义膜PDL可以起到防止在第一电极AE的边缘产生电弧等的作用。
尽管未示出，但是在第一电极AE与发光层EML之间可以布置有空穴控制层。空穴控制层可以包括空穴传输层，并且还可以包括空穴注入层。在发光层EML与第二电极CE之间可以布置有电子控制层。电子控制层可以包括电子传输层，并且还可以包括电子注入层。
封装层140可以布置于发光元件层130上。封装层140可以包括依次堆叠的无机层141、有机层142以及无机层143，但构成封装层140的层不限于此。
无机层141、143可以保护发光元件层130免受水分和氧气的影响，并且有机层142可以保护发光元件层130免受诸如灰尘颗粒之类的异物的影响。无机层141、143可以包括硅氮化物层、硅氮氧化物层、硅氧化物层、钛氧化物层或铝氧化物层。有机层142可以包括丙烯酸系有机层，但不限于此。
图5a是根据本发明的一实施例的氧化物晶体管O-TFT的放大的剖面图。图5b是根据本发明的一实施例的氧化物晶体管的放大的剖面图。
根据本实施例，氧化物晶体管O-TFT可以包括布置于第二半导体图案SP2的下侧的底栅GT2B及布置于第二半导体图案SP2的上侧的顶栅GT2T。底栅GT2B可以对应于图4中所示的第二屏蔽电极BMLb，顶栅GT2T可以对应于图4中所示的栅极GT2。
底栅GT2B和顶栅GT2T可以电连接。底栅GT2B和顶栅GT2T可以通过连接电极CNE连接。连接电极CNE可以通过贯通第四绝缘层40的第一接触孔CH1连接到顶栅GT2T，并且可以通过贯通第二绝缘层20至第四绝缘层40的第二接触孔CH2连接到底栅GT2B。
参照图5a及图5b对氧化物晶体管O-TFT的制造方法进行说明则如下。
首先，在第一绝缘层10上形成底栅GT2B。在通过沉积工艺形成金属层之后，通过光刻工艺及蚀刻工艺对金属层进行图案化。
然后，形成覆盖底栅GT2B的至少一个第二绝缘层20。可以依次形成硅氮化物层21和硅氧化物层22。可以通过等离子体增强化学气相沉积(PECVD)工艺依次形成硅氮化物层21和硅氧化物层22。PECVD工艺将SiH4用作Si前体(precursor)。硅氮化物层21将NH3/N2用作反应气体，并且硅氧化物层22将N2O用作反应气体。
在形成底栅GT2B的蚀刻工艺中可以使用氟化气体。在蚀刻工艺之后，氟化系残留物可以存在于第一绝缘层10上或底栅GT2B周围。硅氮化物层21具有防止这样的氟化系残留物的扩散的阻挡层的功能。
硅氮化物层21的氢浓度高于硅氧化物层22的氢浓度。硅氮化物层21可以具有3×1022at/cm3以下的氢浓度。硅氧化物层22可以具有2×1019at/cm3的氢浓度。当氢浓度低的硅氧化物层22进一步与第二半导体图案SP2相邻地布置时，能够抑制由从硅氮化物层21朝向第二半导体图案SP2的氢扩散引起的第二半导体图案SP2的性质变化(例如，由还原引起的导电性的提高)。
然后，形成第二半导体图案SP2。第二半导体图案SP2可以包括在第三方向DR3内区分的第一区域SP2B及第二区域SP2T。在通过第一溅射工艺形成第一氧化物半导体层之后，可以通过第二溅射工艺形成第二氧化物半导体层。第一氧化物半导体层和第二氧化物半导体层可以通过光刻工艺及蚀刻工艺被图案化。被图案化的第一氧化物半导体层对应于第一区域SP2B，被图案化的第二氧化物半导体层对应于第二区域SP2T。
第一溅射工艺和第二溅射工艺可以在彼此不同的条件下进行。在第一溅射工艺和第二溅射工艺中，所施加的电力条件(或者，电力的强度)可以不同，或者氧分压条件可以不同。并且，第一溅射工艺和第二溅射工艺的电力条件和氧分压条件都可以不同。在条件不同的工艺中形成的第一区域SP2B和第二区域SP2T可以具有彼此不同的性质。
第一区域SP2B可以具有比第二区域SP2T低的氧的原子％。相对于透明导电性氧化物，第一区域SP2B的氧的原子％可以比第二区域SP2T的氧的原子％低大约2原子％。第一区域SP2B具有相对低的间隙氧浓度(interstitial oxygen concentration)。在第一区域SP2B中，由于氧-氧的结合少，因此载流子浓度相对低。因此，第一区域SP2B的由正偏压温度应力(PBTS)引起的阈值电压变化量ΔVth可以较低。
与第一区域SP2B相比，第二区域SP2T具有相对高的间隙氧浓度(interstitialoxygen concentration)。可以抑制沟道区域AC2的沟道特性因在后述的第三绝缘层30的形成工艺或第四绝缘层40的形成工艺中产生的氢的扩散而变化。即使第二区域SP2T的长度短，也能够保持沟道特性。
第一区域SP2B的厚度可以是100埃至150埃，第二区域SP2T的厚度可以是100埃至150埃。第一区域SP2B和第二区域SP2T的厚度可以在上述范围内彼此不同或相同。
参照图5b，第二半导体图案SP2还可以包括布置在第一区域SP2B与第二区域SP2T之间的边界区域SP2BT，在所述边界区域SP2BT中，氧的原子％大于第一区域SP2B，并且氧的原子％小于第二区域SP2T。通过连续地进行第一溅射工艺和第二溅射工艺，可以形成边界区域SP2BT。边界区域SP2BT的厚度可以小于第一区域SP2B的厚度和第二区域SP2T的厚度。
另外，图4中所示的上部电极UE和第二电极CE20也可以具有与第二半导体图案SP2相同的剖面结构。然而，上部电极UE和第二电极CE20可以通过在第三绝缘层30的形成工艺或第四绝缘层40的形成工艺中产生的氢的扩散而被还原，从而实质上具有导电性。
然后，形成覆盖第二半导体图案SP2的第三绝缘层30。无机层可以通过PECVD工艺形成。第三绝缘层30可以包括硅氧化物层22。第三绝缘层30的厚度可以是1000埃至1800埃。
此后，在第三绝缘层30上形成顶栅GT2T。在通过沉积工艺形成金属层之后，通过光刻工艺和蚀刻工艺对金属层进行图案化。顶栅GT2T可以是对应的扫描线的一部分。例如，对应的扫描线可以是图3b中所示的第二组的第i条扫描线GLi或第三组的第i条扫描线HLi。从第二组的第i条扫描线GLi或第三组的第i条扫描线HLi接收的扫描信号被提供至底栅GT2B，并且在第二半导体图案SP2可以定义有下部沟道和上部沟道。
然后，形成覆盖顶栅GT2T的第四绝缘层40。可以通过PECVD工艺形成无机层。第四绝缘层40至少包括硅氮化物层。第四绝缘层40包括硅氧化物层和布置于硅氧化物层上的硅氮化物层。在形成硅氮化物层的工艺中，大量的氢向第二半导体图案SP2扩散。此时，顶栅GT2T具有掩模的功能。据此，在第二半导体图案SP2定义有与顶栅GT2T重叠的沟道区域AC2以及与顶栅GT2T不重叠的源极区域SE2及漏极区域DE2。沟道区域AC2是氢的扩散被顶栅GT2T抑制的区域。
此后，可以通过光刻工艺和蚀刻工艺形成贯通第四绝缘层40的第一接触孔CH1和贯通第二绝缘层20至第四绝缘层40的第二接触孔CH2。然后，形成连接电极CNE。在通过沉积工艺形成金属层之后，通过光刻工艺和蚀刻工艺对金属层进行图案化。
上文中说明的硅氮化物层21和硅氧化物层22可以延伸至图4中所示的第一电极CE10与第二电极CE20之间。与硅氮化物层21相比，硅氧化物层22具有相对低的介电常数。为了增加电容器Cst的电容，可以减小第二绝缘层20的厚度。第二绝缘层20的厚度可以是1000埃至1500埃。硅氮化物层21的厚度可以是600埃至800埃，硅氧化物层22的厚度可以是400埃至700埃。
在第二绝缘层20的厚度薄的情况下，例如1000埃至1500埃的范围，随着底栅GT2B与第二半导体图案SP2之间的间隔变窄，可能发生由底栅GT2B引起的劣化现象。
在下面的表1中，根据底栅GT2B与第二半导体图案SP2之间的间隔(即，第二绝缘层20的厚度)的变化来测量了由正偏压温度应力(PBTS：positive bias temperaturestress)引起的阈值电压变化量。如下的表1的测量是针对结构与图5a的第二半导体图案SP2相同，但与第二半导体图案SP2不同地包括单层的氧化物半导体的氧化物晶体管进行的。单层的氧化物半导体可以具有与图5a的第二区域SP2T相同的性质。
[表1]
硅氧化物层22/硅氮化物层21 PBTSΔVth
3200埃/900埃 0.26V
500埃/700埃 2.39V
700埃/700埃 1.32V
900埃/700埃 0.40V
可以看出，随着底栅GT2B与第二半导体图案SP2之间的间隔变窄，由正偏压温度应力(PBTS：positive bias temperature stress)引起的阈值电压变化量ΔVth增加。
图6是示出根据溅射工艺的施加电力的阈值电压变化量的曲线图。图7是示出根据溅射工艺中的氧分压的阈值电压变化量的曲线图。
以下，示例性地说明包括铟镓锌氧化物(IGZO)的氧化物晶体管。
参照图6，示出根据第一实施例(#1)及第二实施例(#2)的氧化物晶体管的基于正偏压温度应力(PBTS：positive bias temperature stress)的阈值电压变化量。根据第一实施例#1及第二实施例#2的半导体图案通过施加电力不同的溅射工艺来形成。
与图5a所示的氧化物晶体管O-TFT的第二半导体图案SP2不同地，在制造包括单层的铟镓锌氧化物(IGZO)的氧化物晶体管之后，测量了阈值电压变化量。
在第一实施例(#1)及第二实施例(#2)中，通过溅射工艺形成单层的铟镓锌氧化物(IGZO)，并且第二实施例(#2)的单层的铟镓锌氧化物(IGZO)在被施加第一实施例(#1)的单层的铟镓锌氧化物(IGZO)的约1/4的电力的状态下通过溅射工艺形成。
在电力低的条件下的溅射工艺中，铟镓锌氧化物(IGZO)的沉积缓慢进行。因此，氧与金属的结合率高，氧与氧的结合率低。即，以相同的厚度为基准，及第二实施例(#2)的单层的铟镓锌氧化物(IGZO)的间隙氧浓度低于第一实施例(#1)的单层的铟镓锌氧化物(IGZO)的间隙氧浓度。据此，可以看出，与第一实施例(#1)相比，第二实施例(#2)中的阈值电压的变化量减小了约30％。
下面的表2示出在改变反应气体内的氧分压而进行的溅射工艺中形成的铟镓锌氧化物(IGZO)的组成比。以原子％表示。
[表2]
Figure BDA0003945663840000191
将氩气和氧气的混合气体用作反应气体。在第一实施例(#10)中，反应气体内的氧分压为20％，在第二实施例(#20)中，反应气体内的氧分压为40％，并且在第三实施例(#30)中，反应气体内的氧分压为60％。可以看出，随着反应气体内的氧分压增加，铟镓锌氧化物(IGZO)内的氧的原子％增加。当通过调节反应气体内的氧分压来进行第一溅射工艺和第二溅射工艺时，可以形成图5a中所示的两层结构的第二半导体图案SP2。例如，当第一溅射工艺的氧分压为20％且第二溅射工艺的氧分压为60％时，可以形成氧浓度比第二区域SP2T低约2原子％的第一区域SP2B。并且，当将第二溅射工艺的氧分压提高至高于60％(例如，80％)，可以形成具有高于60原子％的氧浓度的第二区域SP2T。
图7示出根据第一实施例#11至第六实施例#23的氧化物晶体管的由正偏压温度应力(PBTS：positive bias temperature stress)引起的阈值电压变化量。根据第一实施例#11至第六实施例#23的氧化物晶体管具有与图5a中所示的氧化物晶体管O-TFT的第二半导体图案SP2相同的结构，且与第二半导体图案SP2不同地，包括单层的铟镓锌氧化物(IGZO)。在制造根据第一实施例#11至第六实施例#23的氧化物晶体管之后，测量阈值电压变化量。
根据第一实施例#11和第四实施例#21的铟镓锌氧化物(IGZO)在反应气体内氧分压为40％的溅射工艺条件下形成，根据第二实施例#12及第五实施例#22的铟镓锌氧化物(IGZO)在反应气体内氧分压为60％的溅射工艺条件下形成，并且根据第三实施例#13及第六实施例#23的铟镓锌氧化物(IGZO)在反应气体内氧分压为80％的溅射工艺条件下形成。
根据第一实施例#11至第三实施例#13，顶栅GT2T被施加20V的导通电压，底栅GT2B被施加接地电压。根据第四实施例#21至第六实施例#23，顶栅GT2T被施加接地电压，底栅GT2B被施加20V的导通电压。
参照图7可知，氧化物晶体管的阈值电压变化量对由底栅GT2B引起的劣化敏感。这是因为，如参照图5a进行的说明，第二绝缘层20的厚度相对小于第三绝缘层30的厚度。
并且，在将第一实施例#11至第三实施例#13与第四实施例#21至第六实施例#23进行比较时，可以看出，在溅射工艺中使用的反应气体内的氧分压越高，阈值电压变化量越大。
这是因为，当在溅射工艺中使用的反应气体内的氧分压较高时，铟镓锌氧化物(IGZO)内的氧的原子％增加，如表2所示。由于与对图5a的第一区域SP2B和第二区域SP2T进行比较而说明的原因相同的原因，当铟镓锌氧化物(IGZO)内的氧的原子％较大时，阈值电压变化量增加。
根据本实施例，如参照图5a所述，由于与底栅GT2B相邻的第一区域SP2B具有比第二区域SP2T低的氧的原子％，因此对由底栅GT2B引起的劣化可以相对不敏感。
与此相反，与顶栅GT2T相邻的第二区域SP2T相对远离底栅GT2B而布置，从而受到的应力相对较小。由于与顶栅GT2T相邻的第二区域SP2T具有相对较高的氧的原子％，因此可以恒定地保持沟道特性，并且可以减少工艺分布(根据像素的晶体管的阈值电压变化量的差异)。
以上，参照本发明的优选实施例进行了说明，但只要是本发明所属技术领域的熟练的技术人员或本发明所属技术领域中具有普通知识的人员，就可以理解，在不脱离权利要求书中记载的本发明的思想及技术领域的范围内，可以对本发明进行多种修改及变更。
因此，本发明的技术范围并不限于说明书的详细说明中记载的内容，而应由权利要求书确定。

Claims (20)

1.一种显示面板，包括：
发光元件；以及
像素电路，电连接于所述发光元件，
其中，所述像素电路包括第一晶体管，
其中，所述第一晶体管包括：
底栅；
氧化物半导体图案，布置于所述底栅上；
顶栅，布置于所述氧化物半导体图案上；
第一绝缘层，布置于所述底栅与所述氧化物半导体图案之间；以及
第二绝缘层，布置于所述氧化物半导体图案与所述顶栅之间，
其中，所述氧化物半导体图案包括：
第一区域；以及
第二区域，在所述氧化物半导体图案的厚度方向上布置于所述第一区域上，
其中，所述第一区域具有比所述第二区域低的氧的原子％。
2.根据权利要求1所述的显示面板，其中，
所述第一区域的厚度为100埃至150埃，
所述第二区域的厚度为100埃至150埃。
3.根据权利要求1所述的显示面板，其中，
所述氧化物半导体图案还包括：边界区域，布置于所述第一区域与所述第二区域之间，所述边界区域中的氧的原子％大于所述第一区域的氧的原子％，并且所述边界区域中的氧的原子％小于所述第二区域的氧的原子％，
所述边界区域的厚度小于所述第一区域的厚度及所述第二区域的厚度。
4.根据权利要求1所述的显示面板，其中，
所述第一区域中的氧的原子％比所述第二区域中的氧的原子％低2原子％以上。
5.根据权利要求1所述的显示面板，其中，
所述氧化物半导体图案包括铟镓锌氧化物，
其中，当所述氧化物半导体图案包括铟镓锌氧化物时，所述第一区域中的氧的原子％为40原子％至60原子％。
6.根据权利要求1所述的显示面板，其中，
所述像素电路还包括电容器，
其中，所述电容器包括：第一电极，与所述氧化物半导体图案布置于相同的层上，并包括与所述氧化物半导体图案相同的透明导电性氧化物；以及第二电极，布置于所述第一电极的下侧。
7.根据权利要求6所述的显示面板，其中，
所述第二绝缘层以布置于所述第一电极与所述第二电极之间的方式延伸。
8.根据权利要求7所述的显示面板，其中，
所述第二绝缘层包括：硅氧化物层；以及硅氮化物层，布置于所述硅氧化物层上，
其中，所述第二绝缘层的厚度为1000埃至1500埃。
9.根据权利要求1所述的显示面板，其中，
所述第二绝缘层的厚度小于所述第三绝缘层的厚度。
10.根据权利要求1所述的显示面板，其中，
所述像素电路还包括第二晶体管，
其中，所述第二晶体管包括：
硅半导体图案；
栅极，布置于所述硅半导体图案上；以及
上部电极，布置于所述栅极上，
其中，所述上部电极与所述氧化物半导体图案布置于相同的层上，并包括与所述氧化物半导体图案相同的透明导电性氧化物。
11.根据权利要求10所述的显示面板，其中，
所述第二绝缘层以布置于所述栅极与所述上部电极之间的方式延伸。
12.根据权利要求10所述的显示面板，其中，
所述底栅和所述栅极包括相同的物质。
13.根据权利要求1所述的显示面板，还包括：
第四绝缘层，覆盖所述顶栅；以及
连接电极，布置于所述第四绝缘层上并将所述顶栅与所述底栅电连接。
14.根据权利要求13所述的显示面板，其中，
所述连接电极通过贯通所述第四绝缘层的第一接触孔连接到所述顶栅，并且通过贯通所述第二绝缘层、所述第三绝缘层及所述第四绝缘层的第二接触孔连接到所述底栅。
15.根据权利要求1所述的显示面板，其中，
所述第二区域包括：沟道区域，在平面上与所述顶栅重叠；以及漏极区域和源极区域，在平面上与所述顶栅不重叠。
16.一种显示面板的制造方法，包括如下步骤：
形成第一晶体管的底栅；
在所述底栅上形成第二绝缘层；
在所述第二绝缘层上形成所述第一晶体管的氧化物半导体图案；
在所述氧化物半导体图案上形成第三绝缘层；以及
在所述第三绝缘层上形成所述第一晶体管的顶栅，
其中，形成所述氧化物半导体图案的步骤包括如下步骤：
第一溅射步骤，形成第一氧化物半导体层；
第二溅射步骤，在所述第一氧化物半导体层上形成第二氧化物半导体层；以及
对所述第一氧化物半导体层和所述第二氧化物半导体层进行图案化，
其中，所述第一溅射步骤在比所述第二溅射步骤低的电力下执行，或者所述第一溅射步骤中的反应气体内的氧分压低于所述第二溅射步骤中的反应气体内的氧分压。
17.根据权利要求16所述的显示面板的制造方法，还包括如下步骤：
形成连接所述顶栅与所述底栅的连接电极。
18.根据权利要求16所述的显示面板的制造方法，其中，
所述第一溅射步骤的反应气体内的氧分压为10％至60％。
19.根据权利要求16所述的显示面板的制造方法，其中，
在形成所述底栅之前，还包括如下步骤：形成第二晶体管的硅半导体图案，
其中，通过与形成所述底栅的步骤相同的工艺形成所述第二晶体管的栅极，
所述第二晶体管的所述栅极与所述底栅隔开并与所述硅半导体图案重叠。
20.根据权利要求19所述的显示面板的制造方法，其中，
通过与形成所述氧化物半导体图案的步骤相同的工艺形成上部电极，所述上部电极与所述氧化物半导体图案隔开并与所述第二晶体管的所述栅极重叠。
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TWI658597B (zh) * 2014-02-07 2019-05-01 日商半導體能源研究所股份有限公司 半導體裝置
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