CN116056448A - 半导体器件 - Google Patents

Abstract

一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案设置在所述位线上；以及边界图案，所述边界图案设置在所述边界区域上。所述位线的端部可以与所述边界图案的第一界面接触，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。

Description

半导体器件

相关申请的交叉引用

本专利申请要求于2021年8月4日在韩国知识产权局提交的韩国专利申请No.10-2021-0102342的优先权，其全部内容通过引用合并于此。

技术领域

本公开涉及半导体器件及其制造方法，并且具体地，涉及包括设置在单元块中的图案化位线的半导体器件及其制造方法。

背景技术

由于半导体器件的小尺寸、多功能性和/或低成本特性，半导体器件在电子产业中是重要元件。半导体器件可以被分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储元件和逻辑元件的混合半导体器件。

由于对具有快速速度和/或低功耗的电子装置的需求不断增加，因此对半导体器件的要求是快速操作速度和/或低运行电压。为了满足这些要求，需要增加半导体器件的集成密度。然而，半导体器件的集成密度的增加可能导致半导体器件的可靠性的劣化。另外，随着电子工业的高度发展，对高可靠性半导体器件的需求也在增加。因此，正在进行许多研究以实现高度集成和高度可靠的半导体器件。

发明内容

本发明构思的实施例提供了一种半导体器件，所述半导体器件被配置为防止或抑制由图案的线宽的减小引起的图案缺陷。

根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案设置在所述位线上；以及边界图案，所述边界图案设置在所述边界区域上。所述位线的端部可以与所述边界图案的第一界面接触，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。

根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案位于所述位线上；单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域；以及边界图案，所述边界图案设置在所述边界区域上。所述单元沟槽可以包括延伸到所述边界图案中的第一端部，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。

根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；位线覆盖图案，所述位线覆盖图案位于所述位线上；存储节点接触，所述存储节点接触设置在所述位线之间；定位焊盘，所述定位焊盘设置在所述位线覆盖图案和所述存储节点接触上，并且电连接到所述存储节点接触；电容器，所述电容器设置在所述定位焊盘上并且电连接到所述定位焊盘；单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域；以及边界图案，所述边界图案设置在所述边界区域上。所述位线的端部可以与所述边界图案的第一界面接触。所述单元沟槽可以包括延伸到所述边界图案中的第一端部，并且所述位线覆盖图案可以包括与所述边界图案相同的材料。

附图说明

图1是示出根据本发明构思的实施例的半导体器件的框图。

图2是示出根据本发明构思的实施例的半导体器件的一部分(例如，图1的部分“P1”)的俯视图。

图3至图6是分别沿着图2的线A-A'、线B-B'、线C-C'、线D-D'截取的截面图。

图7、图12、图17、图22和图27是示出根据本发明构思的实施例的制造半导体器件(具体地，对应于图1的部分“P1”)的方法的俯视图。

图8、图13、图18、图23和图28是分别沿着图7、图12、图17、图22和图27的线A-A'截取的截面图。

图9、图14、图19、图24和图29是分别沿着图7、图12、图17、图22和图27的线B-B'截取的截面图。

图10、图15、图20、图25和图30是分别沿着图7、图12、图17、图22和图27的线C-C'截取的截面图。

图11、图16、图21、图26和图31是分别沿着图7、图12、图17、图22和图27的线D-D'截取的截面图。

具体实施方式

现在将参考附图更全面地描述本发明构思的示例实施例，在附图中示出了示例实施例。

图1是示出根据本发明构思的实施例的半导体器件的框图。

参考图1，半导体器件可以包括单元块CB和外围块PB，外围块PB设置为围绕每个单元块CB。半导体器件可以是存储器件，并且每个单元块CB可以包括单元电路(例如，存储器集成电路)。外围块PB可以包括用于操作单元电路的各种外围电路，并且外围电路可以电连接到单元电路。如本文所使用的，被描述为“电连接”的项被配置为使得电信号可以从一个项传递到另一个项。

外围块PB可以包括读出放大器电路SA和子字线驱动器电路SWD。在实施例中，读出放大器电路SA可以设置为彼此面对而单元块CB介于它们之间，并且子字线驱动器电路SWD可以设置为彼此面对而单元块CB介于它们之间。外围块PB还可以包括用于驱动读出放大器的电力和接地电路，但本发明构思不限于该示例。

图2是示出根据本发明构思的实施例的半导体器件的一部分(例如，图1的部分“P1”)的俯视图。图3至图6是分别沿着图2的线A-A'、线B-B'、线C-C'、线D-D'截取的截面图。

参考图2至图6，可以提供衬底10。衬底10可以是半导体衬底(例如，硅衬底、锗衬底或硅锗衬底)。衬底10可以包括单元区域CR、外围区域PR以及位于单元区域与外围区域之间的边界区域BR。单元区域CR可以包括中心单元区域CRc和边缘单元区域CRe，边缘单元区域CRe设置在中心单元区域CRc与边界区域BR之间。

单元区域CR可以是衬底10的其上设置有图1的每个单元块CB的区域，并且外围区域PR可以是衬底10的其上设置有图1的外围块PB的另一区域。边界区域BR可以是衬底10的介于单元区域CR与外围区域PR之间的另一区域。单元区域CR、边界区域BR和外围区域PR可以在平行于衬底10的顶表面的第一方向D1上布置。边界区域BR可以在第二方向D2上延伸，第二方向D2平行于衬底10的顶表面并且不平行于第一方向D1。

单元有源图案ACT可以设置在衬底10的单元区域CR上。单元有源图案ACT可以在第一方向D1和第二方向D2上彼此间隔开。单元有源图案ACT可以是在第三方向D3上延伸的条形图案，第三方向D3平行于衬底10的顶表面并且不平行于第一方向D1和第二方向D2。一个单元有源图案ACT的端部可以布设与在第二方向D2上相邻于与其相邻的另一个单元有源图案ACT的中心。每个单元有源图案ACT可以是衬底10的在垂直于衬底10的顶表面的第四方向D4上延伸的突出部分。

器件隔离层120可以设置在单元区域CR上的单元有源图案ACT之间。器件隔离层120可以设置在衬底10中/上以限定单元有源图案ACT。器件隔离层120可以由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括例如氧化硅、氮化硅和/或氮氧化硅中的至少一种。

字线WL可以设置在单元区域CR上以与单元有源图案ACT和器件隔离层120交叉。字线WL可以设置在形成在单元有源图案ACT和器件隔离层120中的凹槽中。字线WL可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。字线WL可以掩埋在衬底10中。

每条字线WL可以包括单元栅电极210、单元栅极电介质图案220和单元栅极覆盖图案230。单元栅电极210可以设置为穿透单元有源图案ACT和器件隔离层120的上部部分。单元栅极电介质图案220可以介于单元栅电极210与单元有源图案ACT之间以及单元栅电极210与器件隔离层120之间。单元栅极覆盖图案230可以设置在单元栅电极210上。单元栅极覆盖图案230的顶表面可以与单元有源图案ACT的顶表面共面。

单元栅电极210可以由导电材料形成或包括导电材料。在实施例中，导电材料可以是掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛或氮化钽)、金属材料(例如，钨、钛或钽)和金属半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的一种。单元栅极电介质图案220可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。单元栅极覆盖图案230可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。

杂质区域110可以设置在单元有源图案ACT中。杂质区域110可以包括第一杂质区域110a和第二杂质区域110b。第一杂质区域110a可以设置在成对的字线WL之间，成对的字线WL设置成与每个单元有源图案ACT交叉。第二杂质区域110b可以设置在每个单元有源图案ACT的相对边缘区域中。第一杂质区域110a和第二杂质区域110b可以是相同导电类型(例如，n型)的掺杂区域。

外围有源图案PACT可以设置在衬底10的外围区域PR上。尽管未示出，但是外围器件隔离层可以设置在外围区域PR上的外围有源图案PACT之间。外围器件隔离层可以设置在衬底10中/上以限定外围有源图案PACT。可以在外围有源图案PACT中设置外围杂质区域。

边界绝缘图案150可以设置在衬底10中/上并设置在单元区域CR、边界区域BR和外围区域PR上。边界绝缘图案150可以设置在单元区域CR的边缘单元区域CRe上。边界绝缘图案150可以包括顺序堆叠的第一边界绝缘图案151、第二边界绝缘图案152和第三边界绝缘图案153。边界绝缘图案150可以由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括例如氧化硅、氮化硅和/或氮氧化硅中的至少一种。

缓冲图案305可以设置在衬底10的单元区域CR和边界区域BR上。缓冲图案305可以覆盖单元有源图案ACT、器件隔离层120和字线WL。缓冲图案305可以由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括例如氧化硅、氮化硅和/或氮氧化硅中的至少一种。

位线BL可以设置在单元区域CR上。位线BL可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。位线BL的端部可以布设在单元区域CR与边界区域BR之间的边界处。位线BL可以不设置在边界区域BR上。每个位线BL可以包括顺序堆叠的第一欧姆图案331和含金属图案330。在实施例中，第一欧姆图案331可以由金属硅化物材料中的至少一种形成，或者包括金属硅化物材料中的至少一种。例如，含金属图案330可以由金属材料(例如，钨、钛和钽)中的至少一种形成，或者包括金属材料(例如，钨、钛和钽)中的至少一种。多晶硅图案310可以介于位线BL与缓冲图案305之间。

中心单元区域CRc上的位线BL的宽度CDc可以基本上等于边缘单元区域CRe上的位线BL的宽度CDe。

位线覆盖图案350可以分别设置在位线BL上。每个位线覆盖图案350可以包括下覆盖图案351和上覆盖图案352。位线覆盖图案350可以在位线BL上在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。

多晶硅图案310、位线BL和位线覆盖图案350的侧表面可以被位线间隔物SP覆盖。每个位线间隔物SP可以包括通过气隙AG彼此间隔开的第一子间隔物321和第二子间隔物325。第一子间隔物321和第二子间隔物325可以由氮化硅、氧化硅或氮氧化硅中的至少一种形成，或者包括氮化硅、氧化硅或氮氧化硅中的至少一种，并且可以具有单层或多层结构。第一子间隔物321和第二子间隔物325可以由相同的材料形成或包括相同的材料。短语“气隙”将被理解为包括空气或除空气之外的气体(诸如在制造期间可能存在的其他大气气体或腔室气体)的间隙(例如，袋)。“气隙”也可以构成其中没有或基本上没有气体或其他材料的空间。

位线接触DC可以分别介于位线BL与第一杂质区域110a之间。位线BL可以通过位线接触DC电连接到第一杂质区域110a。位线接触DC可以由掺杂或未掺杂的多晶硅形成，或者包括掺杂或未掺杂的多晶硅。

位线接触DC可以分别设置在凹陷区域RE中。凹陷区域RE可以设置在第一杂质区域110a的上部部分和与其相邻的器件隔离层120的上部部分中。第一子间隔物321和间隙填充绝缘图案315可以设置为填充凹陷区域RE的剩余部分。

单元沟槽CTR可以设置在位线BL之间。单元沟槽CTR可以在第一方向D1上从单元区域CR延伸到边界区域BR，并且可以在第二方向D2上彼此间隔开。

外围字线PWL可以设置在衬底10的外围区域PR上。外围字线PWL可以与外围有源图案PACT交叉。每个外围字线PWL可以包括外围多晶硅图案310b、外围第一欧姆图案331b、外围含金属图案330b、外围覆盖图案351b、外围栅极电介质图案306和外围间隔物355。外围多晶硅图案310b、外围第一欧姆图案331b、外围含金属图案330b和外围覆盖图案351b可以分别由与多晶硅图案310、第一欧姆图案331、含金属图案330和下覆盖图案351相同的材料形成，或者包括与多晶硅图案310、第一欧姆图案331、含金属图案330和下覆盖图案351相同的材料，并且可以与外围有源图案PACT交叉。外围栅极电介质图案306可以介于衬底10与外围多晶硅图案310b之间。外围间隔物355可以设置在外围多晶硅图案310b、外围第一欧姆图案331b、外围含金属图案330b、外围覆盖图案351b和外围栅极电介质图案306的侧表面上。

第一外围绝缘图案360和第二外围绝缘图案361可以设置在外围区域PR上。第一外围绝缘图案360和第二外围绝缘图案361可以覆盖外围字线PWL。在实施例中，第一外围绝缘图案360可以覆盖外围间隔物355上的外围字线PWL，并且第二外围绝缘图案361可以覆盖第一外围绝缘图案360。第一外围绝缘图案360可以由氧化硅形成或包括氧化硅。

边界图案BP可以设置在衬底10的边界区域BR上。边界图案BP可以设置在边界区域BR上的边界沟槽BTR中。边界沟槽BTR可以设置在缓冲图案305上。例如，边界图案BP可以设置在缓冲图案305上。边界图案BP可以设置在边界绝缘图案150上。

边界沟槽BTR的内侧表面可以布设在单元区域CR与边界区域BR之间的边界上。边界沟槽BTR的相对内侧表面可以布设在外围区域PR与边界区域BR之间的边界上。边界图案BP可以具有对应于边界沟槽BTR的内侧表面的第一界面BS1，并且可以具有对应于边界沟槽BTR的相对内侧表面的第二界面BS2。边界图案BP的第一界面BS1可以位于单元区域CR与边界区域BR之间的边界处。边界图案BP的第二界面BS2可以位于外围区域PR与边界区域BR之间的边界处。边界图案BP可以包括氮化硅。在实施例中，边界图案BP可以由氮化硅形成。

位线BL的端部可以在第一方向D1上延伸，并且可以与边界图案BP的第一界面BS1接触。边界图案BP的第一界面BS1可以包括氮化硅。在实施例中，第一界面BS1可以由氮化硅形成。例如，位线BL的端部可以与氮化硅接触。第一界面BS1可以不包括氧化硅。例如，位线BL的端部可以不与氧化硅接触。

第一外围绝缘图案360可以与边界图案BP的第二界面BS2接触。第二外围绝缘图案361可以由与边界图案BP相同的材料形成或包括与边界图案BP相同的材料。在实施例中，边界图案BP可以由氮化硅形成或包括氮化硅，这里，第二外围绝缘图案361可以由氮化硅形成或包括氮化硅。

位线覆盖图案350可以由与边界图案BP相同的材料形成或包括与边界图案BP相同的材料。位线覆盖图案350的上覆盖图案352可以由与边界图案BP相同的材料形成或包括与边界图案BP相同的材料。在实施例中，边界图案BP可以由氮化硅形成，这里，上覆盖图案352可以由氮化硅形成或包括氮化硅。

单元沟槽CTR的第一端部E1可以延伸到边界图案BP中。单元沟槽CTR的第一端部E1可以布设在边界区域BR上。单元沟槽CTR的第一端部E1可以布置为在第二方向D2上形成锯齿(zigzag)形状。在实施例中，一些第一端部E1可以布置成比布设在它们附近的其他第一端部E1更靠近第二界面BS2。例如，偶数编号的第一端部E1可以比奇数编号的第一端部E1更靠近第二界面BS2。单元沟槽CTR的第一端部E1可以比位线BL的端部更靠近外围区域PR。

边界图案BP的一部分可以在边界区域BR上形成单元沟槽CTR的内侧表面的至少一部分。边界图案BP的该部分可以包括氮化硅。例如，边界图案BP的该部分可以由氮化硅形成。边界图案BP的该部分可以不包括氧化硅。

每个单元沟槽CTR的内侧表面可以被位线间隔物SP覆盖。间隙填充图案380可以设置为填充被位线间隔物SP覆盖的单元沟槽CTR的内部空间。间隙填充图案380可以由氮化硅形成或包括氮化硅。

存储节点接触BC可以设置在位线BL之间。位线间隔物SP可以介于存储节点接触BC和与其相邻的位线BL之间。存储节点接触BC可以在第一方向D1和第二方向D2上彼此间隔开。存储节点接触BC可以由掺杂或未掺杂的多晶硅形成，或者包括掺杂或未掺杂的多晶硅。间隙填充图案380可以设置在沿第一方向D1彼此相邻的存储节点接触BC之间。

第二欧姆图案341可以设置在每个存储节点接触BC上。第二欧姆图案341可以由金属硅化物材料中的至少一种形成或包括金属硅化物材料中的至少一种。防扩散图案342可以共形地覆盖第一子间隔物321、第二子间隔物325和位线覆盖图案350。防扩散图案342可以由金属氮化物(例如，氮化钛和氮化钽)中的至少一种形成，或者包括金属氮化物(例如，氮化钛和氮化钽)中的至少一种。定位焊盘(landing pad)LP可以分别设置在防扩散图案342上。定位焊盘LP可以由含金属材料(例如，钨)形成或包括含金属材料(例如，钨)。在第二方向D2上，定位焊盘LP的上部部分可以具有大于存储节点接触BC的宽度。定位焊盘LP的上部部分可以在第二方向D2上从存储节点接触BC偏移。例如，定位焊盘LP的上部部分的至少一部分可以在第四方向D4上不与存储节点接触BC交叠。定位焊盘LP可以在第一方向D1和第二方向D2上彼此间隔开。

第一层间绝缘图案400可以设置在相邻的定位焊盘LP之间。第一层间绝缘图案400可以与位线覆盖图案350的上部部分、位线间隔物SP的上部部分、定位焊盘LP的侧表面和未被定位焊盘LP覆盖的防扩散图案342接触。第一层间绝缘图案400可以延伸到边界区域BR和外围区域PR。第一层间绝缘图案400可以设置在边界区域BR上的间隙填充图案380上和外围区域PR上的第二外围绝缘图案361上。作为示例，第一层间绝缘图案400可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。作为另一示例，第一层间绝缘图案400还可以包括连接到位线间隔物SP的气隙AG并填充有空气的空间。

位线接触插塞DCBL可以设置为顺序地穿透第一层间绝缘图案400、位线覆盖图案350和含金属图案330。位线接触插塞DCBL可以分别电连接到位线BL。位线接触插塞DCBL的被第一层间绝缘图案400围绕的上部部分的宽度可以大于位线接触插塞DCBL的被位线覆盖图案350和含金属图案330围绕的下部部分的宽度。位线接触插塞DCBL的上部部分的底表面可以与防扩散图案342接触。位线接触插塞DCBL可以由与定位焊盘LP相同的材料形成或包括与定位焊盘LP相同的材料。作为示例，位线接触插塞DCBL可以由含金属材料(例如，钨)形成或包括含金属材料(例如，钨)。

外围接触插塞DCCP可以设置在每个外围字线PWL的两侧。每个外围接触插塞DCCP可以设置为顺序地穿透第一层间绝缘图案400、第二外围绝缘图案361和第一外围绝缘图案360。外围接触插塞DCCP的被第一层间绝缘图案400围绕的上部部分的宽度可以大于外围接触插塞DCCP的被第二外围绝缘图案361和第一外围绝缘图案360围绕的下部部分的宽度。外围接触插塞DCCP的上部部分的底表面可以与防扩散图案342接触。外围接触插塞DCCP可以由与定位焊盘LP相同的材料形成或包括与定位焊盘LP相同的材料。作为示例，外围接触插塞DCCP可以由含金属材料(例如，钨)形成或包括含金属材料(例如，钨)。

底部电极BE可以分别设置在定位焊盘LP上。底部电极BE可以由掺杂多晶硅、金属氮化物(例如，氮化钛)或金属(例如，钨、铝和铜)中的至少一种形成，或者包括掺杂多晶硅、金属氮化物(例如，氮化钛)或金属(例如，钨、铝和铜)中的至少一种。每个底部电极BE可以具有圆柱形形状、中空圆柱形形状或杯形形状。上支撑图案SS1可以设置为支撑底部电极BE的上侧表面，并且下支撑图案SS2可以设置为支撑底部电极BE的下侧表面。上支撑图案SS1和下支撑图案SS2可以由绝缘材料(例如，氮化硅、氧化硅和氮氧化硅)中的至少一种形成，或者包括绝缘材料(例如，氮化硅、氧化硅和氮氧化硅)中的至少一种。

蚀刻停止层420可以设置在单元区域CR、边界区域BR和外围区域PR上。蚀刻停止层420可以设置在底部电极BE之间以及第一层间绝缘图案400上。蚀刻停止层420可以由绝缘材料(例如，氮化硅、氧化硅和氮氧化硅)中的至少一种形成，或者包括绝缘材料(例如，氮化硅、氧化硅和氮氧化硅)中的至少一种。电介质层DL可以设置为覆盖底部电极BE的表面以及上支撑图案SS1和下支撑图案SS2的表面。电介质层DL可以由氧化硅、氮化硅、氮氧化硅和高k电介质材料(例如，氧化铪)中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅和高k电介质材料(例如，氧化铪)中的至少一种。顶部电极TE可以设置在电介质层DL上以填充底部电极BE之间的空间。顶部电极TE可以由掺杂多晶硅、掺杂硅锗、金属氮化物(例如，氮化钛)或金属材料(例如，钨、铝和铜)中的至少一种形成，或者包括掺杂多晶硅、掺杂硅锗、金属氮化物(例如，氮化钛)或金属材料(例如，钨、铝和铜)中的至少一种。底部电极BE、电介质层DL和顶部电极TE可以构成电容器CA。

第二层间绝缘图案500可以设置在蚀刻停止层420上以及单元区域CR、边界区域BR和外围区域PR上。第二层间绝缘图案500可以覆盖电容器CA的侧表面。第二层间绝缘图案500可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括氧化硅、氮化硅和/或氮氧化硅中的至少一种。

金属接触MC可以设置为穿透第二层间绝缘图案500并分别与位线接触插塞DCBL和外围接触插塞DCCP接触。金属接触MC可以电连接到位线接触插塞DCBL和外围接触插塞DCCP。第二层间绝缘图案500可以形成为覆盖金属接触MC的侧表面。金属接触MC可以由导电材料中的至少一种形成或包括导电材料中的至少一种。

图7、图12、图17、图22和图27是示出根据本发明构思的实施例的制造半导体器件(具体地，对应于图1的部分“P1”)的方法的俯视图。图8、图13、图18、图23和图28是分别沿着图7、图12、图17、图22和图27的线A-A'截取的截面图。图9、图14、图19、图24和图29是分别沿着图7、图12、图17、图22和图27的线B-B'截取的截面图。图10、图15、图20、图25和图30是分别沿着图7、图12、图17、图22和图27的线C-C'截取的截面图。图11、图16、图21、图26和图31是分别沿着图7、图12、图17、图22和图27的线D-D'截取的截面图。下面将更详细地描述根据本发明构思的实施例的制造半导体器件的方法。为了描述简洁起见，先前参考图1至图6描述的元件可以由相同的附图标记标识，而不重复其重叠的描述。

参考图7至图11，可以设置包括单元区域CR、外围区域PR以及单元区域与外围区域之间的边界区域BR的衬底10。可以在单元区域CR上和衬底10中/上形成单元有源图案ACT和器件隔离层120。单元有源图案ACT可以在第一方向D1和第二方向D2上彼此间隔开。单元有源图案ACT可以是在第三方向D3上延伸的条形图案，第三方向D3平行于衬底10的顶表面并且不平行于第一方向D1和第二方向D2。器件隔离层120可以设置在衬底10中/上以限定单元有源图案ACT。

可以在单元区域CR、边界区域BR和外围区域PR上以及衬底10中形成边界绝缘图案150。边界绝缘图案150可以由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成，或者包括例如氧化硅、氮化硅和/或氮氧化硅中的至少一种。

可以在单元区域CR上形成字线WL以与单元有源图案ACT和器件隔离层120交叉。字线WL可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。字线WL可以掩埋在衬底10中。

可以在单元有源图案ACT中形成杂质区域110，并且杂质区域110可以包括第一杂质区域110a和第二杂质区域110b。第一杂质区域110a可以形成在成对的字线WL之间，成对的字线WL形成为与每个单元有源图案ACT交叉。第二杂质区域110b可以形成在每个单元有源图案ACT的相对边缘区域中。

可以在第一杂质区域110a的上部部分和与其相邻的器件隔离层120的上部部分中形成凹陷区域RE。可以分别用初步位线接触DCp填充凹陷区域RE。可以在单元区域CR和边界区域BR上顺序堆叠初步缓冲图案305p、多晶硅层310pa、欧姆层331pa、含金属层330pa和下覆盖层351pa。在边界区域BR上，设置有初步缓冲图案305p的区域可以大于设置有多晶硅层310pa、欧姆层331pa、含金属层330pa和下覆盖层351pa的区域。可以设置初步缓冲图案305p和多晶硅层310pa以覆盖初步位线接触DCp的上部部分的侧表面。初步缓冲图案305p的一部分可以设置在边界区域BR上。欧姆层331pa可以设置为覆盖初步位线接触DCp的顶表面。

可以在衬底10的外围区域PR上形成外围有源图案PACT和外围字线PWL。可以在外围区域PR上形成初步第一外围绝缘图案360p以覆盖外围字线PWL。初步第一外围绝缘图案360p的一部分可以形成在边界区域BR上。在边界区域BR上，初步第一外围绝缘图案360p的一部分可以设置在初步缓冲图案305p的一部分上。在边界区域BR上，初步第一外围绝缘图案360p可以与多晶硅层310pa、欧姆层331pa、含金属层330pa和下覆盖层351pa接触。

参考图12至图16，可以在边界区域BR上形成边界沟槽BTR。边界沟槽BTR的形成可以包括蚀刻图11的多晶硅层310pa、欧姆层331pa、含金属层330pa、下覆盖层351pa和初步第一外围绝缘图案360p的位于边界区域BR上的部分。作为边界沟槽BTR的形成的结果，可以形成初步多晶硅图案310p、初步第一欧姆图案331p、初步含金属图案330p、初步下覆盖图案351p和第一外围绝缘图案360。

初步缓冲图案305p的顶表面可以通过边界沟槽BTR暴露。可以形成边界沟槽BTR以暴露初步多晶硅图案310p、初步第一欧姆图案331p、初步含金属图案330p、初步下覆盖图案351p和第一外围绝缘图案360中的每一者的侧表面。

参考图17至图21，可以形成初步边界图案BPp。可以在衬底10上形成初步边界图案BPp以填充边界区域BR上的边界沟槽BTR。初步边界图案BPp可以形成在单元区域CR、外围区域PR和边界区域BR上。初步边界图案BPp可以在单元区域CR上覆盖初步下覆盖图案351p。初步边界图案BPp可以在外围区域PR上覆盖第一外围绝缘图案360。初步边界图案BPp可以在边界区域BR上覆盖初步缓冲图案305p。

初步边界图案BPp可以在单元区域CR与边界区域BR之间的边界处与初步多晶硅图案310p、初步第一欧姆图案331p、初步含金属图案330p和初步下覆盖图案351p中的每一者的侧表面接触。初步边界图案BPp可以在第二界面BS2处与第一外围绝缘图案360的侧表面接触。初步边界图案BPp可以包括氮化硅。例如，初步边界图案BPp可以由氮化硅形成。初步边界图案BPp可以不包括氧化硅。

参考图22至图26，可以在单元区域CR、外围区域PR和边界区域BR上形成下掩模层610、上掩模图案621和牺牲层622。下掩模层610可以形成在初步边界图案BPp上以覆盖衬底10的整个区域。在形成下掩模层610之后，可以在下掩模层610上形成上掩模图案621。上掩模图案621的形成可以包括形成上掩模层以覆盖下掩模层610以及使用曝光和蚀刻工艺来图案化上掩模层。上掩模图案621可以在平行于衬底10的顶表面的第一方向D1上延伸，并且可以在平行于衬底10的顶表面且不平行于第一方向D1的第二方向D2上彼此间隔开。牺牲层622可以形成为共形地覆盖下掩模层610的顶表面、上掩模图案621的顶表面和上掩模图案621的侧表面。

参考图27至图31，可以在单元区域CR上形成位线BL。可以在单元区域CR和边界区域BR上形成单元沟槽CTR和边界图案BP。还可以在外围区域PR上形成第二外围绝缘图案361。可以通过蚀刻图24的初步多晶硅图案310p、初步第一欧姆图案331p、初步含金属图案330p、初步下覆盖图案351p和初步边界图案BPp来形成位线BL、单元沟槽CTR、边界图案BP和第二外围绝缘图案361。

在该蚀刻工艺中，可以使用下掩模层610、上掩模图案621和牺牲层622作为蚀刻掩模。详细地，可以蚀刻牺牲层622的覆盖下掩模层610的顶表面和上掩模图案621的顶表面的部分，因此，牺牲层622的覆盖上掩模图案621的侧表面的部分可以留在下掩模层610上。牺牲层622的剩余部分可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。牺牲层622的剩余部分可以具有条形状。此后，可以去除上掩模图案621。在该工艺期间，可以去除下掩模层610的一部分的上部部分。例如，下掩模层610的一部分可以设置在未被上掩模图案621和牺牲层622的剩余部分覆盖的区域上。可以使用牺牲层622的剩余部分作为蚀刻掩模来蚀刻下掩模层610。此后，可以使用下掩模层610的剩余部分作为蚀刻掩模来蚀刻初步多晶硅图案310p、初步第一欧姆图案331p、初步含金属图案330p、初步下覆盖图案351p和初步边界图案BPp。

单元沟槽CTR可以形成在牺牲层622的剩余部分之间。例如，单元沟槽CTR可以形成在先前步骤中由上掩模图案621和下掩模层610的部分占据的区域中。在牺牲层622下方的下层中，下层的被牺牲层622的剩余部分覆盖的部分可以不被蚀刻，并且保持条形图案。结果，位线接触DC、多晶硅图案310、位线BL和位线覆盖图案350可以形成在单元区域CR上以具有条形形状。另外，由于蚀刻了初步边界图案BPp，因此可以同时形成边界图案BP、第二外围绝缘图案361和位线覆盖图案350的上覆盖图案352。边界图案BP可以形成在边界区域BR上。第二外围绝缘图案361可以形成在外围区域PR上。位线覆盖图案350的上覆盖图案352可以形成在单元区域CR上。

蚀刻工艺中的蚀刻量可以在设置有下掩模层610的部分的区域中比在设置有上掩模图案621的区域中更大。因此，当在第一方向D1上测量时，设置有下掩模层610的部分的区域中的单元沟槽CTR可以比设置有上掩模图案621的区域中的单元沟槽CTR长。结果，在边界区域BR上，单元沟槽CTR的第一端部E1可以形成为在第二方向D2上形成锯齿形状。

尽管未示出，但是在使用牺牲层622的剩余部分作为蚀刻掩模的蚀刻工艺之前，外围区域PR和边界区域BR的与外围区域PR相邻的部分可以被掩模层覆盖，并且在这种情况下，单元沟槽CTR可以不形成在被掩模层覆盖的区域中。结果，单元沟槽CTR的第一端部E1可以形成在边界区域BR上，而不是在外围区域PR上。

边界图案BP可以通过单元沟槽CTR暴露。与初步边界图案BPp一样，边界图案BP可以不包括氧化硅。因此，边界图案BP的由单元沟槽CTR暴露的部分可以不包括氧化硅。因此，在形成位线BL的工艺期间，位线BL不暴露于氧化硅。

返回参考图2至图6，可以形成间隙填充图案380和存储节点接触BC。存储节点接触BC可以形成在相邻的成对的位线BL之间。存储节点接触BC可以在第一方向D1和第二方向D2上彼此间隔开。每个存储节点接触BC可以电连接到相应的第二杂质区域110b。在形成存储节点接触BC的工艺期间，可以蚀刻图29的初步缓冲图案305p的一部分以形成缓冲图案305。位线间隔物SP可以介于存储节点接触BC和与其相邻的位线BL之间。

可以在每个存储节点接触BC上形成第二欧姆图案341。可以形成防扩散图案342以共形地覆盖第二欧姆图案341、位线间隔物SP和位线覆盖图案350。可以在防扩散图案342上形成定位焊盘LP。每个定位焊盘LP可以电连接到相应的存储节点接触BC。每个定位焊盘LP的上部部分的至少一部分可以在第二方向D2上从相应的存储节点接触BC偏移。例如，定位焊盘LP的上部部分可以在第四方向D4上不与存储节点接触BC交叠。

可以在相邻的定位焊盘LP之间形成第一层间绝缘图案400。第一层间绝缘图案400可以形成为延伸到边界区域BR和外围区域PR。位线接触插塞DCBL可以形成为顺序地穿透第一层间绝缘图案400、位线覆盖图案350和含金属图案330。位线接触插塞DCBL可以分别电连接到位线BL。外围接触插塞DCCP可以形成在每个外围字线PWL的两侧。每个外围接触插塞DCCP可以形成为顺序地穿透第一层间绝缘图案400、第二外围绝缘图案361和第一外围绝缘图案360。

可以分别在定位焊盘LP上形成底部电极BE。可以在单元区域CR、边界区域BR和外围区域PR上形成蚀刻停止层420。蚀刻停止层420可以形成在底部电极BE之间并且形成在第一层间绝缘图案400上。上支撑图案SS1可以形成为支撑底部电极BE的上侧表面，并且下支撑图案SS2可以形成为支撑底部电极BE的下侧表面。电介质层DL可以形成为覆盖底部电极BE的表面以及上支撑图案SS1的表面和下支撑图案SS2的表面，并且顶部电极TE可以形成在电介质层DL上以填充底部电极BE之间的空间。底部电极BE、电介质层DL和顶部电极TE可以构成电容器CA。

可以在单元区域CR、边界区域BR和外围区域PR上形成第二层间绝缘图案500。第二层间绝缘图案500可以形成在蚀刻停止层420上。第二层间绝缘图案500可以形成为覆盖电容器CA的侧表面。

金属接触MC可以形成为穿透第二层间绝缘图案500。金属接触MC可以形成为分别与位线接触插塞DCBL和外围接触插塞DCCP接触。第二层间绝缘图案500可以形成为覆盖金属接触MC的侧表面。

在用于形成位线BL的蚀刻工艺期间位线BL暴露于氧化硅的情况下，位线BL可能不会被有效地钝化。因此，在位线BL被过蚀刻的情况下，位线BL的宽度会减小。特别地，在形成位线BL的工艺中蚀刻第一外围绝缘图案360的情况下，第一外围绝缘图案360中的氧化硅可能导致每个位线BL的端部的宽度减小。这可能导致位线BL的电阻增大以及位线BL与位线接触插塞DCBL之间的接触故障。

根据本发明构思的实施例，可以在单元区域CR与外围区域PR之间设置不包括氧化硅的边界图案BP。边界图案BP可以防止第一外围绝缘图案360在用于形成位线BL的蚀刻工艺期间被暴露，因此，可以防止位线BL的端部在蚀刻工艺期间具有减小的宽度。因此，可以减小位线BL的电阻，并且可以防止位线BL与位线接触插塞DCBL之间的接触故障。结果，可以改善半导体器件的电特性和可靠性特性。另外，由于可以容易地调整位线BL的宽度，因此可以容易地缩小半导体器件。

根据本发明构思的实施例，边界图案可以设置在单元区域与外围区域之间。当执行蚀刻工艺以在单元区域中形成位线时，边界图案可以防止或抑制由外围区域上的氧化硅层引起的位线的过蚀刻问题。因此，可以抑制每个位线的宽度在位线的端部处减小的现象。因此，可以减小位线的电阻并且防止在位线与位线接触插塞之间发生接触故障。结果，可以改善半导体器件的电特性和可靠性特性。另外，由于可以容易地调整位线的宽度，因此可以容易地缩小半导体器件。

虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体器件，所述半导体器件包括：

衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；

位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；

位线覆盖图案，所述位线覆盖图案设置在所述位线上；以及

边界图案，所述边界图案设置在所述边界区域上，

其中，所述位线的端部与所述边界图案的第一界面接触，并且

所述位线覆盖图案包括与所述边界图案相同的材料。

2.根据权利要求1所述的半导体器件，其中，所述边界图案的所述第一界面由氮化硅形成。

3.根据权利要求1所述的半导体器件，其中，所述边界图案由氮化硅形成。

4.根据权利要求1所述的半导体器件，其中，所述位线覆盖图案包括上覆盖图案，并且

所述上覆盖图案包括与所述边界图案相同的材料。

5.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述单元区域和所述边界区域上的缓冲图案，

其中，所述边界图案设置在所述缓冲图案上。

6.根据权利要求1所述的半导体器件，所述半导体器件还包括单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域，

其中，所述单元沟槽包括延伸到所述边界图案中的第一端部。

7.根据权利要求6所述的半导体器件，其中，所述边界图案的一部分在所述边界区域上形成各个所述单元沟槽的内侧表面的至少一部分。

8.根据权利要求7所述的半导体器件，其中，所述边界图案的所述一部分由氮化硅形成。

9.根据权利要求6所述的半导体器件，其中，所述单元沟槽的所述第一端部布置为在第二方向上形成锯齿形状，所述第二方向平行于所述衬底的所述顶表面并与所述第一方向交叉。

10.根据权利要求6所述的半导体器件，其中，所述单元沟槽的所述第一端部比所述位线的所述端部更靠近所述外围区域。

11.一种半导体器件，所述半导体器件包括：

衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；

位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；

位线覆盖图案，所述位线覆盖图案位于所述位线上；

单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域；以及

边界图案，所述边界图案设置在所述边界区域上，

其中，所述单元沟槽包括延伸到所述边界图案中的第一端部，并且

所述位线覆盖图案包括与所述边界图案相同的材料。

12.根据权利要求11所述的半导体器件，其中，所述边界图案的一部分在所述边界区域上形成各个所述单元沟槽的内侧表面的至少一部分。

13.根据权利要求12所述的半导体器件，其中，所述边界图案的所述一部分由氮化硅形成。

14.根据权利要求11所述的半导体器件，其中，所述单元沟槽的所述第一端部布置为在第二方向上形成锯齿形状，所述第二方向平行于所述衬底的所述顶表面并与所述第一方向交叉。

15.根据权利要求11所述的半导体器件，其中，所述位线覆盖图案包括上覆盖图案，并且

所述上覆盖图案包括与所述边界图案相同的材料。

16.一种半导体器件，所述半导体器件包括：

衬底，所述衬底包括单元区域、外围区域以及位于所述单元区域与所述外围区域之间的边界区域；

位线，所述位线设置在所述单元区域上并且在平行于所述衬底的顶表面的第一方向上延伸；

位线覆盖图案，所述位线覆盖图案位于所述位线上；

存储节点接触，所述存储节点接触设置在所述位线之间；

定位焊盘，所述定位焊盘设置在所述位线覆盖图案和所述存储节点接触上，并且电连接到所述存储节点接触；

电容器，所述电容器设置在所述定位焊盘上并且电连接到所述定位焊盘；

单元沟槽，所述单元沟槽设置在所述位线之间并且在所述第一方向上从所述单元区域延伸到所述边界区域；以及

边界图案，所述边界图案设置在所述边界区域上，

其中，所述位线的端部与所述边界图案的第一界面接触，

所述单元沟槽包括延伸到所述边界图案中的第一端部，并且

所述位线覆盖图案包括与所述边界图案相同的材料。

17.根据权利要求16所述的半导体器件，其中，所述边界图案的所述第一界面由氮化硅形成。

18.根据权利要求16所述的半导体器件，其中，所述边界图案的一部分在所述边界区域上形成所述单元沟槽的内侧表面，并且

所述边界图案的所述一部分由氮化硅形成。

19.根据权利要求16所述的半导体器件，其中，所述边界图案由氮化硅形成。

20.根据权利要求16所述的半导体器件，其中，所述位线覆盖图案包括上覆盖图案，并且

所述上覆盖图案包括与所述边界图案相同的材料。

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