CN116054833A - 模数转换电路 - Google Patents

Abstract

本申请实施例提供一种模数转换电路，涉及电路技术领域，该电路包括：差分模拟输入端、模数转换通道以及数字输出端，其中，模数转换通道包括：差分信号电容阵列、采样时钟、电压时间转换单元、时域量化单元、编码器、第一控制单元以及第二控制单元；差分模拟输入正端连接差分信号电容阵列正端的输入端，差分模拟输入负端连接差分信号电容阵列负端的输入端，差分信号电容阵列的输出端均连接电压时间转换单元的输入端；电压时间转换单元的输出端连接时域量化单元的输入端，时域量化单元的输出端通过连接编码器连接数字输出端，本申请的电路只采用一个差分信号电容阵列，可有效提升模数转换电路的输入带宽。

Description

模数转换电路

技术领域

本发明涉及电路技术领域，具体而言，涉及一种模数转换电路。

背景技术

一步多位逐次逼近型模数转换器(Multi-bit/cycle successive approximationregister analog to digital converter)通过在每个比较周期内量化多位数字码，有效的提升了传统逐次逼近型模数转换器的转换速率。通常一步多位转换电路伴随着多个信号电容阵列协同多个比较器，或一个信号电容阵列同多个参考电容阵列协同多个比较器，用以产生多个参考电压并实现在每个比较周期内的多位比较。

对于前者而言，信号电容阵列数量越多，对于输入带宽的衰减越大。对于后者而言，信号电容阵列同参考电容阵列之间通常存在共模电平失调问题，通常需要采用校准技术消除。此外，对于一步M位的方案，通常需要2^M-1个电容阵列同2^M-1个比较器。虽然M越大，在每个周期内量化的数字码越多，对于转换速率的提升也就越大。然而，考虑到呈指数增长的硬件开销，电路功耗，时序复杂度以及芯片面积的开销，通常传统的解决方案更适合一步两位或一步三位的设计。在相关技术中，传统一步多位逐次逼近型模数转换器只能有限的提升转换速率。因此，逐次逼近型模数转换器在中等分辨率高速场合的应用依然受到较大限制。

发明内容

本发明的目的在于，针对上述现有技术中的不足，提供一种模数转换电路，以便提升模数转换速率。

为实现上述目的，本申请实施例采用的技术方案如下：

本申请实施例提供了一种模数转换电路，包括：差分模拟输入端、模数转换通道以及数字输出端，其中，所述模数转换通道包括：差分信号电容阵列、采样时钟、电压时间转换单元、时域量化单元、编码器、第一控制单元以及第二控制单元；

差分模拟输入正端连接差分信号电容阵列正端的输入端，差分模拟输入负端连接差分信号电容阵列负端的输入端，所述差分信号电容阵列的输出端均连接所述电压时间转换单元的输入端；所述电压时间转换单元的输出端连接所述时域量化单元的输入端，所述时域量化单元的输出端连接所述编码器，所述编码器还连接所述数字输出端；所述时域量化单元的输出端还连接所述第二控制单元，所述第二控制单元还连接所述差分信号电容阵列的控制端；

其中，所述采样时钟、所述电压时间转换单元的输出端还连接所述第一控制单元，所述第一控制单元还连接所述电压时间转换单元的控制端、所述时域量化单元的控制端、以及所述第二控制单元。

在可选的实施方式中，所述差分信号电容阵列正端包括：两个第一电容开关组，其中，所述两个第一电容开关组的一端相连，并作为所述差分信号电容阵列正端的输入端和输出端；

所述两个第一电容开关组的另一端还连接预设参考电压端，所述两个第一电容开关组的另一端还接地；当一个第一电容开关组的另一端与所述预设参考电压端连通时，另一个第一电容开关组的另一端与地连通；

所述差分信号电容阵列负端包括：两个第二电容开关组，其中，所述两个第二电容开关组的一端相连，并作为所述差分信号电容阵列负端的输入端和输出端；

所述两个第二电容开关组的另一端还连接所述预设参考电压端，所述两个第二电容开关组的另一端还接地；当一个第二电容开关组的另一端与所述预设参考电压端连通时，另一个第二电容开关组的另一端与地连通。

在可选的实施方式中，所述电压时间转换单元包括：跨导器、积分转换器以及两个阈值交叉检测器，所述跨导器的输入端为所述电压时间转换单元的输入端，用以接收差分电压输入信号；

所述跨导器的输出端连接所述积分转换器的输入端，所述积分转换器的输出端连接所述两个阈值交叉检测器的输入端，所述两个阈值交叉检测器的输出端为所述电压时间转换单元的输出端，以输出正负时域信号。

在可选的实施方式中，所述积分转换器包括：两个放电支路以及两个可调配负载电容阵列，其中，所述两个放电支路的输入端为所述积分转换器的输入端，所述两个放电支路的输出端为所述积分转换器的输出端，所述两个放电支路的输出端还分别通过所述两个可调配负载电容阵列接地。

在可选的实施方式中，每个可调配负载电容阵列包括两级电容阵列，每级电容阵列包括：负载电容，以及可调电容阵列组，所述第一负载电容和所述可调电容阵列组并联在一个放电支路的输出端和地之间，并且，所述可调电容阵列组的控制端连接第一控制单元。

在可选的实施方式中，所述电压时间转换单元还包括：延迟缓冲器、与非门以及两个或非门；所述延迟缓冲器的输入端连接所述第一控制单元，所述延迟缓冲器的输出端和所述第一控制单元分别连接所述与非门的输入端，所述与非门的输出连接所述两个阈值交叉检测器的第一控制端；

每个阈值交叉检测器的输出端和所述第一控制单元分别连接一个或非门的输入端，所述两个或非门的输出端还分别连接所述两个阈值交叉检测器的第二控制端。

在可选的实施方式中，所述时域量化单元包括：时间比较器、两个时间数字转换器、复位逻辑单元；其中，所述时间比较器的正相输入端连接所述电压时间转换单元的正输出端，所述时间比较器的反相输入端连接所述电压时间转换单元的负输出端；

所述两个时间数字转换器的输入端分别连接所述电压时间转换单元的正负输出端；所述时间比较器的输出端还通过所述复位逻辑单元连接所述两个时间数字转换器的控制端，所述复位逻辑单元还连接所述第一控制单元；

所述时间比较器的输出端、所述两个时间数字转换器的输出端均连接所述编码器和所述第二控制单元。

在可选的实施方式中，每个时间数字转换器包括：动态延时器组、时间内插器组以及时间比较器组；其中，所述动态延时器组的输入端连接所述电压时间转换单元的一个输出端，所述动态延时器组的输出端通过所述时间内插器组连接所述时间比较器组的正相输入端；所述动态延时器组的控制端连接所述复位逻辑单元，所述时间比较器组的反相输入端连接所述电压时间转换单元的另一个输出端；所述时间比较器组的输出端为所述每个时间数字转换器的输出端。

在可选的实施方式中，所述模数转换通道还包括：数字对齐寄存器，所述编码器通过所述数字对齐寄存器连接所述数字输出端。

在可选的实施方式中，若所述模数转换通道的数量为多个，则所述模数转换电路还包括：多路选择器，多个所述模数转换通道中的编码器通过所述多路选择器连接所述数字输出端。

本申请的有益效果是：

本申请实施例提供一种模数转换电路，包括：差分模拟输入端、模数转换通道以及数字输出端，其中，模数转换通道包括：差分信号电容阵列、采样时钟、电压时间转换单元、时域量化单元、编码器、第一控制单元以及第二控制单元；差分模拟输入正端连接差分信号电容阵列正端的输入端，差分模拟输入负端连接差分信号电容阵列负端的输入端，差分信号电容阵列的输出端均连接电压时间转换单元的输入端；电压时间转换单元的输出端连接时域量化单元的输入端，时域量化单元的输出端连接编码器，编码器还连接数字输出端；时域量化单元的输出端还连接第二控制单元，第二控制单元还连接差分信号电容阵列的控制端；采样时钟、电压时间转换单元的输出端还连接第一控制单元，第一控制单元还连接电压时间转换单元的控制端、时域量化单元的控制端、以及第二控制单元。本申请的电路，通过时域量化单元获得固定的参考时间，将时间信号与参考时间进行比较得到数字信号，并且本申请的电路只采用一个差分信号电容阵列，从而可有效提升模数转换电路的输入带宽。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的一种模数转换电路的结构图之一；

图2为本申请实施例提供的一种差分信号电容阵列的结构图；

图3为本申请实施例提供的一种电压时间转换单元的结构图之一；

图4为本申请实施例提供的一种电压时间转换单元的结构图之二；

图5为本申请实施例提供的一种电压时间转换单元的结构图之三；

图6为本申请实施例提供的一种时域量化单元的结构图；

图7为本申请实施例提供的一种复位逻辑单元的结构图；

图8为本申请实施例提供的一种时间数字转换器的结构图；

图9为本申请实施例提供的一种模数转换电路的结构图之二；

图10为本申请实施例提供的一种模数转换电路的结构图之三。

主要元件符号说明：110-差分模拟输入端；120-模数转换通道；121-差分信号电容阵列；122-采样时钟；123-电压时间转换单元；124-时域量化单元；125-编码器；126-第一控制单元；127-第二控制单元；128-数字对齐寄存器；1211-差分信号电容阵列正端；1212-差分信号电容阵列负端；1231-跨导器；1232-积分转换器；1233-阈值交叉检测器；1241-时间比较器；1242-时间数字转换器；1243-复位逻辑单元；1244-动态延时器组；1245-时间内插器组；1246-时间比较器组；D-延迟缓冲器；130-数字输出端。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

此外，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

需要说明的是，在不冲突的情况下，本申请的实施例中的特征可以相互结合。

以下结合附图通过多个示例对本申请提供的模数转换电路进行具体的示例说明。

图1为本申请实施例提供的一种模数转换电路的结构图之一。如图1所示，该电路包括：差分模拟输入端110、模数转换通道120以及数字输出端130，其中，模数转换通道120包括：差分信号电容阵列121、采样时钟122、电压时间转换单元123、时域量化单元124、编码器125、第一控制单元126以及第二控制单元127。

差分模拟输入端110作为模拟转换电路的输入端，向模数转换电路输入模拟信号，模数转换通道120接收差分模拟输入端110输入的模拟信号，并将模拟信号转换为数字信号，通过数字输出端130进行输出，差分模拟输入端110、模数转换通道120以及数字输出端130的连接方式描述如下：

差分模拟输入端110包括：差分模拟输入正端和差分模拟输入负端，其中，差分模拟输入正端连接差分信号电容阵列正端1211的输入端，差分模拟输入负端连接差分信号电容阵列负端1212的输入端，差分信号电容阵列121的输出端均连接电压时间转换单元123的输入端；电压时间转换单元123的输出端连接时域量化单元124的输入端，时域量化单元124的输出端连接编码器125，编码器125还连接数字输出端130；时域量化单元124的输出端还连接第二控制单元127，第二控制单元127还连接差分信号电容阵列121的控制端。

差分信号电容阵列正端1211将差分模拟输入正端输入的正模拟信号V_{in_P}转换为动态电压V_P，差分信号电容阵列负端1212将差分模拟输入负端输入的负模拟信号V_{in_N}转换为动态电压V_N，通过差分信号电容阵列121将动态电压V_P和V_N输入至电压时间转换单元123，电压时间转换单元123即动态电压到时间转换缓冲器，可将电压域的动态电压转换为时间域的时间信号，具体的，电压时间转换单元123将动态电压V_P和V_N转换成一个提前的时间边沿T_P和一个延后的时间边沿T_N，T_P和T_N之间的时间差作为电压时间转换单元123转换后的时间信号，此时时间信号与电压域的模拟输入信号呈一定程度的线性关系。

将提前的时间边沿T_P和延后的时间边沿T_N输入至时域量化单元124，时域量化单元124可提供参考时间，时域量化单元124将时间信号与参考时间进行比较，从而输出温度计码，将温度计码存储至编码器125中，其中编码器125可以为温度计码转二进制码编码器125，通过编码器125将温度计码转换成二进制数字码，最终得到二进制数字信号并通过数字输出端130输出，时域量化单元124还将输出的温度计码存储至第二控制单元127，第二控制单元127可以为逐次逼近寄存器，用于存储温度计码和产生控制信号，当延后的时间边沿由时域量化单元124转换完成后，第二控制单元127将存储的温度计码传输至差分信号电容阵列121中，以控制差分信号电容阵列121输出模拟信号的电压余差，从而通过电压时间转换单元123进行进一步转换。

其中，采样时钟122、电压时间转换单元123的输出端还连接第一控制单元126，第一控制单元126还连接电压时间转换单元123的控制端、时域量化单元124的控制端、以及第二控制单元127。

第一控制单元126可以为异步控制逻辑单元，第一控制单元126通过采样时钟122输入的信号以及电压时间转换单元123输入的时间信号得到控制信号，从而对电压时间转换单元123、时域量化单元124以及第二控制单元127进行控制。

综上所述，本申请实施例提供一种模数转换电路，包括：差分模拟输入端、模数转换通道以及数字输出端，其中，模数转换通道包括：差分信号电容阵列、采样时钟、电压时间转换单元、时域量化单元、编码器、第一控制单元以及第二控制单元；差分模拟输入正端连接差分信号电容阵列正端的输入端，差分模拟输入负端连接差分信号电容阵列负端的输入端，差分信号电容阵列的输出端均连接电压时间转换单元的输入端；电压时间转换单元的输出端连接时域量化单元的输入端，时域量化单元的输出端连接编码器，编码器还连接数字输出端；时域量化单元的输出端还连接第二控制单元，第二控制单元还连接差分信号电容阵列的控制端；采样时钟、电压时间转换单元的输出端还连接第一控制单元，第一控制单元还连接电压时间转换单元的控制端、时域量化单元的控制端、以及第二控制单元。本申请的电路，通过时域量化单元获得固定的参考时间，将时间信号与参考时间进行比较得到数字信号，并且本申请的电路只采用一个差分信号电容阵列，就可有效提升模数转换电路的输入带宽。

图2为本申请实施例提供的一种差分信号电容阵列的结构图。如图2所示，差分信号电容阵列正端1211包括：两个第一电容开关组，其中，两个第一电容开关组的一端相连，并作为差分信号电容阵列正端1211的输入端和输出端。

两个第一电容开关组的另一端还连接预设参考电压端，两个第一电容开关组的另一端还接地；当一个第一电容开关组的另一端与预设参考电压端连通时，另一个第一电容开关组的另一端与地连通。

继续参考图2，差分信号电容阵列负端1212包括：两个第二电容开关组，其中，两个第二电容开关组的一端相连，并作为差分信号电容阵列负端1212的输入端和输出端。

两个第二电容开关组的另一端还连接预设参考电压端，两个第二电容开关组的另一端还接地；当一个第二电容开关组的另一端与预设参考电压端连通时，另一个第二电容开关组的另一端与地连通。

具体的，两个第一电容开关组的一端相连，作为差分信号电容阵列正端1211的输入端时，还通过第一开关K1与差分模拟输入正端连接，两个第一电容开关组中电容的数量相同，两个第二电容开关组的一端相连，作为差分信号电容阵列负端1212的输入端时，还通过第二开关K2与差分模拟输入负端连接，两个第二电容开关组中电容的数量相同，其中，第一开关K1和第二开关K2可通过自举开关电路控制开关的闭合，并且自举开关电路连接采样时钟122的输出端。

需要说明的是，差分信号电容阵列121受第二控制单元127的控制，初始时，在差分信号电容阵列正端1211中，一个第一电容开关组A₁的另一端通过开关与预设参考电压端连通，另一个第一电容开关组B₁的另一端通过开关与地连通，在差分信号电容阵列负端1212中，一个第二电容开关组A₂的另一端通过开关与地连通，另一个第一电容开关组B₂的另一端通过开关与预设参考电压端连通。

当差分信号电容阵列正端1211接收到控制信号表示为“1”时，则差分信号电容阵列负端1212接收到控制信号表示为“0”，此时，在差分信号电容阵列正端1211中，一个第一电容开关组A₁的另一端通过开关与地连通，另一个第一电容开关组B₁的另一端通过开关与地连通，在差分信号电容阵列负端1212中，一个第二电容开关组A₂的另一端通过开关与预设参考电压端连通，另一个第一电容开关组B₂的另一端通过开关与预设参考电压端连通。

当差分信号电容阵列正端1211接收到控制信号表示为“0”时，则差分信号电容阵列负端1212接收到控制信号表示为“1”，此时，在差分信号电容阵列正端1211中，一个第一电容开关组A₁的另一端通过开关与预设参考电压端连通，另一个第一电容开关组B₁的另一端通过开关与预设参考电压端连通，在差分信号电容阵列负端1212中，一个第二电容开关组A₂的另一端通过开关与地连通，另一个第一电容开关组B₂的另一端通过开关与地连通。

通过两个第一电容开关组的开关变化产生动态电压V_P，同时通过两个第二电容开关组的开关变换产生为动态电压V_N，从而得到输入模拟信号的电压余差，从而可进入第二转换周期进行进一步转换。

本申请实施例提供的电路中，通过差分信号电容阵列正端中包括的两个第一电容开关组和差分信号电容阵列负端中包括的两个第二电容开关组产生动态电压，从而可进行后续的电压转换，并且在模数转换通道中只采用一个差分信号电容阵列，可有效提升模数转换电路的输入带宽，有利于进行模数转换。

图3为本申请实施例提供的一种电压时间转换单元的结构图之一，如图3所示，电压时间转换单元123包括：跨导器1231、积分转换器1232以及两个阈值交叉检测器1233，跨导器1231的输入端为电压时间转换单元123的输入端，用以接收差分电压输入信号。

跨导器1231的输出端连接积分转换器1232的输入端，积分转换器1232的输出端连接两个阈值交叉检测器1233的输入端，两个阈值交叉检测器1233的输出端为电压时间转换单元123的输出端，以输出正负时域信号。

跨导器1231和积分转换器1232位于电压时间转换单元123的前端，电压时间转换单元123的后端为两个阈值交叉检测器1233，其中，积分转换器1232为基于积分器的转换器，跨导器1231中包括：第一N型晶体管M1、第二N型晶体管M2、第三N型晶体管M3、第四N型晶体管M4、第五P型晶体管M5、第六P型晶体管M6、源极退化电阻R_D和N型晶体管开关M_SW。

第一N型晶体管M1、第二N型晶体管M2、第三N型晶体管M3和第四N型晶体管M4组成翻转式电压跟随器(Flipped voltage follower，FVF)，其中，第一N型晶体管M1的源极端VS_N和第二N型晶体管M2的源极端VS_P之间连接源极退化电阻R_D，第一N型晶体管M1的源极端VS_N连接第三N型晶体管M3的漏极端，第二N型晶体管M2的源极端VS_P连接第四N型晶体管M4的漏极端，跨导器1231的差分输入对由第一N型晶体管M1和第二N型晶体管M2的栅极输入组成，第一N型晶体管M1的栅极连接负电压输入信号V_N，第二N型晶体管M2的栅极连接正电压输入信号V_P，第三N型晶体管M3的栅极VA_P和第四N型晶体管M4的栅极VA_N作为跨导器1231的输出，分别连接积分转换器1232的输入端，积分转换器1232通过连接两个阈值交叉检测器1233输出正负时域信号。

N型晶体管开关M_SW的漏极端连接第一N型晶体管M1的源极端VS_N，N型晶体管开关M_SW的源极端连接第二N型晶体管M2的源极端VS_P，N型晶体管开关M_SW的栅极端连接第一控制信号φ_CTRL；

第五P型晶体管M5连接第一N型晶体管M1的漏极端，第六P型晶体管M6的漏极端连接第二N型晶体管M2的漏极端，第五P型晶体管M5和第六P型晶体管M6的偏置电压由片上带有一阶温度补偿性能的电流源电路提供，使得第五P型晶体管M5和第六P型晶体管M6组成电流源并向跨导器1231提供工作电流，第五P型晶体管M5和第六P型晶体管M6的源极端还通过第二控制信号

控制的开关连接电源，第五P型晶体管M5和第六P型晶体管M6的漏极端分别连接第三N型晶体管M3的栅极VA_P和第四N型晶体管M4的栅极VA_N，并通过连接第三控制信号φ_R控制的开关接地。

本申请实施例提供的电路，电压时间转换单元包括：跨导器、积分转换器以及两个阈值交叉检测器，通过跨导器接收差分电压输入信号，并连接积分转换器，通过积分转换器连接两个阈值交叉检测器产生正负时域信号，实现动态电压到时间的转换。

图4为本申请实施例提供的一种电压时间转换单元的结构图之二，如图4所示，积分转换器1232包括：两个放电支路以及两个可调配负载电容阵列，其中，两个放电支路的输入端为积分转换器1232的输入端，两个放电支路的输出端为积分转换器1232的输出端，两个放电支路的输出端还分别通过两个可调配负载电容阵列接地。

两个放电支路分别是由第七N型晶体管M7、第八N型晶体管M8组成的，具体的，第七N型晶体管M7的栅极连接跨导器1231的输出即第三N型晶体管M3的栅极，第七N型晶体管M7的漏极为第七N型晶体管M7所在放电支路的输出端通过一个可调负载电容阵列接地，相似的，第八N型晶体管M8的栅极连接跨导器1231的输出即第四N型晶体管M4的栅极，第八N型晶体管M8的漏极为第八N型晶体管M8所在放电支路的输出端通过一个可调负载电容阵列接地，第七N型晶体管M7和第八N型晶体管M8的源极还通过一组第四控制信号(EN_P,EN_N)控制的开关接地，第七N型晶体管M7和第八N型晶体管M8的漏极还通过一组第五控制信号

控制的开关接预设电源，其中一组第五控制信号

是由一组第四控制信号(EN_P,EN_N)取反得到的，通过一组第四控制信号(EN_P,EN_N)和一组第五控制信号

分别控制积分转换器1232的两个放电支路，也同时控制与两个放电支路连接的两个阈值交叉检测器1233。

需要说明的是，翻转式电压跟随器及其源极退化电阻R_D实现了第一N型晶体管M1和第二N型晶体管M2的漏源电流与输入电压呈一定程度的线性关系。该线性电流使得第一N型晶体管M1和第二N型晶体管M2的漏源电压与第一N型晶体管M1和第二N型晶体管M2的过驱动电压的平方的倒数(1/V_OV1/2 ²)成比。跨导器1231中的第三N型晶体管M3和第四N型晶体管M4与积分转换器1232中的第七N型晶体管M7和第八N型晶体管M8组成一对电流镜，将第一N型晶体管M1和第二N型晶体管M2的漏源电流复制到积分转换器1232中。

继续参考图4，每个可调配负载电容阵列包括：两级电容阵列，每级电容阵列包括：负载电容，以及可调电容阵列组，负载电容和可调电容阵列组并联在一个放电支路的输出端和地之间，并且，可调电容阵列组的控制端连接第一控制单元126。

通过积分转换器1232的可调配负载电容配置时间信号满摆幅ΔT_FS，每个可调配负载电容阵列的第一级电容阵列由第一电容阵列C_{L_1st}组成，第一电容阵列C_{L_1st}包括：第一负载电容C_{L_1}以及可调电容阵列组，每个可调配负载电容阵列的第二级电容阵列由第一电容阵列C_{L_1st}和第二电容阵列C_{L_2nd}组成，第二电容阵列C_{L_2nd}包括第二负载电容C_{L_2}以及可调电容阵列组，第一电容阵列C_{L_1st}同第二电容阵列C_{L_2nd}在采样周期内同时进行预充电，第一电容阵列C_{L_1st}在第一个转换周期内进行积分操作，在余差产生周期内再次进行预充电，随后配合第二电容阵列C_{L_2nd}一同用于第二转换周期内的积分操作。

但是上述转换会降低每一个转换周期内电压到时间的转换速率，因此为了优化电压到时间转换所需时间，在跨导器1231中增加负载电容即源极退化电阻R_D同跨导器1231跨导混合配置，若源极退化电阻阻值R_D越小，则跨导器1231的跨导越大，放电电流同样越大，因此当源极退化电阻阻值R_D阻值越小时，使用一个较小容值的第二电容阵列C_{L_2nd}即可配置出合适的时间信号满摆幅ΔT_FS。同时为了尽量消除时间信号满摆幅ΔT_FS同参考时间之间的误差，上述电容阵列第一电容阵列C_{L_1st}和第二电容阵列C_{L_2nd}均包含一组可调电容阵列。

本申请实施例提供的电路中，电压时间转换单元中的积分转换器，通过两个放电支路以及两个可调配负载电容阵列实现对时间信号满摆幅ΔT_FS的配置，根据控制信号使得电压时间转换单元可同时完成复位和配置时间信号满摆幅功能，并准备开始第二转换周期的工作。

图5为本申请实施例提供的一种电压时间转换单元的结构图之三，如图5所示，电压时间转换单元123还包括：延迟缓冲器D、与非门以及两个或非门；延迟缓冲器D的输入端连接第一控制单元126，延迟缓冲器D的输出端和第一控制单元126分别连接与非门的输入端，与非门的输出连接两个阈值交叉检测器1233的第一控制端。

每个阈值交叉检测器1233的输出端和第一控制单元126分别连接一个或非门的输入端，两个或非门的输出端还分别连接两个阈值交叉检测器1233的第二控制端。

通过延迟缓冲器D以及第三控制信号φ_R与一个与非门连接，输出第六控制信号Φ_{TCD_RST}，并对两个阈值交叉检测器1233进行控制，两个阈值交叉检测器1233的输入端连接积分转换器1232两个放电支路的输出端，两个阈值交叉检测器1233的输出端输出正负时域信号，并与两个或非门连接产生一组第四控制信号(EN_P,EN_N)和一组第五控制信号

用于控制两个阈值交叉检测器1233和积分转换器1232。

本申请实施例提供的电路中，电压时间转换单元中还包括：延迟缓冲器、与非门以及两个或非门，通过延迟缓冲器和与非门产生控制两个阈值交叉检测器的控制信号，以及通过两个或非门产生一组第四控制信号(EN_P,EN_N)和一组第五控制信号

用于控制两个阈值交叉检测器和积分转换器。

图6为本申请实施例提供的一种时域量化单元的结构图，图7为本申请实施例提供的一种复位逻辑单元的结构图，如图6所示，时域量化单元124包括：时间比较器1241、两个时间数字转换器1242、复位逻辑单元1243；其中，时间比较器1241的正相输入端连接电压时间转换单元123的正输出端，时间比较器1241的反相输入端连接电压时间转换单元123的负输出端。

两个时间数字转换器1242的输入端分别连接电压时间转换单元123的正负输出端，时间比较器1241的输出端还通过复位逻辑单元1243连接两个时间数字转换器1242的控制端，复位逻辑单元1243还连接第一控制单元126。

时间比较器1241根据接收到的提前的时间边沿触发时间比较器1241以获得一位符号位PO，该符号位协同第三控制信号φ_R传输至复位逻辑单元1243，如图7所示，复位逻辑单元1243包括非门和两个与非门，两个与非门的输入端连接时间比较器1241的输出端，和非门的输出端，复位逻辑单元1243根据符号位产生控制信号RT_P和RT_N，控制信号RT_P和RT_N用来复位或者激活两个时间数字转换器1242，示例的，若动态电压正电压输入信号V_P>负电压输入信号V_N，则正时域信号T_P作为提前的时间边沿，负时域信号T_N作为延后的时间边沿，同时符号位PO为逻辑高“1”值。随后控制信号RT_P激活两个时间数字转换器1242中P端的时间数字转换器1242，同时控制信号RT_N复位两个时间数字转换器1242中N端的时间数字转换器1242。而当动态电压正电压输入信号V_P<负电压输入信号V_N，即符号位PO为逻辑低“0”值时，控制信号RT_P复位两个时间数字转换器1242中P端的时间数字转换器1242，同时控制信号RT_N激活两个时间数字转换器1242中N端的时间数字转换器1242。

时间比较器1241的输出端、两个时间数字转换器1242的输出端均连接编码器125和第二控制单元127，使得编码器125和第二控制单元127存储时间比较器1241输出的符号位，以及两个时间数字转换器1242输出的温度计码。

本申请实施例提供的电路中，时域量化单元包括：时间比较器、两个时间数字转换器、复位逻辑单元，通过时间比较器产生符号位，使得复位逻辑单元向两个时间数字转换器提供控制信号，实现对两个时间数字转换器的复位和激活，最后两个时间数字转换器产生温度计码存储至编码器和第二控制单元内。

图8为本申请实施例提供的一种时间数字转换器的结构图，如图8所示，每个时间数字转换器1242包括：动态延时器组1244、时间内插器组1245以及时间比较器组1246；其中，动态延时器组1244的输入端连接电压时间转换单元123的一个输出端，动态延时器组1244的输出端通过时间内插器组1245连接时间比较器组1246的正相输入端；动态延时器组1244的控制端连接复位逻辑单元1243，时间比较器组1246的反相输入端连接电压时间转换单元123的另一个输出端；时间比较器组1246的输出端为每个时间数字转换器1242的输出端。

具体的，每个时间数字转换器1242可以为4位的时间数字转换器1242，或者可以为多位的时间数字转换器1242，在此不做限制，若时域量换单元为M位的时域量换单元，则M位的时域量换单元包括：M-1位的每个时间数字转换器1242和时间比较器1241，其中，时间比较器1241提供1位符号位，M-1位的每个时间数字转换器1242中各器件的数量为：动态延时器组1244中动态延时器的数量为2^M-2个，时间内插器组1245中时间内插器的数量为2^M-1个，时间比较器组1246中时间比较器1241的数量为2^M-1个，其中，M-1位指示为二进制M-1位，若每个时间数字转换器1242为4位的时间数字转换器1242，则动态延时器组1244中动态延时器的数量为8个，时间内插器组1245中时间内插器的数量为16个，时间比较器组1246中时间比较器1241的数量为16个，但是为了避免边界效应，在动态延时器组1244中额外在动态延时器组1244的前端和后端各增加一个动态延时器。

对于两个时间数字转换器1242中P端的时间数字转换器1242，将提前的时间边沿输入至动态延时器组1244中的第一个动态延时器，以及复位逻辑单元1243提供的控制信号RT_P用于控制P端时间数字转换器1242的动态延时器组1244，将延后的时间边沿通过延迟匹配器输入至时间比较器组1246中，P端的时间数字转换器1242中的动态延时器组1244连接时间内插器提供参考时间，P端的时间数字转换器1242将输入的时间信号与参考时间通过时间比较器组1246进行比较，获得温度计码，若每个时间数字转换器1242为4位的时间数字转换器1242，则输出的温度计码为16位的，两个时间数字转换器1242中N端时间数字转换器1242与P端时间数字转换器1242的实现效果相似，在此不做赘述。

本申请实施例提供的电路中，每个时间数字转换器包括：动态延时器组、时间内插器组以及时间比较器组，通过每个时间数字转换器，将输入的时间信号与参考时间通过时间比较器组进行比较，输出温度计码，根据时间数字转换器的位数不同，输出温度计码的位数也不同，最终生成的数字信号位数也不同。

图9为本申请实施例提供的一种模数转换电路的结构图之二，如图9所示，模数转换通道120还包括：数字对齐寄存器128，编码器125通过数字对齐寄存器128连接数字输出端130。

其中数字对齐寄存器128用于存储编码器125输出的二进制数字信号，若每个时间数字转换器1242可以为4位的时间数字转换器1242，则最终在第一转换周期输入至数字对齐寄存器128的二进制数字信号为5位，随后接收第二转换周期输入的二进制数字信号，最后通过数字输出端130将二进制数字信号进行输出。

图10为本申请实施例提供的一种模数转换电路的结构图之三，如图10所示，若模数转换通道120的数量为多个，则模数转换电路还包括：多路选择器，多个模数转换通道120中的编码器125通过多路选择器连接数字输出端130。

每个模数转换通道120中所包含的模块单元一致，若存在多个通道的模数转换通道120，则通过多路选择器对最终的二进制数字信号通过数字输出端130进行输出，采用多通道的模数转换通道120可提升模数转换效率。

以上仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种模数转换电路，其特征在于，包括：差分模拟输入端、模数转换通道以及数字输出端，其中，所述模数转换通道包括：差分信号电容阵列、采样时钟、电压时间转换单元、时域量化单元、编码器、第一控制单元以及第二控制单元；

差分模拟输入正端连接差分信号电容阵列正端的输入端，差分模拟输入负端连接差分信号电容阵列负端的输入端，所述差分信号电容阵列的输出端均连接所述电压时间转换单元的输入端；所述电压时间转换单元的输出端连接所述时域量化单元的输入端，所述时域量化单元的输出端连接所述编码器，所述编码器还连接所述数字输出端；所述时域量化单元的输出端还连接所述第二控制单元，所述第二控制单元还连接所述差分信号电容阵列的控制端；

其中，所述采样时钟、所述电压时间转换单元的输出端还连接所述第一控制单元，所述第一控制单元还连接所述电压时间转换单元的控制端、所述时域量化单元的控制端、以及所述第二控制单元。

2.如权利要求1所述的模数转换电路，其特征在于，所述差分信号电容阵列正端包括：两个第一电容开关组，其中，所述两个第一电容开关组的一端相连，并作为所述差分信号电容阵列正端的输入端和输出端；

所述两个第一电容开关组的另一端还连接预设参考电压端，所述两个第一电容开关组的另一端还接地；当一个第一电容开关组的另一端与所述预设参考电压端连通时，另一个第一电容开关组的另一端与地连通；

所述差分信号电容阵列负端包括：两个第二电容开关组，其中，所述两个第二电容开关组的一端相连，并作为所述差分信号电容阵列负端的输入端和输出端；

所述两个第二电容开关组的另一端还连接所述预设参考电压端，所述两个第二电容开关组的另一端还接地；当一个第二电容开关组的另一端与所述预设参考电压端连通时，另一个第二电容开关组的另一端与地连通。

3.如权利要求1所述的模数转换电路，其特征在于，所述电压时间转换单元包括：跨导器、积分转换器以及两个阈值交叉检测器，所述跨导器的输入端为所述电压时间转换单元的输入端，用以接收差分电压输入信号；

所述跨导器的输出端连接所述积分转换器的输入端，所述积分转换器的输出端连接所述两个阈值交叉检测器的输入端，所述两个阈值交叉检测器的输出端为所述电压时间转换单元的输出端，以输出正负时域信号。

4.如权利要求3所述的模数转换电路，其特征在于，所述积分转换器包括：两个放电支路以及两个可调配负载电容阵列，其中，所述两个放电支路的输入端为所述积分转换器的输入端，所述两个放电支路的输出端为所述积分转换器的输出端，所述两个放电支路的输出端还分别通过所述两个可调配负载电容阵列接地。

5.如权利要求4所述的模数转换电路，其特征在于，每个可调配负载电容阵列包括两级电容阵列，每级电容阵列包括：负载电容，以及可调电容阵列组，所述负载电容和所述可调电容阵列组并联在一个放电支路的输出端和地之间，并且，所述可调电容阵列组的控制端连接第一控制单元。

6.如权利要求3所述的模数转换电路，其特征在于，所述电压时间转换单元还包括：延迟缓冲器、与非门以及两个或非门；所述延迟缓冲器的输入端连接所述第一控制单元，所述延迟缓冲器的输出端和所述第一控制单元分别连接所述与非门的输入端，所述与非门的输出连接所述两个阈值交叉检测器的第一控制端；

每个阈值交叉检测器的输出端和所述第一控制单元分别连接一个或非门的输入端，所述两个或非门的输出端还分别连接所述两个阈值交叉检测器的第二控制端。

7.如权利要求1所述的模数转换电路，其特征在于，所述时域量化单元包括：时间比较器、两个时间数字转换器、复位逻辑单元；其中，所述时间比较器的正相输入端连接所述电压时间转换单元的正输出端，所述时间比较器的反相输入端连接所述电压时间转换单元的负输出端；

所述两个时间数字转换器的输入端分别连接所述电压时间转换单元的正负输出端；所述时间比较器的输出端还通过所述复位逻辑单元连接所述两个时间数字转换器的控制端，所述复位逻辑单元还连接所述第一控制单元；

所述时间比较器的输出端、所述两个时间数字转换器的输出端均连接所述编码器和所述第二控制单元。

8.如权利要求7所述的模数转换电路，其特征在于，每个时间数字转换器包括：动态延时器组、时间内插器组以及时间比较器组；其中，所述动态延时器组的输入端连接所述电压时间转换单元的一个输出端，所述动态延时器组的输出端通过所述时间内插器组连接所述时间比较器组的正相输入端；所述动态延时器组的控制端连接所述复位逻辑单元，所述时间比较器组的反相输入端连接所述电压时间转换单元的另一个输出端；所述时间比较器组的输出端为所述每个时间数字转换器的输出端。

9.如权利要求1所述的模数转换电路，其特征在于，所述模数转换通道还包括：数字对齐寄存器，所述编码器通过所述数字对齐寄存器连接所述数字输出端。

10.如权利要求1所述的模数转换电路，其特征在于，若所述模数转换通道的数量为多个，则所述模数转换电路还包括：多路选择器，多个所述模数转换通道中的编码器通过所述多路选择器连接所述数字输出端。

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