CN115939136B - 半导体结构及半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，结构包括：衬底和衬底上的鳍部结构；位于衬底上的栅极结构、鳍部结构内的源漏掺杂区和第一介质层，栅极结构横跨鳍部结构且位于第一介质层内；位于第一介质层上的第二介质层，第二介质层内具有若干第一开口；位于第一开口内的第一导电结构，第一导电结构包括位于第一开口侧壁和底部的阻挡层和位于阻挡层表面的导电层，阻挡层的顶部表面低于导电层的顶部表面；位于第二介质层和第一导电结构上的第三介质层；位于第三介质层内的暴露出第一导电结构顶部表面的第二开口；位于第二开口底部的暴露出阻挡层顶部表面和部分导电层侧壁表面的第三开口；位于第三开口内和第二开口内的电连接层。所述半导体结构性能得到提升。

Description

半导体结构及半导体结构的形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。

背景技术

金属互连结构是半导体器件中不可或缺的结构，用于实现有源区与有源区之间的互连、晶体管和晶体管之间的互连、或者不同层金属线之间的互连，完成信号的传输和控制。因此，在半导体制造过程中，金属互连结构的形成对半导体器件的性能以及半导体制造成本有着很大的影响。为了增加器件的密度，在集成电路中的半导体器件的尺寸已经被不断减小，为了实现各个半导体器件的电连接，通常需要多层互连结构。

一般的，在半导体器件制造过程的后端互连工艺中，第一层导电层(M1)需要与下层的有源器件结构(包含源漏区域和栅极结构区域)之间形成电学连接。因此，在形成第一层导电层之前，通常需要预先形成半导体器件的局部互连结构(Local Interconnect)。所述局部互连结构包含：与下层的源漏区之间电连接的第零层导电层(M0)、以及与栅极结构之间电连接的第零层栅导电层(M0G)。

然而，现有技术中具有局部互连结构的半导体结构的制造工艺复杂，且形成的半导体结构的性能有待进一步提高。

发明内容

本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升半导体结构的性能。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底上具有鳍部结构；位于衬底上的栅极结构以及位于栅极结构两侧鳍部结构内的源漏掺杂区，所述栅极结构横跨所述鳍部结构；位于衬底上第一介质层，所述栅极结构位于第一介质层内；位于第一介质层上的第二介质层，所述第二介质层和第一介质层内具有若干第一开口，所述第一开口暴露出部分衬底表面；位于第一开口内的第一导电结构，所述第一导电结构包括位于第一开口侧壁表面和底部表面的阻挡层和位于阻挡层表面的导电层，所述阻挡层的顶部表面低于所述导电层的顶部表面；位于第二介质层和第一导电结构上的第三介质层；位于第三介质层内的第二开口，所述第二开口暴露出所述第一导电结构顶部表面；位于第二开口底部的第三开口，所述第三开口暴露出所述阻挡层顶部表面和部分导电层侧壁表面；位于第三开口内和第二开口内的电连接层，所述电连接层位于所述第一导电结构上。

可选的，所述第一导电结构沿平行于衬底表面的第一方向延伸，所述导电层在沿平行于衬底表面的第二方向上具有第一尺寸，所述第一方向与第二方向垂直。

可选的，在沿垂直于衬底表面的方向上，所述阻挡层的顶部表面至导电层的顶部表面具有第二尺寸，所述第二尺寸与第一尺寸的比例范围为1：4至3：2。

可选的，所述第二开口的深宽比的比值范围为：1～8；所述第三开口的深宽比的比值范围为：1～6。

可选的，所述阻挡层的材料包括金属氮化物，所述金属氮化物包括氮化钛或氮化钽；所述导电层的材料包括金属，所述金属包括钴。

可选的，所述电连接层的材料包括金属，所述金属包括钨。

可选的，还包括：位于第二介质层内的第二导电结构，所述第二导电结构位于栅极结构上。

可选的，还包括：位于第一介质层和第二介质层之间的第一停止层；位于第二介质层和第三介质层之间的第二停止层。

可选的，还包括：位于衬底上的隔离层，所述隔离层位于所述鳍部结构侧壁且所述隔离层的顶部表面低于所述鳍部结构顶部表面；所述栅极结构位于所述隔离层上。

相应地，本发明技术方案还一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有鳍部结构；在衬底上形成栅极结构、位于栅极结构两侧鳍部结构内的源漏掺杂区和第一介质层，所述栅极结构横跨所述鳍部结构，所述栅极结构位于第一介质层内；在第一介质层上形成第二介质层，所述第二介质层和第一介质层内具有若干第一开口，所述第一开口暴露出部分源漏掺杂区表面；在第一开口内形成第一导电结构，所述第一导电结构包括位于第一开口侧壁表面和底部表面的初始阻挡层以及位于初始阻挡层表面的导电层；在第二介质层和第一导电结构上形成第三介质层，所述第三介质层内具有第二开口，所述第二开口暴露出所述第一导电结构顶部表面；去除第二开口暴露出的部分所述初始阻挡层，形成阻挡层，并在第三介质层内形成与第二开口相连通的第三开口，所述阻挡层的顶部表面低于所述导电层的顶部表面；采用选择性沉积工艺在第三开口内和第二开口内形成初始电连接层。

可选的，所述第一导电结构沿平行于衬底表面的第一方向延伸，所述导电层在沿平行于衬底表面的第二方向上具有第一尺寸，所述第一方向与第二方向垂直。

可选的，在沿垂直于衬底表面的方向上，所述阻挡层的顶部表面至导电层的顶部表面具有第二尺寸，所述第二尺寸与第一尺寸的比例范围为1：4至3：2。

可选的，所述第二开口的深宽比的比值范围为：1～8；所述第三开口的深宽比的比值范围为：1～6。

可选的，所述阻挡层的材料包括金属氮化物，所述金属氮化物包括氮化钛或氮化钽；所述导电层的材料包括金属，所述金属包括钴。

可选的，所述初始电连接层的材料包括金属，所述金属包括钨。

可选的，形成所述初始电连接层的选择性沉积工艺的工艺参数包括：温度为300摄氏度～400摄氏度，反应气体为氢气和六氟化钨的混合气体。

可选的，形成初始电连接层之后，还包括：在第三介质层上和初始电连接层上形成缓冲层；在缓冲层上形成衬垫层；平坦化所述衬垫层、缓冲层和初始电连接层，直至暴露出第三介质层表面，形成电连接层。

可选的，所述衬垫层和初始电连接层的材料相同。

可选的，形成所述衬垫层的工艺包括化学气相沉积工艺。

可选的，所述缓冲层的材料包括金属氮化物，所述金属氮化物包括氮化钛或氮化钽。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明的技术方案，通过去除第二开口暴露出的部分所述初始阻挡层，形成阻挡层，使得所述阻挡层的顶部表面低于所述导电层的顶部表面，即所述阻挡层暴露出了部分所述导电层的侧壁表面，使得暴露出的导电层的表面积增大。从而后续在采用选择性沉积工艺在第三开口内和第二开口内形成初始电连接层时，所述选择性沉积工艺在导电层表面形成初始电连接层的生长面积增大，从而能增大选择性沉积工艺在较小尺寸导电层表面的生长速率，使得选择性沉积工艺的生长均匀性提高，有利于增加形成的初始电连接层填充满所述第二开口的均匀性，提升后续形成的电连接层的质量。

进一步，在沿垂直于衬底表面的方向上，所述阻挡层的顶部表面至导电层的顶部表面具有第二尺寸，所述第二尺寸与第一尺寸的比例范围为1：4至3：2。从而能确保阻挡层暴露出的导电层侧壁的面积在合适的范围内，能够最大限度增加选择性沉积工艺在导电层顶部表面和侧壁表面形成初始电连接层的生长速率。

附图说明

图1和图2是一实施例中半导体结构形成过程的剖面结构示意图；

图3至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术中具有局部互连结构的半导体结构的制造工艺复杂，且形成的半导体结构的性能有待进一步提高。现结合具体的实施例进行分析说明。

图1和图2是一公开实施例中半导体结构形成过程的剖面结构示意图。

请参考图1，提供衬底100；在衬底100上形成第一介质层101和位于第一介质层101内的第一导电结构102和第二导电结构103，所述第一导电结构102包括阻挡层(未标示)和位于阻挡层上的导电层(未标示)，所述第二导电结构103包括阻挡层(未标示)和位于阻挡层上的导电层(未标示)；在第一介质层101上、第一导电结构102和第二导电结构103上形成停止层(未标示)；在停止层上形成第二介质层104；在第二介质层104内和停止层内形成第一开口(未图示)和第二开口(未图示)，所述第一开口暴露出第一导电结构102顶部表面，所述第二开口暴露出第二导电结构103顶部表面；在第一开口内形成第一初始电连接层105，在第二开口内形成第二初始电连接层106。

请参考图2，在第一初始电连接层105上和第二初始电连接层106上形成填充层(未图示)；平坦化所述填充层和第一初始电连接层105，形成第一电连接层109和第二电连接层110。

所述半导体结构的形成过程中，由于器件结构尺寸的缩小，所述导电结构的尺寸也相应缩小，然而形成较小尺寸导电结构的工艺较为复杂，使得形成的导电结构尺寸均匀性较差，使得所述第一导电结构102的尺寸较大，所述第二导电结构103的尺寸较小。在第一开口内形成第一初始电连接层105的工艺为选择性沉积工艺，在第二开口内形成第二初始电连接层106的工艺为选择性沉积工艺，以便获得较小的电阻，所述导电层的表面即为选择性沉积工艺的生长面。由于所述导电结构的尺寸有大有小，因此，所述选择性沉积工艺在尺寸大的第一导电结构102导电层表面形成第一初始导电层105的生长速率较快，能填满所述开口，在尺寸小的第二导电结构103导电层表面形成第二初始电连接层106的生长速率较慢，形成的第二初始电连接层106无法填充满所述开口，如图1中所示。

后续在在第一初始电连接层105上和第二初始电连接层106上形成填充层时，所述填充层也填充于第二初始电连接层106上的开口内，而由于形成填充层的工艺为化学气相沉积工艺，所述开口的深宽比较大，从而所述化学沉积工艺使得形成于第二初始电连接层106上的填充层材料有空隙，影响后续形成的第二电连接层110的性能，使得所述第二电连接层110的电阻较大，影响半导体结构的性能。

为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过去除第二开口暴露出的部分所述初始阻挡层，形成阻挡层，使得所述阻挡层的顶部表面低于所述导电层的顶部表面，即所述阻挡层暴露出了部分所述导电层的侧壁表面，使得暴露出的导电层的表面积增大。从而后续在采用选择性沉积工艺在第三开口内和第二开口内形成初始电连接层时，所述选择性沉积工艺在导电层表面形成初始电连接层的生长面积增大，从而能增大选择性沉积工艺在较小尺寸导电层表面的生长速率，使得选择性沉积工艺的生长均匀性提高，有利于增加形成的初始电连接层填充满所述第二开口的均匀性，提升后续形成的电连接层的质量。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。需要注意的是，本说明书中的“上”、“下、“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。

图3至图9是本发明实施例中半导体结构形成过程的剖面结构示意图。

请参考图3，提供衬底200。

在本实施例中，所述衬底200的材料为硅。

在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

在本实施例中，所述衬底200上还具有鳍部结构(未图示)和隔离层(未图示)，所述隔离层位于所述鳍部结构侧壁且所述隔离层的顶部表面低于所述鳍部结构顶部表面。。

在其他实施例中，所述衬底为平面型基底。

请继续参考图3，在衬底200上形成第一介质层(未图示)和位于第一介质层内的器件结构；在第一介质层上形成第一停止层(未图示)。

在本实施例中，所述器件结构包括栅极结构(未图示)，所述栅极结构横跨所述鳍部结构；还包括：形成位于栅极结构两侧鳍部结构内的源漏掺杂区(未图示)。

在其他实施例中，所述器件结构包括二极管、三极管、电容、电感或导电结构。

请继续参考图3，在第一停止层上形成第二介质层201，在第二介质层上形成第二停止层(未图示)，所述第二介质层201内和第一介质层内具有若干第一开口202，所述第一开口202暴露出部分源漏掺杂区表面。

所述第一介质层和第二介质层201的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。

在本实施例中，所述第一介质层和第二介质层201的材料包括氧化硅。

请参考图4，在第一开口202内形成第一导电结构，所述第一导电结构包括位于第一开口202侧壁表面和底部表面的初始阻挡层203以及位于初始阻挡层203表面的导电层204。

所述第一导电结构沿平行于衬底200表面的第一方向延伸，所述导电层204在沿平行于衬底200表面的第二方向Y上具有第一尺寸d1，所述第一方向与第二方向Y垂直。

所述第一导电结构的形成方法包括：在第一开口202侧壁表面和底部表面以及第二介质层201上形成阻挡材料层(未图示)；在阻挡材料层上形成导电材料层(未图示)；平坦化所述导电材料层、阻挡材料层和第二停止层，直至暴露出第二介质层201表面，形成所述初始阻挡层203和位于初始阻挡层203表面的导电层204。

所述初始阻挡层203的材料包括金属氮化物，所述导电层204的材料包括金属或金属氮化物，所述金属氮化物包括氮化钛或氮化钽，所述金属包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。

在本实施例中，所述初始阻挡层203的材料包括氮化钛，所述导电层204的材料包括钴。

在本实施例中，还包括：在第二介质层201内形成第二导电结构(未图示)，所述第二导电结构位于栅极结构上。

请参考图5，在第二介质层201和第一导电结构上形成第三介质层205，所述第三介质层205内具有第二开口206，所述第二开口206暴露出所述第一导电结构顶部表面。

所述第三介质层205的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。

在本实施例中，所述第三介质层205的材料包括氧化硅。

形成第三介质层205和第二开口206的方法包括：在第二停止层上和第一导电结构上形成初始第三介质层(未图示)；在初始第三介质层上形成图形化层(未图示)，所述图形化层暴露出部分初始第三介质层表面；以所述图形化层为掩膜刻蚀所述初始第三介质层，直至暴露出第一导电结构表面，形成所述第三介质层205和位于第三介质层205内的第二开口206。

所述第二开口206的深宽比的比值范围为：1～8。所述深宽比范围的第二开口206便于后续在第二开口206内形成电连接层。

请参考图6，去除第二开口206暴露出的部分所述初始阻挡层203，形成阻挡层207，并在第三介质层205内形成与第二开口206相连通的第三开口208，所述阻挡层207的顶部表面低于所述导电层204的顶部表面。

在本实施例中，去除第二开口206暴露出的部分所述初始阻挡层203的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够获得侧壁形貌良好的第三开口208，有利于后续初始电连接层在第三开口208内的生长。

在本实施例中，去除部分所述初始阻挡层203的干法刻蚀工艺还去除了部分所述第三介质层205。

所述阻挡层207的顶部表面低于所述导电层204的顶部表面，即所述阻挡层207暴露出了部分所述导电层204的侧壁表面，使得暴露出的导电层204的表面积增大。从而后续在采用选择性沉积工艺在第三开口208内和第二开口206内形成初始电连接层时，所述选择性沉积工艺在导电层204表面形成初始电连接层的生长面积增大，从而能增大选择性沉积工艺在较小尺寸导电层204表面的生长速率，使得选择性沉积工艺的生长均匀性提高，有利于增加形成的初始电连接层填充满所述第二开口206的均匀性，提升后续形成的电连接层的质量。

在沿垂直于衬底200表面的方向上，所述阻挡层207的顶部表面至导电层204的顶部表面具有第二尺寸d2，在本实施例中，所述第二尺寸d2与第一尺寸d1的比例范围为1：4至3：2。

若所述第二尺寸d2与第一尺寸d1的比例范围太小，即所述第二尺寸d2太小，则所述阻挡层207暴露出的导电层204侧壁的面积也较小，对后续增大选择性沉积工艺在导电层204顶部表面和侧壁表面形成初始电连接层的生长速率的效果不明显；若所述第二尺寸d2与第一尺寸d1的比例范围太大，即所述第二尺寸d2太大，则暴露出的导电层204的面积也过大，后续在采用选择性沉积工艺在导电层204顶部表面和侧壁表面形成初始电连接层时，过于大的导电层204的面积并不能无限提升在导电层204顶部表面和侧壁表面的生长速率，从而造成工艺浪费。

在本实施例中，所述第三开口208的深宽比的比值范围为：1～6。从而能确保阻挡层207暴露出的导电层204侧壁的面积在合适的范围内，能够最大限度增加选择性沉积工艺在导电层204顶部表面和侧壁表面形成初始电连接层的生长速率。

请参考图7，采用选择性沉积工艺在第三开口208内和第二开口206内形成初始电连接层209。

所述选择性沉积工艺能够在较大深宽比的第三开口208内和第二开口206内形成结构致密的初始电连接层209，使得后续形成的电连接层的电阻较小，导电效果较好。

所述初始电连接层209的材料包括金属，所述金属包括钨。

形成所述初始电连接层209的选择性沉积工艺的参数包括：温度为300摄氏度～400摄氏度，反应气体为氢气和六氟化钨的混合气体。

由于所述阻挡层207的顶部表面低于所述导电层204的顶部表面，即所述阻挡层207暴露出了部分所述导电层204的侧壁表面，使得暴露出的导电层204的表面积增大。从而在采用选择性沉积工艺在第三开口208内和第二开口206内形成初始电连接层209时，所述选择性沉积工艺在导电层204表面形成初始电连接层209的生长面积增大，从而能增大选择性沉积工艺在较小尺寸导电层204表面的生长速率，使得选择性沉积工艺的生长均匀性提高，有利于增加形成的初始电连接层209填充满所述第二开口206的均匀性，提升后续形成的电连接层的质量。

请参考图8，在第三介质层205上和初始电连接层209上形成缓冲层210；在缓冲层210上形成衬垫层211。

所述衬垫层211和初始电连接层209的材料相同。

所述衬垫层211和初始电连接层209的材料包括金属，所述金属包括钨。

形成所述衬垫层211的工艺包括化学气相沉积工艺。

所述缓冲层210的材料包括金属和金属化合物中的一者或两者；所述金属包括钛或钽；所述金属化合物包括氮化钛或氮化钽。

在本实施例中，所述缓冲层210的材料包括氮化钛。所述缓冲层210用于在第三介质层205上形成衬垫层211，同时作为后续平坦化所述衬垫层211和初始电连接层209的停止层。

请参考图9，平坦化所述衬垫层211、缓冲层210和初始电连接层209，直至暴露出第三介质层205表面，形成电连接层212。

平坦化所述衬垫层211、缓冲层210和初始电连接层209的工艺包括化学机械抛光工艺，所述化学机械抛光工艺的抛光液为酸性溶液。

相应地，本发明实施例还提供一种半导体结构，请继续参考图9，包括：

衬底200，所述衬底200上具有鳍部结构；

位于衬底200上的栅极结构以及位于栅极结构两侧鳍部结构内的源漏掺杂区，所述栅极结构横跨所述鳍部结构；

位于衬底200上的第一介质层，所述栅极结构位于第一介质层内；

位于第一介质层上的第二介质层201，所述第二介质层201和第一介质层内具有若干第一开口，所述第一开口暴露出部分源漏掺杂区表面；

位于第一开口内的第一导电结构，所述第一导电结构包括位于第一开口侧壁表面和底部表面的阻挡层207和位于阻挡层207表面的导电层204，所述阻挡层207的顶部表面低于所述导电层204的顶部表面；

位于第二介质层201和第一导电结构上的第三介质层205；

位于第三介质层205内的第二开口，所述第二开口暴露出所述第一导电结构顶部表面；

位于第二开口底部的第三开口，所述第三开口暴露出所述阻挡层207顶部表面和部分导电层204侧壁表面；

位于第三开口内和第二开口内的电连接层212，所述电连接层位于所述第一导电结构上。

在本实施例中，所述第一导电结构沿平行于衬底200表面的第一方向延伸，所述导电层204在沿平行于衬底200表面的第二方向Y上具有第一尺寸d1，所述第一方向与第二方向Y垂直。

在本实施例中，在沿垂直于衬底表面的方向上，所述阻挡层207的顶部表面至导电层204的顶部表面具有第二尺寸d2，所述第二尺寸d2与第一尺寸d1的比例范围为1：4至3：2。

在本实施例中，所述第二开口的深宽比的比值范围为：1～8；所述第三开口的深宽比的比值范围为：1～6。

在本实施例中，所述阻挡层207的材料包括金属氮化物，所述金属氮化物包括氮化钛或氮化钽；所述导电层204的材料包括金属，所述金属包括钴。

在本实施例中，所述电连接层212的材料包括金属，所述金属包括钨。

在本实施例中，还包括：位于第二介质层201内的第二导电结构，所述第二导电结构位于栅极结构上。

在本实施例中，还包括：位于第一介质层和第二介质层201之间的第一停止层；位于第二介质层和第三介质层205之间的第二停止层。

在本实施例中，还包括：位于衬底上的隔离层，所述隔离层位于所述鳍部结构侧壁且所述隔离层的顶部表面低于所述鳍部结构顶部表面；所述栅极结构位于所述隔离层上。

所述半导体结构，由于所述阻挡层207的顶部表面低于所述导电层204的顶部表面，即所述阻挡层207暴露出了部分所述导电层204的侧壁表面，使得暴露出的导电层204的表面积增大。从而在采用选择性沉积工艺在第三开口208内和第二开口206内形成初始电连接层209时，所述选择性沉积工艺在导电层204表面形成初始电连接层209的生长面积增大，从而能增大选择性沉积工艺在较小尺寸导电层204表面的生长速率，使得选择性沉积工艺的生长均匀性提高，有利于增加形成的初始电连接层209填充满所述第二开口206的均匀性，提升后续形成的电连接层的质量。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：

衬底，所述衬底上具有鳍部结构；

位于衬底上的栅极结构以及位于栅极结构两侧鳍部结构内的源漏掺杂区，所述栅极结构横跨所述鳍部结构；

位于衬底上的第一介质层，所述栅极结构位于第一介质层内；

位于第一介质层上的第二介质层，所述第二介质层和第一介质层内具有若干第一开口，所述第一开口暴露出部分源漏掺杂区表面；

位于第一开口内的第一导电结构，所述第一导电结构包括位于第一开口侧壁表面和底部表面的阻挡层和位于阻挡层表面的导电层，所述阻挡层的顶部表面低于所述导电层的顶部表面，所述阻挡层暴露出部分所述导电层的侧壁表面；

位于第二介质层和第一导电结构上的第三介质层；

位于第三介质层内的第二开口，所述第二开口暴露出所述第一导电结构顶部表面；

位于第二开口底部的第三开口，所述第三开口暴露出所述阻挡层顶部表面和部分导电层侧壁表面；

位于第三开口内和第二开口内的电连接层，所述电连接层位于所述第一导电结构上。

2.如权利要求1所述的半导体结构，其特征在于，所述第一导电结构沿平行于衬底表面的第一方向延伸，所述导电层在沿平行于衬底表面的第二方向上具有第一尺寸，所述第一方向与第二方向垂直。

3.如权利要求2所述的半导体结构，其特征在于，在沿垂直于衬底表面的方向上，所述阻挡层的顶部表面至导电层的顶部表面具有第二尺寸，所述第二尺寸与第一尺寸的比例范围为1：4至3：2。

4.如权利要求1所述的半导体结构，其特征在于，所述第二开口的深宽比的比值范围为：1~8；所述第三开口的深宽比的比值范围为：1~6。

5.如权利要求1所述的半导体结构，其特征在于，所述阻挡层的材料包括金属氮化物，所述金属氮化物包括氮化钛或氮化钽；所述导电层的材料包括金属，所述金属包括钴。

6.如权利要求1所述的半导体结构，其特征在于，所述电连接层的材料包括金属，所述金属包括钨。

7.如权利要求1所述的半导体结构，其特征在于，还包括：位于第二介质层内的第二导电结构，所述第二导电结构位于栅极结构上。

8.如权利要求1所述的半导体结构，其特征在于，还包括：位于第一介质层和第二介质层之间的第一停止层；位于第二介质层和第三介质层之间的第二停止层。

9.如权利要求1所述的半导体结构，其特征在于，还包括：位于衬底上的隔离层，所述隔离层位于所述鳍部结构侧壁且所述隔离层的顶部表面低于所述鳍部结构顶部表面；所述栅极结构位于所述隔离层上。

10.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底上具有鳍部结构；

在衬底上形成栅极结构、位于栅极结构两侧鳍部结构内的源漏掺杂区和第一介质层，所述栅极结构横跨所述鳍部结构，所述栅极结构位于第一介质层内；

在第一介质层上形成第二介质层，所述第二介质层和第一介质层内具有若干第一开口，所述第一开口暴露出部分源漏掺杂区表面；

在第一开口内形成第一导电结构，所述第一导电结构包括位于第一开口侧壁表面和底部表面的初始阻挡层以及位于初始阻挡层表面的导电层；

在第二介质层和第一导电结构上形成第三介质层，所述第三介质层内具有第二开口，所述第二开口暴露出所述第一导电结构顶部表面；

去除第二开口暴露出的部分所述初始阻挡层，形成阻挡层，并在第三介质层内形成与第二开口相连通的第三开口，所述阻挡层的顶部表面低于所述导电层的顶部表面；

采用选择性沉积工艺在第三开口内和第二开口内形成初始电连接层。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一导电结构沿平行于衬底表面的第一方向延伸，所述导电层在沿平行于衬底表面的第二方向上具有第一尺寸，所述第一方向与第二方向垂直。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，在沿垂直于衬底表面的方向上，所述阻挡层的顶部表面至导电层的顶部表面具有第二尺寸，所述第二尺寸与第一尺寸的比例范围为1：4至3：2。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二开口的深宽比的比值范围为：1~8；所述第三开口的深宽比的比值范围为：1~6。

14.如权利要求10所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料包括金属氮化物，所述金属氮化物包括氮化钛或氮化钽；所述导电层的材料包括金属，所述金属包括钴。

15.如权利要求10所述的半导体结构的形成方法，其特征在于，所述初始电连接层的材料包括金属，所述金属包括钨。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述初始电连接层的选择性沉积工艺的工艺参数包括：温度为300摄氏度~400摄氏度，反应气体为氢气和六氟化钨的混合气体。

17.如权利要求10所述的半导体结构的形成方法，其特征在于，形成初始电连接层之后，还包括：在第三介质层上和初始电连接层上形成缓冲层；在缓冲层上形成衬垫层；平坦化所述衬垫层、缓冲层和初始电连接层，直至暴露出第三介质层表面，形成电连接层。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述衬垫层和初始电连接层的材料相同。

19.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述衬垫层的工艺包括化学气相沉积工艺。

20.如权利要求17所述的半导体结构的形成方法，其特征在于，所述缓冲层的材料包括金属氮化物，所述金属氮化物包括氮化钛或氮化钽。