CN115938918A - 通过使用极紫外掩模在半导体衬底上形成半导体器件的图案的方法 - Google Patents

Abstract

一种形成半导体器件的图案的方法，包括：制备包括单元区和外部区的半导体衬底；在半导体衬底上施加光刻胶；将从极紫外(EUV)掩模反射的EUV光照射到光刻胶上；在单元区和外部区中形成光刻胶图案；以及使用光刻胶图案作为蚀刻掩模来蚀刻半导体衬底。EUV掩模包括：EUV掩模的在第一区域中的多个主图案，第一区域与单元区相对应；以及EUV掩模的在第二区域中的第一通道和第二通道，第二区域与外部区相对应，其中，第一通道和第二通道围绕多个主图案，其中，第一通道具有线和空间图案，并且第二通道具有突出图案。

Description

通过使用极紫外掩模在半导体衬底上形成半导体器件的图案的方法

相关申请的交叉引用

本申请要求于2021年10月5日向韩国知识产权局提交的韩国专利申请No.10-2021-0131964的优先权，其全部公开内容通过引用合并于此。

技术领域

本发明构思涉及形成半导体器件的图案的方法，并且更具体地，涉及通过使用极紫外(EUV)掩模在半导体衬底上形成半导体器件的图案的方法。

背景技术

通常，包括曝光和显影工艺的光刻技术用于在半导体衬底上形成半导体器件。最近，根据半导体器件的小型化趋势，在半导体衬底上形成精细光刻胶图案时，可以使用极紫外(EUV)光作为曝光装置的光源。通常，在这样的EUV曝光装置中使用EUV掩模使得重叠曝光被执行，并且作为重叠曝光的结果，精细光刻胶图案形成在半导体衬底上。为了形成重叠曝光，已经开发了各种方法来设计EUV掩模中的准确掩模图案。

发明内容

根据本发明构思的示例性实施例，一种形成半导体器件的图案的方法包括：制备半导体衬底，在半导体衬底上设置有单元区和围绕单元区的外部区；在半导体衬底上施加光刻胶；将从极紫外(EUV)掩模反射的EUV光照射到光刻胶上；通过对光刻胶进行显影，在单元区和外部区中形成光刻胶图案；以及使用光刻胶图案作为蚀刻掩模来蚀刻半导体衬底。EUV掩模包括：EUV掩模的在第一区域中布置的多个主图案，第一区域在第一方向和基本垂直于第一方向的第二方向上与单元区相对应；以及EUV掩模的在第二区域中的第一通道和第二通道，第二区域与外部区相对应，其中，第一通道和第二通道围绕多个主图案，其中，第一通道沿第一方向延伸并且具有线和空间图案，并且第二通道沿第二方向延伸并且具有突出图案。

根据本发明构思的示例性实施例，一种形成半导体器件的图案的方法包括：将极紫外(EUV)掩模从半导体衬底的中心点沿不同方向移动，并且将从EUV掩模反射的EUV光重叠并照射到半导体衬底上的光刻胶上；以及对光刻胶进行显影以形成具有多个圆形图案和闭合的正方形坝图案的光刻胶图案，其中，圆形图案被布置为蜂窝结构，并且其中，闭合的正方形坝图案围绕多个圆形图案。EUV掩模的与坝图案相对应的掩模图案包括：第一通道，沿第一方向延伸并且具有线和空间图案；以及第二通道，沿基本垂直于第一方向的第二方向延伸并且具有突出图案。

根据本发明构思的示例性实施例，一种形成半导体器件的图案的方法包括：将从EUV掩模反射的EUV光重叠并照射到光刻胶上，其中，EUV掩模包括多个主图案、第一通道和第二通道，其中，多个主图案被布置为蜂窝形状，其中，第一通道围绕多个主图案，沿第一方向延伸，并且具有多条线，并且其中，第二通道沿基本垂直于第一方向的第二方向延伸并且具有突出图案。

附图说明

通过参考附图详细描述本发明构思的实施例，本发明构思的以上和其他方面将变得更显而易见，在附图中：

图1A和图1B是示意性地示出了根据本发明构思的示例性实施例的极紫外(EUV)曝光装置的示意图；

图2是示意性地示出了根据本发明构思的示例性实施例的EUV掩模的平面图；

图3是示出了图2的放大部分AA的截面图和平面放大图；

图4是示出了根据本发明构思的示例性实施例的通过使用EUV掩模以分步和重复方法在半导体衬底上曝光掩模图案的方法的概念图；

图5是概念性地示出了在执行重叠曝光时照射到光刻胶的光量的概念图；

图6是示出了根据本发明构思的示例性实施例的掩模图案的一部分和与其对应的光刻胶图案的一部分的平面图；

图7是放大图6的BB部分以示出主图案的蜂窝结构的布置的图；

图8是示出了光刻胶图案以示出根据本发明构思的示例性实施例的形成半导体器件的图案的方法的平面图；

图9是示意性地示出了根据本发明构思的示例性实施例的EUV掩模的光学邻近校正(OPC)方法的过程的流程图；

图10是根据本发明构思的示例性实施例的通过形成半导体器件的图案的方法制造的半导体器件的示意性布局；以及

图11A和图11B是沿图10的线I-I′和线II-II′截取的截面图。

具体实施方式

在下文中，将参照附图详细描述本发明构思的示例性实施例。

图1A和图1B是示意性地示出了根据本发明构思的示例性实施例的极紫外(EUV)曝光装置的图。

一起参照图1A和图1B，EUV曝光装置1000可以包括EUV光源1100、照明光学系统1200、掩模版支架1300、投影光学系统1400和衬底台1500。

EUV光源1100可以生成并输出具有高能量密度的EUV光EL。例如，从EUV光源1100发射的EUV光EL可以具有约4nm至124nm的波长。在本发明构思的示例性实施例中，EUV光EL可以具有约4nm至约20nm的波长。例如，EUV光EL可以具有约13.5nm的波长。

EUV光源1100可以是基于等离子体的光源或同步辐射光源。这里，基于等离子体的光源是指生成等离子体并使用由等离子体发射的光的方法的光源。另外，基于等离子体的光源包括激光产生的等离子体光源或放电产生的等离子体光源。

EUV光源1100可以包括激光光源1110、透射光学系统1120、真空室1130、聚光镜1140、液滴发生器1150和液滴捕捉器1160。

激光光源1110可以被配置为输出激光OL。例如，激光光源1110可以输出二氧化碳激光。从激光光源1110输出的激光OL可以被包括在透射光学系统1120中的多个反射镜1121和1123反射，以入射到真空室1130的窗口1131上，并且可以被引入到真空室1130中。

激光OL可以通过的孔径1141形成在聚光镜1140的中心中，并且激光OL通过聚光镜1140的孔径1141被引入到真空室1130中。

液滴发生器1150可以与激光OL相互作用以生成液滴，使得EUV光EL可以被生成，并且液滴发生器1150可以向真空室1130的内部提供液滴。液滴可以包括例如锡(Sn)、锂(Li)和/或氙(Xe)中的至少一种。例如，液滴可以包括锡(Sn)、锡化合物(例如，SnBr₄、SnBr₂、SnH)或锡合金(例如，Sn-Ga、Sn-In、Sn-In-Ga)中的至少一种。

液滴捕捉器1160位于液滴发生器1150下方，并且可以被配置为捕捉不与激光OL反应的液滴。从液滴发生器1150提供的液滴可以与被引入到真空室1130中的激光OL反应以生成EUV光EL。聚光镜1140可以收集并反射EUV光EL，从而将EUV光EL发射到布置在真空室1130外部的照明光学系统1200。

照明光学系统1200可以包括多个反射镜，并且可以将从EUV光源1100发射的EUV光EL透射到EUV掩模100。例如，从EUV光源1100发射的EUV光EL可以被照明光学系统1200中的反射镜反射，并且反射的EUV光EL可以入射到布置在掩模版支架1300上的EUV掩模100上。

EUV掩模100可以是具有反射区和非反射(或中间反射)区的反射掩模。例如，EUV掩模100可以包括反射多层膜或单层膜和吸收图案。反射多层膜或单层膜可以形成在由具有低热膨胀系数的材料(例如，硅(Si))形成的掩模衬底上。吸收图案可以形成在反射膜上，该反射膜可以是多层膜或单层膜。这里，反射多层膜可以对应于EUV掩模100的反射区，并且吸收图案可以对应于EUV掩模100的非反射(或中间反射)区。

EUV掩模100反射通过照明光学系统1200入射的EUV光EL，以入射到投影光学系统1400上。例如，EUV掩模100基于在EUV掩模100的掩模衬底上的由反射多层膜形成的掩模图案和吸收图案，将从照明光学系统1200入射的光构造成投影光，并使该投影光入射到投影光学系统1400上。由于EUV掩模100，可以通过至少两个衍射级来构造投影光。这种投影光可以在保留关于EUV掩模100的掩模图案的信息的同时入射到投影光学系统1400，并且可以穿过投影光学系统1400以在半导体衬底200上形成与EUV掩模100的掩模图案相对应的图像。稍后描述根据本发明构思的示例性实施例的EUV掩模100和半导体衬底200的细节。

投影光学系统1400可以包括多个反射镜1410和1430。在图1A中，在投影光学系统1400中示出了两个反射镜1410和1430，但这是为了便于描述，并且投影光学系统1400可以包括更多反射镜。例如，投影光学系统1400通常可以包括4至8个反射镜。然而，包括在投影光学系统1400中的反射镜的数量不限于上述数值。

半导体衬底200可以布置在衬底台1500上。衬底台1500可以在X-Y平面上沿X轴和Y轴方向移动，并且可以沿垂直于X-Y平面的Z方向移动。半导体衬底200也可以通过衬底台1500的移动沿X、Y和Z方向移动。

图2是示意性地示出了根据本发明构思的示例性实施例的EUV掩模的平面图，并且图3是示出了图2的放大部分AA的截面和平面放大图。

一起参照图2和图3，EUV掩模100可以包括掩模衬底101上的第一区域110和围绕第一区域110的第二区域120。

掩模衬底101可以由具有低热膨胀系数的材料(例如，硅(Si))形成。另外，掩模衬底101可以由例如石英、玻璃、塑料等制成。EUV掩模100可以包括反射多层膜102、103和104以及吸收图案105。反射多层膜102、103和104可以形成在掩模衬底101上，并且吸收图案105可以形成在反射多层膜102、103和104上。

反射多层膜102、103和104可以由反射EUV光EL的材料形成。反射多层膜102、103和104可以具有例如硅膜102和钼膜103彼此交替堆叠的结构。例如，多个硅膜102和多个钼膜103可以交替层叠，并且其厚度可以变化。另外，与硅膜102和钼膜103不同的钌膜104可以布置在反射多层膜102、103和104的最上层上。

吸收图案105可以由吸收EUV光EL的材料形成。吸收图案105可以由例如TaN、TaNO、TaBO、TaBN、Lr等形成。在本发明构思的示例性实施例中，吸收图案105可以具有多层结构，并且可以包括氮化硼钽层106和钆层107。然而，吸收图案105的结构不限于此。

EUV光EL以入射角IA朝向EUV掩模100入射，并以相对于垂直于EUV掩模100的竖直轴VA的反射角反射。在本发明构思的示例性实施例中，EUV光EL的入射角IA可以在约5°至约7°的范围内，但是本发明构思不限于此。

EUV掩模100可以包括第一区域110和围绕第一区域110的第二区域120。具有不同形状的掩模图案MP可以形成在第一区域110和第二区域120中。

第一区域110可以包括掩模版中心点100C，并且可以形成用于图案化单元区的主图案111。形成在掩模衬底101上的主图案111可以是吸收图案105的一部分，或者可以被配置为吸收图案105的互补图案。

在第一区域中，多个主图案111可以沿着X方向和Y方向布置。例如，多个主图案111可以沿着X方向和Y方向布置为蜂窝结构。稍后描述蜂窝结构的细节。

第二区域120可以包括分别从第一区域110的两侧沿Y方向延伸以图案化外部区的第一通道120A和第三通道120C。例如，第一通道120A和第三通道120C可以彼此相对。另外，第二区域120可以包括在第一区域110的其他侧沿垂直于第一通道120A和第三通道120C的X方向延伸的第二通道120B和第四通道120D。例如，第二通道120B和第四通道120D可以彼此相对。例如，第一通道120A和第三通道120C可以与第二通道120B和第四通道120D相交。

在本发明构思的示例性实施例中，第一通道120A和第二通道120B可以相对于第一区域110分别与第三通道120C和第四通道120D具有镜像对称性。在本发明构思的示例性实施例中，第一通道120A和第二通道120B可以分别与第三通道120C和第四通道120D相同。

第一通道120A和第三通道120C可以具有线和空间图案121和122。这里，例如，线和空间图案可以包括线图案121和空间图案122，线图案121可以包括至少两条线，空间图案122可以位于线图案121之间。在本发明构思的示例性实施例中，线图案121可以是直线。

第二通道120B和第四通道120D可以是具有第一突出图案123和第二突出图案124的线图案。这里，第一突出图案123可以布置在接近多个主图案111的方向(例如，-Y方向)上，并且第二突出图案124可以布置在远离多个主图案111的方向(例如，+Y方向)上，以形成凹部和凸部。

图4是示出了根据本发明构思的示例性实施例的通过使用EUV掩模以分步和重复方式在半导体衬底上曝光掩模图案的方法的概念图。

参照图4，其示出了通过重复至少两个步骤在半导体衬底200上曝光EUV掩模100的掩模图案MP。

在本发明构思的示例性实施例中，从EUV掩模100反射的EUV光可以与形成在半导体衬底200上的光刻胶220重叠，并且光刻胶220可以被从EUV掩模100反射的EUV光照射四次。

例如，照射1S1可以沿-X方向和+Y方向移动，以用总剂量的约25％来照射形成在半导体衬底200上的光刻胶220。其后的照射2S2可以沿+X方向和+Y方向移动，以用总剂量的约25％来照射光刻胶220。

随后，照射3S3可以沿-X方向和-Y方向移动，以用总剂量的约25％来照射光刻胶220。其后的照射4S4可以沿+X方向和-Y方向移动，以用总剂量的约25％来照射光刻胶220。

以这种方式，当通过将步骤重复4次来执行曝光时，即使EUV掩模100的一部分中存在缺陷DF，该缺陷DF也可能不会转移到半导体衬底200。由于在执行4次步骤时EUV掩模100沿不同方向移动，因此EUV光可以仅向半导体衬底200中与缺陷DF相对应的不同部分照射一次。因此，由于在光刻胶220中的与缺陷DF相对应的部分中可能不会超过阈值光量Th(参照图5)，因此缺陷DF可能不会转移到光刻胶220作为最终图案。

EUV曝光装置1000(参见图1A)中使用的光刻胶220在约80℃至150℃的温度下沉积，并且可以形成为约200nm至约600nm的厚度，但其沉积温度和形成厚度不限于上述值。

通常，化学放大光刻胶材料可以用作用于负性显影的光刻胶220。另外，曝光的部分(例如，用等于或大于阈值光量的光照射的部分)可以保留，并且未曝光的部分(例如，未用等于或大于阈值光量的光照射的部分)可以通过溶剂去除。

在本发明构思的示例性实施例中，EUV掩模100是指用于曝光光刻胶220以将用于负性显影的光刻胶220图案化为期望的掩模图案MP的掩模版。然而，本发明构思不限于此，并且用于正性显影的光刻胶材料可以用作光刻胶220。

图5是概念性地示出了在执行重叠曝光时照射到光刻胶的光量的概念图。

参照图5，通过将超过阈值光量Th的光照射到第二区域120外部的相邻区域来获得宽度大于第二区域120的预期宽度的光刻胶图案220R。

在与本发明构思不同的比较例中，由于第二区域120的设计也影响第一区域110，因此可能期望从设计阶段重新启动第一区域110。详细地，由于用于形成第二区域120的EUV光被过度地扩展，因此必须考虑这种影响。

例如，可能期望通过诸如试错法或计算机仿真之类的方法来重复地执行设计和验证用于在半导体衬底200上生成单元区的第一区域110的操作。因此，制造用于产品生产的EUV掩模可能需要较长的时间和附加的成本。

此外，当使用根据本发明构思的实施例的EUV掩模的光学邻近校正(OPC)方法(参见图9中的S10)时，由于第一区域110和第二区域120可以分开设计，因此可以容易地设计并立即应用第一区域110，并且可以通过仅修改第二区域120的设计来获得具有期望的宽度的光刻胶图案220R。

图6是示出了根据本发明构思的示例性实施例的掩模图案的一部分和与其相对应的光刻胶图案的一部分的平面图，并且图7是将图6的部分BB放大以示出主图案的蜂窝结构的布置的图。

一起参照图6和图7，示出了与EUV掩模100的掩模图案MP相对应的图像被转移到半导体衬底200上的光刻胶图案220R的状态。

掩模图案MP可以布置在EUV掩模100上。例如，EUV掩模100可以具有沿着X方向和Y方向布置为蜂窝结构的多个主图案111。另外，在EUV掩模100中，第一通道120A可以具有线和空间图案121和122，并且第二通道120B可以是具有第一突出图案123和第二突出图案124的线图案。

具有与布置在EUV掩模100上的掩模图案MP相似的形状的光刻胶图案220R可以形成在对应的半导体衬底200上。然而，由于EUV曝光工艺的特性，掩模图案MP可能不会形成为与光刻胶图案220R基本相同。

示意性地，与多个主图案111相似的多个圆形图案221可以形成在半导体衬底200的与EUV掩模100的第一区域110相对应的单元区CR中。例如，圆形图案221可以布置在Y方向和X方向上，并且可以以预定间隔布置。另外，在半导体衬底200的与EUV掩模100的第二区域120相对应的外部区OR中，可以形成与第一通道120A和第二通道120B的边缘类似的坝图案的边缘222A和222B。

如上所述，为了防止在四次重叠曝光的过程期间沿坝图案的Y方向延伸的边缘222A的宽度变得过宽于预期宽度的现象，第一通道120A可以形成为线和空间图案121和122。这样，作为根据本发明构思的实施例的设计EUV掩模100的掩模图案MP并使用EUV掩模OPC方法(参见图9中的S10)对其进行验证的结果，坝图案的边缘222A和222B可以形成为具有预期宽度。

根据本发明构思的示例性实施例的EUV掩模100的多个主图案111和半导体衬底200的与多个主图案111相对应的多个圆形图案221可以分别布置为蜂窝结构。这里，为了便于描述，仅描述多个主图案111的蜂窝结构。

蜂窝结构可以具有多个主图案111布置在六边形顶点H1、H2、H3、H4、H5和H6以及中心点Hc处的结构。如图所示，多个主图案111可以布置为蜂窝结构在X和Y方向上与由多个主图案111的布置形成的其他蜂窝布置或结构部分重叠的结构。

例如，中心六边形Hec(由实线示出)的六个顶点H1、H2、H3、H4、H5和H6中的每一个可以是与中心六边形Hec相邻布置的六个六边形的相应的中心点，并且中心六边形Hec的中心点Hc具有由六个六边形共享的结构，并且多个主图案111可以布置为六个六边形。

例如，第二顶点H2可以成为第二六边形He2(由点划线示出)的中心点。此外，第五顶点H5可以成为第五六边形He5(由虚线示出)的中心点，并且中心六边形Hec的中心点Hc可以彼此共享作为第二六边形He2和第五六边形He5的六个顶点之一。

在多个主图案111的蜂窝结构中，六边形可以是例如正六边形。另外，共享中心点Hc的所有六个三角形可以是等边三角形。因此，在六边形内，相邻顶点可以等距间隔开，或者顶点和中心点之间的距离可以全部相等。

如上所述，由于多个主图案111被布置为蜂窝结构，因此当多个主图案111彼此保持规则或预定间隔，并且多个主图案111被实现为半导体衬底200上的多个圆形图案221时，多个圆形图案221可以形成为具有与多个主图案111基本相同的结构。

图8是示出了光刻胶图案以示出根据本发明构思的示例性实施例的形成半导体器件的图案的方法的平面图。

参照图8，示出了具有闭合正方形坝图案222的光刻胶图案220R。闭合正方形坝图案222具有在半导体衬底200上沿着X方向和Y方向布置的多个圆形图案221和四个边缘222A、222B、222C和222D。应当理解，制造出的光刻胶图案220R可能不会如图8所示。

单元区CR和围绕单元区CR的外部区OR可以设置在半导体衬底200中。多个晶体管和多个电容器可以形成在单元区CR中。

在单元区CR中，多个圆形图案221可以被布置为蜂窝结构。在外部区OR中，闭合正方形坝图案222可以围绕多个圆形图案221。这里，与坝图案222的两个边缘222A和222C相邻的多个圆形图案221可以布置为直线以形成线221A，该两个边缘222A和222C彼此面对并且沿Y方向延伸。另外，与坝图案222的两个边缘222B和222D相邻的多个圆形图案221可以布置为Z字形线以形成线221B，该两个边缘222B和222D彼此面对并且沿X方向延伸。例如，与坝图案222的两个边缘222B和222D相邻的多个圆形图案221可以沿着X方向交替布置。

为了形成多个圆形图案221和坝图案222，可以执行根据本发明构思的示例性实施例的使用EUV掩模100(参照图6)的光刻工艺。如上所述，形成在EUV掩模100(参照图6)上的掩模图案MP(参照图6)可以对应于半导体衬底200上的多个圆形图案221和坝图案222。

图9是示意性地示出了根据本发明构思的示例性实施例的EUV掩模的OPC方法的过程的流程图。

参照图9，EUV掩模的OPC方法S10可以包括第一操作S10至第六操作S160的处理顺序。

在可以以其他方式实现某个实施例的情况下，可以按照与所述顺序不同的顺序执行某个过程。例如，连续描述的两个过程可以基本上同时执行，或者当与所述顺序相比时可以以相反的顺序执行。

根据本发明构思的示例性实施例的EUV掩模的OPC方法S10可以包括在EUV掩模上设计初始掩模图案的第一操作S110。另外，OPC方法S10可以包括通过沿不同方向移动EUV掩模来执行四次重叠曝光的第二操作S120，以及在每次曝光中获得空间图像的第三操作S130。OPC方法S10还可以包括合并所获得的空间图像的第四操作S140，以及将所合并的图像施加到光刻胶图案的第五操作S150。OPC方法可以附加地包括获得最终光刻胶图案的图像的第六操作S160。

在根据本发明构思的示例性实施例的EUV掩模OPC方法S10中，分别在EUV掩模100的第一区域110(参照图2)和第二区域120(参照图2)中执行第一操作S110至第六操作S160。换言之，EUV掩模100的OPC方法S10可以包括形成多个主图案111(参照图2)的第一OPC方法(与S10基本相同)，以及形成第一通道至第四通道120A、120B、120C和120D的第二OPC方法(与S10基本相同)，并且第一OPC方法和第二OPC方法彼此分开执行。

已经参照上述EUV掩模100(参照图4)和半导体衬底200(参照图4)描述了第一操作S110至第六操作S160中的每一个操作的技术特征，因此这里省略对EUV掩模100和半导体衬底200的详细描述以避免冗余的讨论。

图10是根据本发明构思的示例性实施例的通过形成半导体器件的图案的方法制造的半导体器件的示意性布局。

参照图10，半导体器件300可以包括呈对角线或斜线的条形的多个有源区ACT。例如，多个有源区ACT可以具有包括两个圆形边的矩形形状、圆形形状或体育场形状。

跨有源区ACT沿X方向彼此平行延伸的多条字线WL可以布置在有源区ACT上。字线WL可以以等间隔布置。沿与字线WL正交的Y方向彼此平行延伸的多条位线BL可以布置在字线WL上。位线BL也可以以等间隔布置。

另外，根据本发明构思的示例性实施例的半导体器件300可以包括形成在有源区ACT上的各种接触部布置，例如，直接接触部DC、掩埋接触部BC和着落焊盘LP。这里，直接接触部DC可以指将有源区ACT连接到位线BL的接触部，并且掩埋接触部BC可以指将有源区ACT连接到电容器的下电极的接触部。

另外，由于一般的布置结构，掩埋接触部BC和有源区ACT之间的接触面积可能相对非常小。因此，可以引入导电着落焊盘LP以增加与电容器的下电极的接触面积以及增加与有源区ACT的接触面积。着落焊盘LP可以布置在有源区ACT和掩埋接触部BC之间，或者布置在掩埋接触部BC和电容器的下电极之间。

在本实施例的半导体器件300中，直接接触部DC可以布置在有源区ACT的中心部分中，并且掩埋接触部BC可以布置在有源区ACT的两端处。由于掩埋接触部BC布置在有源区ACT的两端处，因此着落焊盘LP可以布置为与有源区ACT的两端相邻以与掩埋接触部BC部分重叠。

另外，字线WL形成在埋入半导体器件300的半导体衬底中的结构中，并且可以跨越直接接触部DC和掩埋接触部BC之间的有源区ACT布置。如图所示，两条字线WL可以布置为跨越一个有源区ACT，并且有源区ACT以倾斜形状布置，以具有相对于字线WL小于约90°的预定角度。

直接接触部DC可以与掩埋接触部BC对称地布置，并且因此，直接接触部DC和掩埋接触部BC可以沿着X轴和Y轴布置在直线上。另外，与直接接触部DC不同，着落焊盘LP可以在字线WL延伸的X方向上以Z字形布置(例如，交替布置)。另外，在字线WL延伸的X方向上，字线WL可以布置为与每条位线BL的相同侧部重叠。例如，第一线的着落焊盘LP中的每一个可以与对应的位线BL的左侧重叠，并且第二线的着落焊盘LP中的每一个可以与对应的位线BL的右侧重叠。

根据本实施例的半导体器件300具有通过使用EUV掩模在半导体衬底上形成准确形式的精细光刻胶图案来提高生产率和效率的效果，该EUV掩模可以被准确地设计并且在用于形成着落焊盘LP的开放区域的曝光工艺中具有较少的缺陷。

图11A和图11B是沿图10的线I-I′和线II-II′截取的截面图。

一起参照图11A和图11B，示出了半导体器件300的形状，在该半导体器件300中，使用光刻胶图案220R作为蚀刻掩模来形成连接到掩埋接触部380的着落焊盘LP。

首先，以下简要描述形成半导体器件300的过程。在半导体衬底310中形成器件隔离沟槽312，并且在器件隔离沟槽312中形成器件隔离层314。有源区316可以由器件隔离层314限定在半导体衬底310中。在底表面上形成其中形成有阶梯的字线沟槽318，并且在字线沟槽318中顺序地形成栅极介电膜322、字线324和掩埋绝缘膜326。在层间绝缘层图案330和直接接触部335上形成位线结构340。在位线结构340的两个侧壁上形成多层间隔物350。例如，形成第一绝缘层370以覆盖位线结构340和多层间隔物350的上表面。另外，可以在掩埋绝缘膜326上形成第一绝缘层370。形成多个掩埋接触部380以暴露位线结构340和多层间隔物350的顶表面。形成覆盖位线结构340和多层间隔物350的上表面的金属层390。

此后，在金属层390上形成光刻胶图案220R之后，使用光刻胶图案220R作为蚀刻掩模，蚀刻金属层390、下方位线结构340和多层间隔物350的一部分，以形成分别连接到掩埋接触部380的多个着落焊盘LP。

类似于着落焊盘LP，光刻胶图案220R可以具有彼此分开的圆形形状。因此，如图所示，在使用光刻胶图案220R作为蚀刻掩模来形成着落焊盘LP的过程期间，形成用于着落焊盘的凹槽G_LP。每个着落焊盘LP可以通过着落焊盘凹槽G_LP彼此分离，并且可以彼此电绝缘。另外，可以通过着落焊盘凹槽G_LP来暴露多层间隔物350的顶表面。在本发明构思的示例性实施例中，可以通过着落焊盘凹槽G_LP来暴露位线结构340的侧表面。

例如，在形成用于着落焊盘的凹槽G_LP的过程期间，可以去除位线结构340的绝缘封盖线348的上部和形成在绝缘封盖线348的侧壁上的多层间隔物350的上部，并且因此，可以通过着落焊盘凹槽G_LP来暴露绝缘封盖线348的侧表面和多层间隔物350的上表面。

以这种方式，在形成着落焊盘LP之后，可以通过灰化和剥离工艺来去除光刻胶图案220R。

尽管已经参考本发明构思的实施例描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。

Claims (20)

1.一种形成半导体器件的图案的方法，所述方法包括：

制备半导体衬底，在所述半导体衬底上设置有单元区和围绕所述单元区的外部区；

在所述半导体衬底上施加光刻胶；

将从极紫外EUV掩模反射的EUV光照射到所述光刻胶上；

通过对所述光刻胶进行显影，在所述单元区和所述外部区中形成光刻胶图案；以及

使用所述光刻胶图案作为蚀刻掩模来蚀刻所述半导体衬底，

其中，所述EUV掩模包括：

所述EUV掩模的在第一区域中布置的多个主图案，所述第一区域在第一方向和基本垂直于所述第一方向的第二方向上与所述单元区相对应；以及

所述EUV掩模的在第二区域中的第一通道和第二通道，所述第二区域与所述外部区相对应，其中，所述第一通道和所述第二通道围绕所述多个主图案，其中，所述第一通道沿所述第一方向延伸并且具有线和空间图案，并且所述第二通道沿所述第二方向延伸并且具有突出图案。

2.根据权利要求1所述的方法，其中，所述多个主图案被布置为蜂窝结构，

其中，所述多个主图案中位于六边形的顶点处的第一主图案和所述多个主图案中位于所述六边形的中心点处的第二主图案形成第一六边形结构，

其中，位于所述第一六边形结构的顶点处的所述第一主图案成为所述多个主图案中分别位于第二六边形结构至第七六边形结构的中心点处的第二主图案，其中，所述第一六边形结构至所述第七六边形结构彼此不同，并且

其中，位于所述第二六边形结构的中心点处的所述第二主图案与第三六边形结构共享作为所述多个主图案中位于所述第三六边形结构的顶点处的第一主图案。

3.根据权利要求1所述的方法，其中，与所述EUV掩模的所述多个主图案相对应地，在所述半导体衬底的所述单元区中形成多个圆形光刻胶图案。

4.根据权利要求1所述的方法，其中，与所述EUV掩模的所述第一通道和所述第二通道相对应地，在所述半导体衬底的所述外部区中形成闭合的正方形坝形状的光刻胶图案。

5.根据权利要求4所述的方法，其中，与所述第一通道相邻的所述多个主图案沿所述第一方向布置。

6.根据权利要求4所述的方法，其中，与所述第二通道相邻的所述多个主图案沿所述第二方向以交替布置的方式布置。

7.根据权利要求1所述的方法，其中，当从所述EUV掩模反射的所述EUV光与在所述半导体衬底上形成的所述光刻胶重叠并且照射所述光刻胶N次时，所述EUV光的量超过与所述第一通道和所述第二通道相对应的所述光刻胶中的阈值光量，其中，N为2或更大的整数。

8.根据权利要求7所述的方法，其中，通过将所述EUV掩模从所述半导体衬底的中心点沿不同方向移动，所述光刻胶以与所述阈值光量相对应的剂量的1/N的EUV光剂量重叠并照射N次。

9.根据权利要求1所述的方法，其中，所述第一通道的所述线和空间图案包括至少两个线图案。

10.根据权利要求1所述的方法，其中，所述第二通道的所述突出图案包括第一突出部和第二突出部，其中，所述第一突出部朝向所述多个主图案延伸，并且所述第二突出部远离所述多个主图案延伸。

11.一种形成半导体器件的图案的方法，所述方法包括：

将极紫外EUV掩模从半导体衬底的中心点沿不同方向移动，并且将从所述EUV掩模反射的EUV光重叠并照射到所述半导体衬底上的光刻胶上；以及

对所述光刻胶进行显影以形成具有多个圆形图案和闭合的正方形坝图案的光刻胶图案，其中，所述圆形图案被布置为蜂窝结构，并且其中，所述闭合的正方形坝图案围绕所述多个圆形图案，

其中，所述EUV掩模的与所述闭合的正方形坝图案相对应的掩模图案包括：

第一通道，沿第一方向延伸并且具有线和空间图案；以及

第二通道，沿基本垂直于所述第一方向的第二方向延伸并且具有突出图案。

12.根据权利要求11所述的方法，其中，当所述多个圆形图案中的最外圆形图案的中心通过假想线彼此连接时，其中形成了四条边界线，并且

在所述四条边界线中，沿所述第一方向延伸并且彼此面对的两条边界线为直线，并且沿所述第二方向延伸并且彼此面对的两条边界线为Z字形线。

13.根据权利要求12所述的方法，其中，为直线的所述两条边界线面对所述坝图案的第一侧壁，其中，所述第一侧壁沿所述第一方向延伸，并且

为Z字形线的所述边界线面对所述坝图案的第二侧壁，其中，所述第二侧壁沿所述第二方向延伸。

14.根据权利要求12所述的方法，其中，所述第一通道的所述线和空间图案对应于为直线的所述边界线，并且

所述第二通道的所述突出图案对应于为Z字形线的所述边界线。

15.根据权利要求14所述的方法，其中，所述第一通道的所述线和空间图案包括交替布置的三个线图案和两个空间图案。

16.一种形成半导体器件的图案的方法，所述方法包括：将从EUV掩模反射的EUV光重叠并照射到光刻胶上，

其中，所述EUV掩模包括多个主图案、第一通道和第二通道，其中，所述多个主图案被布置为蜂窝形状，其中，所述第一通道围绕所述多个主图案，沿第一方向延伸，并且具有多条线，并且其中，所述第二通道沿基本垂直于所述第一方向的第二方向延伸并且具有突出图案。

17.根据权利要求16所述的方法，其中，所述第一通道的所述多条线包括线和空间图案，并且

所述第二通道的所述突出图案包括第一突出部和第二突出部，其中，所述第一突出部朝向所述多个主图案延伸，并且所述第二突出部远离所述多个主图案延伸。

18.根据权利要求17所述的方法，其中，所述第一通道和所述第二通道形成围绕所述多个主图案的闭合的正方形。

19.根据权利要求16所述的方法，其中，所述多个主图案、所述第一通道和所述第二通道的形状分别使用光学邻近校正OPC方法生成。

20.根据权利要求19所述的方法，其中，所述OPC方法包括：

形成所述多个主图案的第一OPC方法；以及

形成所述第一通道和所述第二通道的第二OPC方法，其中，所述第一OPC方法和所述第二OPC方法彼此分开执行。

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