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CN115911124A - 半导体结构及其形成方法 - Google Patents

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CN115911124A
CN115911124A CN202111161524.5A CN202111161524A CN115911124A CN 115911124 A CN115911124 A CN 115911124A CN 202111161524 A CN202111161524 A CN 202111161524A CN 115911124 A CN115911124 A CN 115911124A
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CN
China
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dielectric layer
sidewall
layer
forming
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王楠
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Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
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Publication date
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Abstract

一种半导体结构及其形成方法，其中方法包括：位于所述初始栅极结构侧壁和所述第一介电层之间还具有第一侧墙和第二侧墙，所述第一侧墙位于所述初始栅介质层侧壁和所述第二侧墙之间；在所述第一介电层内形成第一导电结构，所述第一导电结构位于所述栅极结构两侧的所述衬底表面；刻蚀所述初始栅介质层和所述第一侧墙，在第一导电结构和栅极层之间形成第一凹槽，所述第一凹槽暴露出所述栅极层侧壁，以所述栅极层底部的初始栅介质层形成栅介质层；在所述第一介电层和所述栅极结构表面形成第二介电层，所述第二介电层封闭所述第一凹槽顶部，在所述第一导电结构和所述栅极层之间形成空气侧墙，有利于减小寄生电容，提高器件的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着半导体技术工艺节点的演进，器件密度的上升带来了诸多问题，其中之一就是金属栅极(metal gate，MG)和接触孔(Contact)之间迅速增加的寄生电容。过大的寄生电容会显著影响器件的动态性能。目前通常使用低介电常数的介质层，如氧化硅或者氮化硅来作为金属栅极和接触孔之间的侧墙，用于消除这种影响。
然而，半导体器件寄生电容过大的问题仍然需要改善。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体器件寄生电容过大的问题。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底、位于基底上的鳍部和隔离结构，所述隔离结构还位于所述鳍部侧壁，且所述隔离结构顶部表面低于所述鳍部顶部表面；位于所述衬底上的第一介电层和位于所述第一介电层内的栅极结构，所述栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面，所述栅极结构包括栅极层、位于所述栅极层底部的栅介质层，位于所述栅极层侧壁具有空气侧墙和第二侧墙，所述空气侧墙位于所述栅极层和所述第二侧墙之间，且暴露出所述栅极层侧壁和所述第二侧墙；位于所述栅极结构两侧的鳍部内的源漏层；位于所述第一介电层内的第一导电结构，所述第一导电结构位于所述源漏层表面；位于所述第一介电层和所述栅极结构表面的第二介电层，所述第二介电层位于所述空气侧墙顶部，且所述空气侧墙还位于所述第一导电结构和所述栅极层之间。
可选的，所述栅介质层还包括位于所述栅极层侧壁的部分初始栅介质层。
可选的，还包括位于所述第一导电结构表面的第二导电结构和位于所述栅极层表面的第三导电结构，所述空气侧墙还位于所述第二导电结构和所述第三导电结构之间。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底、位于所述基底上的鳍部和隔离结构，所述隔离结构还位于所述鳍部侧壁，且所述隔离结构顶部表面低于所述鳍部顶部表面；在所述衬底上形成第一介电层和位于所述第一介电层内的初始栅极结构，所述初始栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面，所述初始栅极结构包括栅极层、位于所述栅极层侧壁表面和底部的初始栅介质层，位于所述初始栅极结构侧壁和所述第一介电层之间还具有第一侧墙和第二侧墙，所述第一侧墙位于所述初始栅介质层侧壁和所述第二侧墙之间；在所述第一介电层内形成第一导电结构，所述第一导电结构位于所述栅极结构两侧的所述衬底表面；刻蚀所述初始栅介质层和所述第一侧墙，在第一导电结构和栅极层之间形成第一凹槽，所述第一凹槽暴露出所述栅极层侧壁，以所述栅极层底部的初始栅介质层形成栅介质层，以所述初始栅极结构形成栅极结构；在所述第一介电层和所述栅极结构表面形成第二介电层，所述第二介电层封闭所述第一凹槽顶部，在所述第一导电结构和所述栅极层之间形成空气侧墙。
可选的，所述栅介质层还包括位于所述栅极层侧壁的部分初始栅介质层。
可选的，所述第一凹槽的形成方法包括：刻蚀所述第一侧墙至目标深度，保留的第一侧墙形成保护层；形成所述保护层后，刻蚀所述初始栅介质层。
可选的，所述第一导电结构位于所述栅极结构两侧的衬底内的源漏层表面；所述第一导电结构、所述初始栅极结构和所述源漏层的形成方法包括：形成所述第一介电层前，在部分所述衬底上形成伪栅极结构、位于所述伪栅极结构侧壁的第一侧墙和第二侧墙，且所述第一侧墙位于所述伪栅极结构和所述第二侧墙之间，所述伪栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面；在所述伪栅极结构两侧的鳍部内形成源漏层；形成所述源漏层后，在所述衬底上形成第一介电层，所述第一介电层位于所述伪栅极结构侧壁且暴露出所述伪栅极结构顶部表面；去除所述伪栅极结构，在所述第一介电层内形成栅开口；在所述栅开口内形成所述初始栅介质层和位于所述初始栅介质层表面的所述栅极层；在所述第一介电层内形成第一开口，所述第一开口暴露出部分所述源漏层表面；在所述第一开口内形成所述第一导电结构。
可选的，在形成所述第一凹槽之前，包括：在所述第一介电层、所述初始栅极结构、所述第一导电结构表面形成第三介电层；在所述第三介电层内形成第二凹槽，所述第二凹槽暴露出所述初始栅介质层和所述第一侧墙顶部表面。
可选的，所述第三介电层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
可选的，在形成所述第一凹槽之前，包括：在所述第一介电层、所述初始栅极结构、所述第一导电结构表面形成第三介电层；在所述第三介电层内形成第二导电结构，所述第二导电结构位于所述第一导电结构表面；在所述第三介电层内形成第三导电结构，所述第三导电结构位于所述栅极层表面；去除所述第三介质层，形成第二凹槽，所述第二凹槽使所述初始栅介质层和所述第一侧墙顶部表面暴露。
可选的，所述空气侧墙还位于所述第二导电结构和所述第三导电结构之间。
可选的，所述第三介电层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
可选的，所述第一侧墙的材料与所述第二侧墙的材料不同。
可选的，所述第二侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种；所述第一侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
可选的，所述栅介质层的材料包括高K介质材料；所述栅极层的材料包括金属。
可选的，所述第二介电层的形成工艺包括等离子体增强化学气相淀积工艺。
可选的，所述第二介电层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
可选的，所述第一凹槽深宽比范围为2：1至10：1。
现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，刻蚀所述初始栅介质层和所述第一侧墙，在第一导电结构和栅极层之间形成第一凹槽，所述第一凹槽暴露出所述栅极层侧壁，以所述栅极层底部的初始栅介质层形成栅介质层，去除了所述栅极层侧壁的初始栅介质层，降低了栅极层与第一导电结构之间的寄生电容；另一方面，在所述第一介电层和所述栅极结构表面形成第二介电层，所述第二介电层封闭所述第一凹槽顶部，在第一导电结构和栅极层之间形成空气侧墙，所述空气侧墙具有较小的介电常数，用于隔离栅极层与所述第一导电结构，能够减小所述栅极层与第一导电结构之间的寄生电容，从而提高器件的性能。
进一步，刻蚀所述第一侧墙至目标深度，保留的第一侧墙形成保护层，所述保护层用于在刻蚀过程中，保护后续形成的栅介质层不受损失，利于改善所述形成器件的栅极漏电流，提高器件的性能。
进一步，所述第一侧墙的材料与所述第二侧墙的材料不同，所述第二侧墙用于在刻蚀工艺中包含所述第一介电层不受刻蚀损伤，提高所形成的器件的性能稳定性。
本发明技术方案提供的半导体结构中，所述栅极结构包括栅极层、位于所述栅极层底部的栅介质层，所述半导体结构的栅极层侧壁没有栅介质层，因此降低了栅极层与第一导电结构之间的寄生电容；另一方面，所述空气侧墙还位于所述第一导电结构和所述栅极层之间，所述空气侧墙具有较小的介电常数，用于隔离栅极层与所述第一导电结构，能够减小所述栅极层与所述第一导电结构之间的寄生电容，从而提高器件的性能。
附图说明
图1是一种半导体结构的剖面结构示意图；
图2至图4是本发明一实施例的半导体结构的形成方法各步骤的结构示意图；
图5至图8是本发明另一实施例的半导体结构的形成方法各步骤的结构示意图；
图9至图13是本发明又一实施例的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，现有半导体器件寄生电容过大的问题仍然需要改善。现结合一种半导体结构进行说明分析。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1是一种半导体结构的剖面结构示意图。
请参考图1，所述半导体结构包括：衬底100；位于部分所述衬底100上的栅极结构，所述栅极结构包括栅极层101；位于栅极结构两侧所述衬底100内的源漏区102；位于所述衬底100上的介质层103，所述介质层103位于栅极结构102顶部和侧壁；位于介质层103内的导电插塞104，所述导电插塞104位于源漏区102上。
所述半导体结构中，所述栅极层101的材料金属。所述栅极层101采用金属替代栅工艺形成，所述栅极层101与衬底100之间具有高K介质材料形成的栅介质层105，用于改善所述栅极结构的漏电流和提高所形成的器件可靠性。随着集成电路的发展，半导体结构的特征尺寸越来越小，所述导电插塞104与所述栅极结构之间的间距也越来越小，从而所述导电插塞104与栅极结构之间的寄生电容越来越大。所述栅极结构还包括所述栅极层101侧壁的侧墙106，为降低所述寄生电容，所述侧墙106通常采用低K介质材料来降低所述寄生电容的影响。
然而，由于金属替代栅工艺的限制，所述栅介质层105还会形成于所述栅极层101的侧壁，由于所述栅介质层105采用高K介质材料，所述栅介质层105会造成所述寄生电容的增大，进而影响半导体结构的性能。另一实施例中，采用空气侧墙来替代所述侧墙，即利用空气侧墙具有较小的介质常数这一性能，来降低所述寄生电容的影响。然而，由于所述栅极结构采用金属替代栅工艺形成，所述栅极层侧壁不可避免地会引入栅介质层，所述栅介质层的存在，使进一步降低所述寄生电容受到限制。
为了解决上述问题，本发明提供的一种半导体结构的形成方法中，刻蚀所述初始栅介质层和所述第一侧墙，在第一导电结构和栅极层之间形成第一凹槽，所述第一凹槽暴露出所述栅极层侧壁，以所述栅极层底部的初始栅介质层形成栅介质层，去除了所述栅极层侧壁的初始栅介质层，降低了栅极层与第一导电结构之间的寄生电容；另一方面，在所述第一介电层和所述栅极结构表面形成第二介电层，所述第二介电层封闭所述第一凹槽顶部，在第一导电结构和栅极层之间形成空气侧墙，所述空气侧墙具有较小的介电常数，用于隔离栅极层与所述第一导电结构，能够减小所述栅极层与第一导电结构之间的寄生电容，从而提高器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图4是本发明一实施例的半导体结构的形成方法各步骤的结构示意图。
请参考图2，提供衬底201，所述衬底201包括基底(图中未标出)、位于所述基底上的鳍部(图中未标出)和隔离结构(图中未标出)，所述隔离结构还位于所述鳍部侧壁，且所述隔离结构顶部表面低于所述鳍部顶部表面。
在本实施例中，所述基底的材料为硅。
在其他实施例中，所述基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述鳍部的材料为硅。其他实施例中，所述鳍部的材料可以包括硅或锗硅中的一者或两者的结合。
后续，在所述衬底上形成第一介电层和位于所述第一介电层内的初始栅极结构，所述初始栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面，所述初始栅极结构包括栅极层、位于所述栅极层侧壁表面和底部的初始栅介质层，位于所述初始栅极结构侧壁和所述第一介电层之间还具有第一侧墙和第二侧墙，所述第一侧墙位于所述初始栅介质层侧壁和所述第二侧墙之间；在所述第一介电层内形成第一导电结构，所述第一导电结构位于所述栅极结构两侧的所述衬底表面。
具体地，所述第一导电结构位于所述栅极结构两侧的衬底内的源漏层表面。所述第一导电结构、所述初始栅极结构和所述源漏层的形成方法，请继续参考图2，并参考图3。
请继续参考图2，形成所述第一介电层(图中未标出)前，在部分所述衬底201上形成伪栅极结构(图中未标出)、位于所述伪栅极结构侧壁的第一侧墙204和第二侧墙207，且所述第一侧墙204位于所述伪栅极结构和所述第二侧墙207之间，所述伪栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面；在所述伪栅极结构两侧的鳍部内形成源漏层206；形成所述源漏层206后，在所述衬底201上形成第一介电层(图中未标出)，所述第一介电层位于所述伪栅极结构侧壁且暴露出所述伪栅极结构顶部表面；去除所述伪栅极结构，在所述第一介电层内形成栅开口(图中未标出)；在所述栅开口内形成所述初始栅介质层203和位于所述初始栅介质层表面的所述栅极层202；在所述第一介电层内形成第一开口(图中未标出)，所述第一开口暴露出部分所述源漏层206表面；在所述第一开口内形成所述第一导电结构205。
所述源漏层206的形成方法包括：以所述伪栅极结构为掩膜，在所述伪栅极结构两侧的鳍部内形成沟槽(图中未标出)；在所述沟槽内形成所述源漏层206。具体地，所述沟槽的形成过程还以所述第一侧墙204和所述第二侧墙207为掩膜。
所述初始栅介质层203的材料包括高K介质材料。所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铪。本实施例中，所述初始栅介质层203的材料为氧化铪。所述初始栅介质层203用于形成栅介质层。
所述栅极层202的材料包括金属，所述金属包括铜、铝或者钨。本实施例中，所述栅极层202的材料为钨。
所述第一侧墙204的材料与所述第二侧墙207的材料不同。所述第二侧墙207用于在刻蚀所述第一侧墙204的过程中，保护所述层间介质层201不受刻蚀损失。后续刻蚀所述第一侧墙204过程中，可以采用对所述第一侧墙204相对所述第二侧墙207具有较大选择比的刻蚀工艺，以减少对所述第二侧墙207的刻蚀损伤。
所述第二侧墙207的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二侧墙207的材料为氮化硅。
所述第一侧墙204的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一侧墙204的材料为氧化硅。
所述源漏层206内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子、砷离子或锑离子；所述P型离子包括硼离子、硼氟离子或铟离子。
请参考图3，刻蚀所述初始栅介质层203和所述第一侧墙204，在第一导电结构205和栅极层202之间形成第一凹槽208，所述第一凹槽208暴露出所述栅极层202侧壁，以所述栅极层202底部的初始栅介质层203形成栅介质层209，以所述初始栅极结构形成栅极结构。
所述第一凹槽208深宽比范围为2：1至10：1。
刻蚀所述初始栅介质层203，去除了所述栅极层202侧壁的初始栅介质层203，降低了栅极层202与第一导电结构205之间的寄生电容。
本实施例中，所述栅介质层209还包括位于所述栅极层202侧壁的部分初始栅介质层。所述第一侧墙204被刻蚀形成保护层210。所述保护层210使所述栅极层202侧壁的所述初始栅介质层203有少量保留，以减少过渡刻蚀而损伤到栅介质层209的情况发生，提高栅介质层209的性能。
本实施例中，所述初始栅介质层203和所述第一侧墙204可以在同一工艺中刻蚀去除。具体的，所述初始栅极介质层203的材料为氧化铪，所述第一侧墙204的材料为氧化硅，可以采用氢氟酸溶液进行刻蚀，以形成所述第一凹槽208。
另一实施例中，可以先刻蚀所述第一侧墙，后刻蚀所述初始栅介质层。
请参考图4，在所述第一介电层和所述栅极结构表面形成第二介电层211，所述第二介电层211封闭所述第一凹槽208顶部，在所述第一导电结构205和所述栅极层202之间形成空气侧墙212。
具体地，所述第二介电层211还位于所述第二侧墙207和所述第一导电结构205顶部表面。
所述第二介电层211的形成工艺包括等离子体增强化学气相淀积工艺。
在本实施例中，形成所述第二介电层211的工艺参数包括：反应气体包括硅烷、氮气、氧气和一氧化二氮的混合气体；气体流量范围为10标准毫升每分至30000标准毫升每分；压强范围为0.5托至20托；功率范围为100瓦至2000瓦。所述沉积工艺的反应气体能够优先在第一凹槽208顶部沉积，从而能够将所述第一凹槽208封闭成为密封腔212。
所述第二介电层211的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
至此，在第一导电结构205和栅极层202之间形成空气侧墙212，所述空气侧墙212具有较小的介电常数，用于隔离栅极层202与所述第一导电结构205，能够减小所述栅极层202与第一导电结构205之间的寄生电容，从而提高器件的性能。
图5至图8是本发明另一实施例的半导体结构的形成方法各步骤的结构示意图。
请在图2的基础上，继续参考图5，在形成所述第一凹槽之前，在所述第一介电层、所述初始栅极结构、所述第一导电结构205表面形成第三介电层301；在所述第三介电层301内形成第二凹槽302，所述第二凹槽302暴露出所述初始栅介质层203和所述第一侧墙204顶部表面。
具体地，所述第三介电层301还位于所述第一侧墙204和第二侧墙207顶部表面。
所述第三介电层301的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述第二凹槽302用于使所述初始栅介质层203和所述第一侧墙204顶部表面暴露，以便于后续对所述初始栅介质层203和所述第一侧墙204进行刻蚀。同时，所述第三介电层301在所述刻蚀工艺过程中，对所述栅极结构、所述第一导电结构205表面可以起到保护作用。
后续，刻蚀所述初始栅介质层203和所述第一侧墙204，在第一导电结构205和栅极层202之间形成第一凹槽，所述第一凹槽暴露出所述栅极层202侧壁，以所述栅极层202底部的初始栅介质层形成栅介质层。
本实施例中，所述第一凹槽采用两步刻蚀工艺形成，即先刻蚀所述第一侧墙204，后刻蚀所述初始栅介质层203。其他实施例中，所述初始栅介质层和所述第一侧墙可以在同一工艺中刻蚀去除。
本实施例中，所述第一凹槽的形成方法请参考图6至图7。
请参考图6，刻蚀所述第一侧墙204至目标深度，保留的第一侧墙204形成保护层303。
本实施例中，所述第一侧墙204的材料为氮化硅。本实施例中，所述第二侧墙207的材料为氮碳化硅，为避免所述第一侧墙204的刻蚀过程对所述第二侧墙207的影响，在刻蚀所述第一侧墙204的工艺过程中，可以选用对第一侧墙204和所述第二侧墙207具有较大选择比的工艺。本实施例中，所述第一侧墙204可以采用磷酸溶液进行刻蚀。
所述保护层303用于在刻蚀过程中，保护后续形成的栅介质层不受损伤，利于改善所述形成器件的栅极漏电流，提高器件的性能。
请参考图7，形成所述保护层303后，刻蚀所述初始栅介质层203。
本实施例中，所述初始栅介质层203的材料为氧化铪。所述初始栅介质层203可以采用氢氟酸溶液进行刻蚀。
刻蚀所述初始栅介质层203和所述第一侧墙204，在第一导电结构205和栅极层202之间形成第一凹槽304，所述第一凹槽304暴露出所述栅极层202侧壁，以所述栅极层202底部的初始栅介质层203形成栅介质层305，以所述初始栅极结构形成栅极结构。
所述第一凹槽304后续用于形成空气侧墙。
刻蚀所述初始栅介质层203，去除了所述栅极层202侧壁的初始栅介质层203，降低了栅极层202与第一导电结构205之间的寄生电容。
请参考图8，在所述第一介电层和所述栅极结构表面形成第二介电层305，所述第二介电层305封闭所述第一凹槽304顶部，在所述第一导电结构205和所述栅极层202之间形成空气侧墙306。
具体地，所述第二介质层305还位于所述第二凹槽302内。
所述第二介电层305的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
至此，在第一导电结构205和栅极层202之间形成空气侧墙306，所述空气侧墙306具有较小的介电常数，用于隔离栅极层202与所述第一导电结构205，能够减小所述栅极层202与第一导电结构205之间的寄生电容，从而提高器件的性能。
图9至图13是本发明又一实施例的半导体结构的形成方法各步骤的结构示意图。
请在图2的基础上，继续参考图9，在形成所述第一凹槽之前，在所述第一介电层、所述初始栅极结构、所述第一导电结构205表面形成第三介电层401。
具体地，所述第三介电层401还位于所述第一侧墙204和第二侧墙207顶部表面。
所述第三介电层401的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
请参考图10，在所述第三介电层401内形成第二导电结构402，所述第二导电结构402位于所述第一导电结构205表面；在所述第三介电层401内形成第三导电结构403，所述第三导电结构403位于所述栅极层202表面。
请参考图11，去除所述第三介质层401，形成第二凹槽404，所述第二凹槽404使所述初始栅介质层203和所述第一侧墙204顶部表面暴露。
所述第二凹槽404使所述初始栅介质层203和所述第一侧墙204顶部表面暴露，以为后续刻蚀所述初始栅介质层203和所述第一侧墙204做准备。
请参考图12，刻蚀所述初始栅介质层203和所述第一侧墙204，在第一导电结构205和栅极层202之间形成第一凹槽405，所述第一凹槽405暴露出所述栅极层202侧壁，以所述栅极层202底部的初始栅介质层203形成栅介质层406，以所述初始栅极结构形成栅极结构。
所述第一凹槽208深宽比范围为2：1至10：1。
本实施例中，所述初始栅介质层203和所述第一侧墙204可以在同一工艺中刻蚀去除。具体的，所述初始栅极介质层203的材料为氧化铪，所述第一侧墙204的材料为氧化硅，可以采用氢氟酸溶液进行刻蚀，以形成所述第一凹槽208。
另一实施例中，可以先刻蚀所述第一侧墙，后刻蚀所述初始栅介质层。
请参考图13，在所述第一介电层和所述栅极结构表面形成第二介电层408，所述第二介电层408封闭所述第一凹槽405顶部，在所述第一导电结构205和所述栅极层202之间形成空气侧墙409。
本实施例中，所述第二介质层408还位于所述第二凹槽404内。
本实施例中，所述空气侧墙409还位于所述第二导电结构402和所述第三导电结构403之间。
至此，在第一导电结构205和栅极层202之间形成空气侧墙409，所述空气侧墙409具有较小的介电常数，用于隔离栅极层202与所述第一导电结构205，能够减小所述栅极层202与第一导电结构205之间的寄生电容，从而提高器件的性能。
相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图13，衬底201，所述衬底201包括基底(图中未标出)、位于基底上的鳍部(图中未标出)和隔离结构(图中未标出)，所述隔离结构还位于所述鳍部侧壁，且所述隔离结构顶部表面低于所述鳍部顶部表面；位于所述衬底201上的第一介电层(图中未标出)和位于所述第一介电层内的栅极结构，所述栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面，所述栅极结构包括栅极层202、位于所述栅极层底部的栅介质层407，位于所述栅极层202侧壁具有空气侧墙409和第二侧墙207，所述空气侧墙409位于所述栅极层202和所述第二侧墙207之间，且暴露出所述栅极层202侧壁和所述第二侧墙207；位于所述栅极结构两侧的鳍部内的源漏层206；位于所述第一介电层内的第一导电结构205，所述第一导电结构205位于所述源漏层206表面；位于所述第一介电层和所述栅极结构表面的第二介电层408，所述第二介电层408位于所述空气侧墙409顶部，且所述空气侧墙409还位于所述第一导电结构205和所述栅极层202之间。
所述栅极结构包括栅极层202、位于所述栅极层202底部的栅介质层407，所述半导体结构的栅极层202侧壁没有栅介质层，因此降低了栅极层202与第一导电结构205之间的寄生电容；另一方面，所述空气侧墙409具有较小的介电常数，用于隔离栅极层202与所述第一导电结构205，能够减小所述栅极层202与所述第一导电结构205之间的寄生电容，从而提高器件的性能。
本实施例中，所述栅介质层407还包括位于所述栅极层202侧壁的部分初始栅介质层。另一实施例中，所述栅极层202侧壁的无初始栅介质层。所述半导体结构的栅极层侧壁没有栅介质层或仅保留少量的初始栅介质层，因此降低了栅极层与第一导电结构之间的寄生电容。
本实施例中，所述半导体结构还包括位于所述第一导电结构205表面的第二导电结构402和位于所述栅极层202表面的第三导电结构403，所述空气侧墙409还位于所述第二导电结构402和所述第三导电结构403之间。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括基底、位于基底上的鳍部和隔离结构，所述隔离结构还位于所述鳍部侧壁，且所述隔离结构顶部表面低于所述鳍部顶部表面；位于所述衬底上的第一介电层和位于所述第一介电层内的栅极结构，所述栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面，所述栅极结构包括栅极层、位于所述栅极层底部的栅介质层，位于所述栅极层侧壁具有空气侧墙和第二侧墙，所述空气侧墙位于所述栅极层和所述第二侧墙之间，且暴露出所述栅极层侧壁和所述第二侧墙；
位于所述栅极结构两侧的鳍部内的源漏层；
位于所述第一介电层内的第一导电结构，所述第一导电结构位于所述源漏层表面；
位于所述第一介电层和所述栅极结构表面的第二介电层，所述第二介电层位于所述空气侧墙顶部，且所述空气侧墙还位于所述第一导电结构和所述栅极层之间。
2.如权利要求1所述的半导体结构，其特征在于，所述栅介质层还包括位于所述栅极层侧壁的部分初始栅介质层。
3.如权利要求1所述的半导体结构，其特征在于，还包括位于所述第一导电结构表面的第二导电结构和位于所述栅极层表面的第三导电结构，所述空气侧墙还位于所述第二导电结构和所述第三导电结构之间。
4.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括基底、位于所述基底上的鳍部和隔离结构，所述隔离结构还位于所述鳍部侧壁，且所述隔离结构顶部表面低于所述鳍部顶部表面；
在所述衬底上形成第一介电层和位于所述第一介电层内的初始栅极结构，所述初始栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面，所述初始栅极结构包括栅极层、位于所述栅极层侧壁表面和底部的初始栅介质层，位于所述初始栅极结构侧壁和所述第一介电层之间还具有第一侧墙和第二侧墙，所述第一侧墙位于所述初始栅介质层侧壁和所述第二侧墙之间；
在所述第一介电层内形成第一导电结构，所述第一导电结构位于所述栅极结构两侧的所述衬底表面；
刻蚀所述初始栅介质层和所述第一侧墙，在第一导电结构和栅极层之间形成第一凹槽，所述第一凹槽暴露出所述栅极层侧壁，以所述栅极层底部的初始栅介质层形成栅介质层，以所述初始栅极结构形成栅极结构；
在所述第一介电层和所述栅极结构表面形成第二介电层，所述第二介电层封闭所述第一凹槽顶部，在所述第一导电结构和所述栅极层之间形成空气侧墙。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述栅介质层还包括位于所述栅极层侧壁的部分初始栅介质层。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一凹槽的形成方法包括：刻蚀所述第一侧墙至目标深度，保留的第一侧墙形成保护层；形成所述保护层后，刻蚀所述初始栅介质层。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一导电结构位于所述栅极结构两侧的衬底内的源漏层表面；所述第一导电结构、所述初始栅极结构和所述源漏层的形成方法包括：形成所述第一介电层前，在部分所述衬底上形成伪栅极结构、位于所述伪栅极结构侧壁的第一侧墙和第二侧墙，且所述第一侧墙位于所述伪栅极结构和所述第二侧墙之间，所述伪栅极结构横跨所述鳍部，且位于部分所述鳍部侧壁和顶部表面；在所述伪栅极结构两侧的鳍部内形成源漏层；形成所述源漏层后，在所述衬底上形成第一介电层，所述第一介电层位于所述伪栅极结构侧壁且暴露出所述伪栅极结构顶部表面；去除所述伪栅极结构，在所述第一介电层内形成栅开口；在所述栅开口内形成所述初始栅介质层和位于所述初始栅介质层表面的所述栅极层；在所述第一介电层内形成第一开口，所述第一开口暴露出部分所述源漏层表面；在所述第一开口内形成所述第一导电结构。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述第一凹槽之前，包括：在所述第一介电层、所述初始栅极结构、所述第一导电结构表面形成第三介电层；在所述第三介电层内形成第二凹槽，所述第二凹槽暴露出所述初始栅介质层和所述第一侧墙顶部表面。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第三介电层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述第一凹槽之前，包括：在所述第一介电层、所述初始栅极结构、所述第一导电结构表面形成第三介电层；在所述第三介电层内形成第二导电结构，所述第二导电结构位于所述第一导电结构表面；在所述第三介电层内形成第三导电结构，所述第三导电结构位于所述栅极层表面；去除所述第三介质层，形成第二凹槽，所述第二凹槽使所述初始栅介质层和所述第一侧墙顶部表面暴露。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述空气侧墙还位于所述第二导电结构和所述第三导电结构之间。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第三介电层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
13.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料与所述第二侧墙的材料不同。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第二侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种；所述第一侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
15.如权利要求4所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料包括高K介质材料；所述栅极层的材料包括金属。
16.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第二介电层的形成工艺包括等离子体增强化学气相淀积工艺。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第二介电层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
18.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一凹槽深宽比范围为2：1至10：1。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230155005A1 (en) * 2021-11-12 2023-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013166632A1 (zh) * 2012-05-08 2013-11-14 中国科学院微电子研究所 半导体器件及其制造方法
CN104425233A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 去除栅介质层的方法
CN105762108A (zh) * 2014-12-19 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107665864A (zh) * 2016-07-27 2018-02-06 格罗方德半导体公司 具有气隙间隔件的finfet及其形成方法
CN109427653A (zh) * 2017-08-31 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20200403094A1 (en) * 2019-06-20 2020-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
CN113363210A (zh) * 2020-05-26 2021-09-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI716601B (zh) * 2017-06-06 2021-01-21 聯華電子股份有限公司 半導體元件及其製作方法
TWI727068B (zh) * 2017-07-03 2021-05-11 聯華電子股份有限公司 半導體裝置以及其製作方法
US10714342B2 (en) * 2018-07-31 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013166632A1 (zh) * 2012-05-08 2013-11-14 中国科学院微电子研究所 半导体器件及其制造方法
CN104425233A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 去除栅介质层的方法
CN105762108A (zh) * 2014-12-19 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107665864A (zh) * 2016-07-27 2018-02-06 格罗方德半导体公司 具有气隙间隔件的finfet及其形成方法
CN109427653A (zh) * 2017-08-31 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20200403094A1 (en) * 2019-06-20 2020-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
CN113363210A (zh) * 2020-05-26 2021-09-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法

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