CN115801712B - 一种板间多通道tr系统同步的方法及装置 - Google Patents
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Abstract
本发明TR系统领域，具体涉及一种板间多通道TR系统同步的方法及装置。本发明先通过低速基准时钟(基频模块提供)采样波控分机发送的校准命令信号，以达到每个数字TR通道板执行同步命令的时刻一致，再在板内以固定延迟时间来分步对时钟芯片执行同步操作，实现TR系统所有通道同步，最后将ADC芯片的输入和DAC芯片输出短接，通过波控分机采集各通道的自发自收测试波形来完成校准验证。本发明对同步过程精细划分并附加校验，使整个过程全部可控。
Description
技术领域
本发明属于TR系统领域，具体涉及一种板间多通道TR系统同步的方法及装置。
背景技术
随着相控阵雷达的发展，雷达的阵列规模日益庞大，TR通道数量从初始一维时的十几个骤增到现在的几千个。随着通道数的增加，通道间的同步成为制约雷达检测能力的一个重要因素。同时出于对更高检测能力的追求，雷达发射的波形带宽也越来越宽，窄带情况下相控阵雷达使用的移相控制能力已经不能满足宽带雷达的相控要求，新的大宽带、超宽带雷达要求通道具有精确时移的能力，而精确时移又需要极强的通道间同步能力作为时移的基准。
当前雷达TR通道的数据传输普遍使用JESD204B协议，同步过程往往通过时钟芯片自带的分频器复位和SYSREF同步来实现，同步过程均在一个数字TR通道板内实现。至于通道间的同步能力，只能靠外部传输电缆的等长来尽量满足，电缆的等长性越好，通道同步能力就越强。而一般电缆的等长精度都达不到完全满足通道间同步的要求，除非花费大量经费采购定制的电缆。而且采用这种同步方式，无法确定每一通道的同步情况，非常不利于调试和维修，同时在通用性方面受到极大限制，极易造成电缆的浪费。因此，研究一种板间多通道TR系统同步的方法是非常有必要的。
发明内容
针对现有技术的不足，本发明提供了一种板间多通道TR系统同步的方法及装置。本发明先通过低速基准时钟(基频模块提供)采样波控分机发送的校准命令信号，以达到每个数字TR通道板执行同步命令的时刻一致，再在板内以固定延迟时间来分步对时钟芯片执行同步操作，实现TR系统所有通道同步，最后将ADC芯片的输入和DAC芯片输出短接，通过波控分机采集各通道的自发自收测试波形来完成校准验证。
本发明的技术方案是：一种板间多通道TR系统同步的装置，包括波控分机、基频模块、多个数字TR通道板，波控分机包括有人机交互界面的电脑和光电转接板来进行光同步控制、波形发射控制、通道时延检测，基频模块提供系统时钟和低速基准时钟，数字TR通道板包括光电转换模块、FPGA、时钟芯片(带JESD204B同步)、ADC芯片、DAC芯片；光电转换模块用来收发波控光信号，进行波控分机和数字TR通道板内FPGA的数据传输；FPGA根据波控命令控制数字TR通道板的整个同步过程，接收波控分机下发的波控校准命令信号、时延参数和测试波形数据，并将自身采集的低速基准时钟数据和ADC芯片采集的测试波形数据回传给波控分机；时钟芯片用来产生ADC芯片和DAC芯片的时钟，完成各个时钟的相位对齐，同时控制ADC芯片和DAC芯片完成JESD204B数据链路的同步；ADC芯片用来采集测试波形数据发送给FPGA，同时被动完成同步；DAC芯片用来发射FPGA发送的测试波形数据，同时被动完成同步。根据如上所述的一种板间多通道TR系统同步的装置，其特征在于：FPGA包含波形数据收发模块、光纤数据收发模块、时钟操作模块；波形数据收发模块用来发送波形数据给DAC芯片和接收ADC芯片采集的波形数据；光纤数据收发模块用接收波控分机下发的波控校准命令信号、时延参数和测试波形数据，并将自身采集的低速基准时钟数据和ADC芯片采集的测试波形数据回传给波控分机。
根据如上所述的一种板间多通道TR系统同步的装置，时钟操作模块包含时钟配置模块、命令处理模块、校准控制模块；时钟配置模块用来配置时钟芯片，产生合适的ADC和DAC时钟；命令处理模块用来处理波控命令和数据，根据波控命令来判断同步启动时刻、采集低速基准时钟数据、解析时延参数并控制时钟配置模块完成配置过程；校准控制模块用来发送同步控制信号，并分步将同步控制信号作为分频器复位信号和数据链同步信号来完成时钟芯片的输出相位对齐和配置JESD204B数据链路的同步。
本发明的有益效果是：通过光信号来控制数字TR通道板间的同步过程，提高了TR系统各个通道同步的便捷性，有利于TR系统的软件化；使用了独立的低速基准时钟来同步波控校准命令信号，降低了对光纤长度和光电转换模块的时延一致性要求，使允许的最大时延误差降低为低速基准时钟周期的一半，而使用低速基准时钟也降低了对射频电缆等长精度的要求；将同步过程进行了细化，增加了同步精度，并提高了同步过程的可控性；额外增加了独立校验ADC接收同步和DAC发射同步能力的过程，使同步过程的实施和校验形成了闭环。
附图说明
图1为系统原理框图。
图2为FPGA内数字模块结构图。
图3为同步流程图。
图4为波控校准命令信号采样时序图(为直观表现，低速基准时钟以数字时钟方式展示)。
图5为波控分机输出的光信号时延调节示意图。
具体实施方式
以下结合附图对本发明的具体实施方式做进一步的详细说明。
如图1所示，本发明的硬件包括波控分机、基频模块、多个数字TR通道板，波控分机包括有人机交互界面的电脑和光电转接板来进行光同步控制、波形发射控制、通道时延检测，基频模块提供系统时钟和低速基准时钟，基频模块提供的系统时钟按需选择，而低速基准时钟一般在25MHz以下。数字TR通道板包括光电转换模块、FPGA、时钟芯片、ADC芯片、DAC芯片。光电转换模块用来收发波控光信号，由于宽带波形数据率较高，一般选用6.25Gb/s以上的设备。ADC芯片和DAC芯片需要选择能通过JESD204B传输数据的高速采样芯片，ADC芯片一般选择AD9680系列或类似国产替代型号，DAC芯片一般选择AD9154或性能更优秀的芯片。时钟芯片需要选择带JESD204B同步功能的芯片，一般选择HMC7043或HMC7044。FPGA一般选择能提供足够高速串行收发器的XILINX的V7系列以上。
如图2所示，FPGA包含波形数据收发模块、光纤数据收发模块、时钟操作模块；波形数据收发模块用来发送波形数据给DAC芯片和接收ADC芯片采集的波形数据；光纤数据收发模块用接收波控分机下发的波控校准命令信号、时延参数和测试波形数据，并将自身采集的低速基准时钟数据和ADC芯片采集的测试波形数据回传给波控分机；时钟操作模块包含时钟配置模块、命令处理模块、校准控制模块；时钟配置模块用来配置时钟芯片，产生合适的ADC和DAC时钟；命令处理模块用来处理波控分机发送的波控命令和数据，根据波控命令来判断同步启动时刻、采集低速基准时钟数据、解析时延参数并控制时钟配置模块完成配置过程；校准控制模块用来发送同步控制信号，并分步将同步控制信号作为分频器复位信号和数据链同步信号来完成时钟芯片的输出相位对齐和配置JESD204B数据链路的同步。
整个同步过程的简要步骤如图3所示，下文以系统时钟640MHz、低速基准时钟20MHz为例，说明本发明的方案。
上电启动后，FPGA使用低速基准时钟作为配置时钟，配置时钟芯片的输出，使ADC时钟为640MHz、DAC时钟为1280MHz而FPGA时钟为160MHz，配置完成后启动FPGA的GTX收发器，使用低速基准时钟的上升沿采样波控分机发送的波控校准命令信号。
如图4所示，为保证每次发送的波控校准命令信号上升沿与低速基准时钟下降沿的相对位置不变，则波控校准命令信号的并行时钟周期要与低速基准时钟相参且为它的整数倍(当前为16倍)。为保证所有数字TR通道板的低速基准时钟都能在同一个下降沿采样到波控校准命令信号的上升沿，则波控校准命令信号的脉冲宽度要大于低速基准时钟的周期(50ns)，且波控校准命令信号的时延误差不能超过低速基准时钟的周期的一半(25ns)。
挑选同型号等长的射频电缆连接基频模块与各个数字TR通道板，挑选同型号等长的光纤连接波控分机与各个数字TR通道板，由于每个通道的波控校准命令信号的时延误差不能超过低速基准时钟周期的一半(25ns)，因此每一个数字TR通道板电缆与光纤叠加的等长要求为时延误差不能超过总允许误差(25ns)。
如图5所示，波控分机通过光纤发送波控校准命令信号给其中一个数字TR通道板，数字TR通道板收到后，用光信号恢复时钟的上升沿采样该板FPGA收到的低速基准时钟，经过固定延迟时间后，将采样结果通过光纤回传给波控分机。波控分机收到数字TR通道板回传的低速基准时钟后，比较低速基准时钟的下降沿与波控校准命令信号的上升沿时间差，根据结果调节光信号时延，使波控校准命令信号的上升沿时刻正好处于该板FPGA收到的低速基准时钟的下降沿时刻，并将该板的第一个通道作为TR系统的基准通道，保证所有数字TR通道板接收到的低速校准时钟不偏移到其他周期。
波控分机再次通过光纤发送波控校准命令信号给所有的数字TR通道板，各个数字TR通道板内的FPGA使用低速基准时钟采样到波控校准命令信号的上升沿后，将时钟芯片的同步配置为时钟相位同步模式，发送分频器复位信号给时钟芯片，使时钟芯片各个时钟通道输出前的分频器同时复位启动，保证输出给各个ADC芯片和DAC芯片以及FPGA的时钟相位对齐。
完成时钟相位对齐后，FPGA将时钟芯片的同步配置为JESD204B同步模式，发送数据链同步信号给时钟芯片并控制时钟芯片输出的SYSREF同步信号，以此来完成各个ADC芯片和DAC芯片与FPGA之间的JESD204B数据链路的同步。其中从采样到波控校准命令信号的上升沿到发送SYSREF同步信号之间的延时为固定延时，以保证各个数字TR通道板的FPGA处理时间一致。
同步过程初步设置完成后，使用射频电缆连接其中一个通道的ADC芯片的射频输入和DAC芯片的射频输出，波控分机发送测试波形数据给各个数字TR通道板并进一步控制板内DAC芯片产生测试波形，对应的ADC芯片接收测试波形后发送到FPGA，在FPGA内处理后经由光纤发回波控分机。波控分机接收到该通道数据后，保持一端连接的ADC芯片不变，连续更换连接的另一端DAC芯片，直到所有DAC芯片测试完毕。波控分机以基准通道为参考，对各个数字TR通道板上的每一路通道数据比较时延差，得出各个通道DAC芯片时钟需要重新配置的时延参数。再次保持一端连接的DAC芯片不变，连续更换连接的另一端ADC芯片，直到所有ADC芯片测试完毕，波控分机以基准通道为参考，对各个数字TR通道板上的每一路通道数据比较时延差，得出各个通道ADC芯片时钟需要重新配置的时延参数发送给对应通道的FPGA。FPGA根据时延参数重新配置时钟芯片各个时钟通道的延迟来调节ADC芯片时钟和DAC芯片时钟的时延，以达到接收和发射同步的效果。
本发明的一种板间多通道TR系统同步的方法,包含以下步骤：
步骤1：挑选同型号等长的射频电缆连接基频模块与各个数字TR通道板，挑选同型号等长的光纤连接波控分机与各个数字TR通道板，使用波控分机通过光纤发送波控校准命令信号给其中一个数字TR通道板；
步骤2：数字TR通道板从光纤中接收到波控校准命令信号后，使用光信号中自带的恢复时钟的上升沿来采样该板FPGA收到的低速基准时钟(基频模块提供)，经过固定延迟时间后，将采样结果通过光纤回传给波控分机；
步骤3：波控分机收到数字TR通道板采集并回传的低速基准时钟后，比较低速基准时钟下降沿与波控校准命令信号上升沿的时间差，根据结果调节波控分机输出的光信号的时延，使波控校准命令信号的上升沿时刻正好处于该板FPGA收到的低速基准时钟的下降沿时刻，并将该板的其中一个通道作为TR系统的基准通道；
步骤4：波控分机再次通过光纤发送波控校准命令信号给所有的数字TR通道板，各个数字TR通道板内的FPGA使用低速基准时钟读取波控校准命令信号的上升沿；
步骤5：数字TR通道板读取到波控校准命令信号的上升沿后，板内FPGA将时钟芯片配置为分频器复位模式，并根据低速基准时钟读取到的波控校准命令信号对时钟芯片内部锁相后的分频器进行复位，使输出给各个ADC芯片与DAC芯片的时钟相位对齐；
步骤6：经过固定延迟时间后，数字TR通道板内的FPGA再将时钟芯片配置为JESD204B同步模式，对各个ADC芯片与DAC芯片内部的JESD204B数据链路进行同步，使各个ADC芯片与DAC芯片的JESD204B数据链路对齐。此时同步过程已完成，但无法确保所有同步过程都已进行，其没有经过测试验证，各通道间因为芯片不同批次导致可能存在一定的时延误差。
步骤7：每个数字TR通道板一般包含多个通道，每个通道包括接收的ADC芯片和发射的DAC芯片，连接步骤3中基准通道的ADC芯片的射频输入和DAC芯片的射频输出，将该基准通道作为基准测试通道，该ADC芯片为基准数据采集点，该DAC芯片为基准测试波形输出源；
波控分机发送测试波形数据给该数字TR通道板并进一步控制板内DAC芯片产生测试波形，基准数据采集点采集该数据进行存储；保持基准数据采集点不变，按照此方式对所有的数字TR通道板的DAC芯片进行测试，将所有采集的测试波形数据发送给波控分机，波控分机将其他通道与基准测试通道的测试波形数据对比时延差，得出各个通道的DAC时钟需要配置的时延参数；
保持基准测试波形输出源不变，按照此方式对所有的数字TR通道板的ADC芯片进行测试，将所有采集的数据发送给波控分机，波控分机将其他通道与基准测试通道的测试波形数据对比时延差，得出各个通道的ADC时钟需要配置的时延参数；
步骤8：波控分机将各个通道的ADC时钟和DAC时钟需要配置的时延参数发送给对应通道的FPGA，FPGA根据时延参数重新配置时钟芯片中各个时钟通道的延迟来调节各个通道接收和发射的时延，使TR系统各通道同步。
本发明的射频电缆更换过程可以通过电控开关矩阵来实现，以达到同步设置过程的全软件化。本发明使用低速基准时钟来采样波控校准命令信号，以排除光纤长度误差和光电转换器延时误差的干扰。本发明通过多次同步过程，降低了对线缆和电子器件的时延一致性要求。本发明通过同步校验过程，使同步全程可控。
Claims (6)
1.一种板间多通道TR系统同步的方法，其特征在于：包含以下步骤：
步骤1：波控分机通过光纤发送波控校准命令信号给其中一个数字TR通道板；
步骤2：数字TR通道板从光纤中接收到波控校准命令信号后，使用光信号中自带的恢复时钟的上升沿来采样该板FPGA收到的低速基准时钟，经过固定延迟时间后，将采样结果通过光纤回传给波控分机；
步骤3：波控分机收到数字TR通道板采集并回传的低速基准时钟后，比较低速基准时钟下降沿与波控校准命令信号上升沿的时间差，根据结果调节波控分机输出的光信号的时延，使波控校准命令信号的上升沿时刻正好处于该板FPGA收到的低速基准时钟的下降沿时刻，并将该板的其中一个通道作为TR系统的基准通道；
步骤4：波控分机再次通过光纤发送波控校准命令信号给所有的数字TR通道板，各个数字TR通道板内的FPGA使用低速基准时钟读取波控校准命令信号的上升沿；
步骤5：数字TR通道板读取到波控校准命令信号的上升沿后，板内FPGA将时钟芯片配置为分频器复位模式，并根据低速基准时钟读取到的波控校准命令信号对时钟芯片内部锁相后的分频器进行复位，使输出给各个ADC芯片与DAC芯片的时钟相位对齐；
步骤6：经过固定延迟时间后，数字TR通道板内的FPGA再将时钟芯片配置为JESD204B同步模式，对各个ADC芯片与DAC芯片内部的JESD204B数据链路进行同步，使各个ADC芯片与DAC芯片的JESD204B数据链路对齐；还包括以下步骤：
步骤7：连接步骤3中基准通道的ADC芯片的射频输入和DAC芯片的射频输出，将该基准通道作为基准测试通道，该ADC芯片为基准数据采集点，该DAC芯片为基准测试波形输出源；
波控分机发送测试波形数据给该数字TR通道板并进一步控制板内DAC芯片产生测试波形，基准数据采集点采集该数据进行存储；保持基准数据采集点不变，按照此方式对所有的数字TR通道板的DAC芯片进行测试，将所有采集的测试波形数据发送给波控分机，波控分机将其他通道与基准测试通道的测试波形数据对比时延差，得出各个通道的DAC时钟需要配置的时延参数；
保持基准测试波形输出源不变，按照此方式对所有的数字TR通道板的ADC芯片进行测试，将所有采集的数据发送给波控分机，波控分机将其他通道与基准测试通道的测试波形数据对比时延差，得出各个通道的ADC时钟需要配置的时延参数；
步骤8：波控分机将各个通道的ADC时钟和DAC时钟需要配置的时延参数发送给对应通道的FPGA，FPGA根据时延参数重新配置时钟芯片中各个时钟通道的延迟来调节各个通道接收和发射的时延，使TR系统各通道同步。
2.根据权利要求1所述的一种板间多通道TR系统同步的方法，其特征在于：连接基频模块与各个数字TR通道板的射频电缆同型号且等长；连接波控分机与各个数字TR通道板的光纤同型号且等长。
3.根据权利要求1所述的一种板间多通道TR系统同步的方法，其特征在于：FPGA接收到的波控分机的同步光信号在不同通道间允许的最大时延误差为低速基准时钟周期的一半。
4.一种板间多通道TR系统同步的装置，用于执行权利要求1至3任意一项板间多通道TR系统同步的方法，包括波控分机、基频模块、多个数字TR通道板，波控分机包括有人机交互界面的电脑和光电转接板来进行光同步控制、波形发射控制、通道时延检测，基频模块提供系统时钟和低速基准时钟，数字TR通道板包括光电转换模块、FPGA、时钟芯片（带JESD204B同步）、ADC芯片、DAC芯片；其特征在于：光电转换模块用来收发波控光信号，进行波控分机和数字TR通道板内FPGA的数据传输；FPGA根据波控命令控制数字TR通道板的整个同步过程，接收波控分机下发的波控校准命令信号、时延参数和测试波形数据，并将自身采集的低速基准时钟数据和ADC芯片采集的测试波形数据回传给波控分机；时钟芯片用来产生ADC芯片和DAC芯片的时钟，完成各个时钟的相位对齐，同时控制ADC芯片和DAC芯片完成JESD204B数据链路的同步；ADC芯片用来采集测试波形数据发送给FPGA，同时被动完成同步；DAC芯片用来发射FPGA发送的测试波形数据，同时被动完成同步。
5.根据权利要求4所述的一种板间多通道TR系统同步的装置，其特征在于：FPGA包含波形数据收发模块、光纤数据收发模块、时钟操作模块；波形数据收发模块用来发送波形数据给DAC芯片和接收ADC芯片采集的波形数据；光纤数据收发模块用接收波控分机下发的波控校准命令信号、时延参数和测试波形数据，并将自身采集的低速基准时钟数据和ADC芯片采集的测试波形数据回传给波控分机。
6.根据权利要求5所述的一种板间多通道TR系统同步的装置，其特征在于：时钟操作模块包含时钟配置模块、命令处理模块、校准控制模块；时钟配置模块用来配置时钟芯片，产生合适的ADC和DAC时钟；命令处理模块用来处理波控命令和数据，根据波控命令来判断同步启动时刻、采集低速基准时钟数据、解析时延参数并控制时钟配置模块完成配置过程；校准控制模块用来发送同步控制信号，并分步将同步控制信号作为分频器复位信号和数据链同步信号来完成时钟芯片的输出相位对齐和配置JESD204B数据链路的同步。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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