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CN115565565B - 控制电路、读写方法以及存储器 - Google Patents

控制电路、读写方法以及存储器 Download PDF

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CN115565565B CN202110750195.1A CN202110750195A CN115565565B CN 115565565 B CN115565565 B CN 115565565B CN 202110750195 A CN202110750195 A CN 202110750195A CN 115565565 B CN115565565 B CN 115565565B
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Abstract

本发明实施例提供一种控制电路、读写方法以及存储器，控制电路包括：预充电模块，直接电连接位线和/或互补位线，响应于预充电信号，对位线和/或互补位线进行预充电，以使位线的电压和/或互补位线的电压达到预充电电压；放大模块，放大模块具有第一节点和第二节点，且响应于控制信号，使第一节点与互补位线之间电连接以对互补位线的信号进行放大，且使第二节点与位线之间电连接以对位线的信号进行放大；均衡模块，连接在第一节点与位线之间，且连接在第二节点与互补位线之间，响应于均衡信号，使第一节点与位线之间电连接，且使第二节点与互补位线电连接。本发明实施例有利于提升预充电速度。

Description

控制电路、读写方法以及存储器
技术领域
本发明实施例涉及半导体技术领域，特别涉及一种控制电路、读写方法以及存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。
然而，目前的DRAM性能仍有待提高。
发明内容
本发明实施例解决的技术问题为提供一种控制电路、存储器以及读写方法，解决存储器预充电速度慢的问题。
为解决上述问题，本发明实施例提供一种控制电路，包括：预充电模块，直接电连接位线和/或互补位线，响应于预充电信号，对所述位线和/或所述互补位线进行预充电，以使所述位线的电压和/或所述互补位线的电压达到预充电电压；放大模块，所述放大模块具有第一节点和第二节点，且响应于控制信号，使所述第一节点与所述互补位线之间电连接以对所述互补位线的信号进行放大，且使所述第二节点与所述位线之间电连接以对所述位线的信号进行放大；均衡模块，连接在所述第一节点与所述位线之间，且连接在所述第二节点与所述互补位线之间，响应于均衡信号，使所述第一节点与所述位线之间电连接，且使所述第二节点与所述互补位线电连接。
另外，所述预充电信号包括第一预充电信号；所述预充电模块包括：至少一个第一晶体管，所述第一晶体管具有第一栅极、第一源极和第一漏极，所述第一栅极接收所述第一预充电信号，所述第一漏极直接连接至所述位线，所述第一源极连接所述预充电电压，所述第一晶体管响应于所述第一预充电信号导通。
另外，所述第一晶体管的数量为2。
另外，所述预充电信号包括第二预充电信号；所述预充电模块包括：至少一个第二晶体管，所述第二晶体管具有第二栅极、第二源极和第二漏极，所述第二栅极接收所述第二预充电信号，所述第二漏极直接连接至所述互补位线，所述第二源极连接所述预充电电压，所述第二晶体管响应于所述第二预充电信号导通。
另外，所述第二晶体管的数量为2。
另外，所述控制信号包括连接控制信号以及电平控制信号，所述放大模块包括：第一开关电路，连接在所述位线与所述第二节点之间，响应于所述连接控制信号开启以连接所述位线与所述第二节点；第二开关电路，连接在所述互补位线与所述第一节点之间，响应于所述连接控制信号开启以连接所述互补位线与所述第一节点；第一反相器，所述第一节点为所述第一反相器的第一输入端，所述第一反相器的第一输出端经由所述第一开关电路连接所述位线，所述第一输出端与所述第二节点电连接，且所述第一反相器基于所述电平控制信号开启；第二反相器，所述第二节点为所述第二反相器的第二输入端，所述第二反相器的第二输出端经由所述第二开关电路连接所述互补位线，所述第二输出端与所述第一节点电连接，且所述第二反相器基于所述电平控制信号开启。
另外，所述第一开关电路包括第三晶体管，所述第三晶体管具有第三栅极且连接在所述位线与所述第二节点之间，所述第三栅极接收所述连接控制信号以使所述第三晶体管导通；所述第二开关电路包括第四晶体管，所述第四晶体管具有第四栅极且连接在所述互补位线与所述第一节点之间，所述第四栅极接收所述连接控制信号以使所述第四晶体管导通。
另外，所述电平控制信号包括：第一电平信号以及第二电平信号，且所述第一电平信号的电平小于所述第二电平信号的电平；所述第一反相器包括：第一PMOS管以及第一NMOS管，所述第一PMOS管栅极连接所述第一节点，且所述第一NMOS管栅极经由所述第二开关电路连接所述第一节点，所述第一PMOS管漏极与所述第一NMOS管漏极连接且作为所述第一输出端，所述第一PMOS管源极接收第一电平信号，所述第一NMOS管漏极接收第二电平信号；所述第二反相器包括：第二PMOS管以及第二NMOS管，所述第二PMOS管栅极连接所述第二节点，且所述第二NMOS管栅极经由所述第一开关电路连接所述第二节点，所述第二PMOS管漏极与所述第二NMOS管漏极连接且作为所述第二输出端，所述第二PMOS管源极接收所述第一电平信号，所述第二NMOS管漏极接收所述第二电平信号。
另外，所述均衡模块包括：第五晶体管，所述第五晶体管具有第五栅极且连接在所述位线与所述第一节点之间，所述第五栅极接收所述均衡信号以使所述第五晶体管导通；第六晶体管，所述第六晶体管具有第六栅极且连接在所述互补位线与所述第二节点之间，所述第六栅极接收所述均衡信号以使所述第六晶体管导通。
另外，所述第一反相器和所述第二反相器布局于第一区域，所述预充电模块布局于第二区域，所述第一开关电路、所述第二开关电路以及所述均衡模块布局于第三区域，且所述第二区域位于所述第一区域与所述第三区域之间。
相应的，本发明实施例还提供利用上述控制电路进行读写的读写方法，包括：预充阶段，响应于所述预充电信号，利用所述预充电模块直接对所述位线和/或所述互补位线预充电；失调补偿阶段，响应于所述均衡信号，控制所述均衡模块开启使所述第一节点与所述位线电连接，且使所述第二节点与所述互补位线电连接，以对所述位线和所述互补位线的电压进行调整；放大阶段，响应于所述控制信号，利用所述放大模块使所述第一节点与所述互补位线之间电连接以对所述互补位线的信号进行放大，且使所述第二节点与所述位线之间电连接以对所述位线的信号进行放大。
另外，所述控制信号包括连接控制信号以及电平控制信号，所述放大模块包括：第一开关电路，连接在所述位线与所述第二节点之间，响应于所述连接控制信号开启以连接所述位线与所述第二节点；第二开关电路，连接在所述互补位线与所述第一节点之间，响应于所述连接控制信号开启以连接所述互补位线与所述第一节点；第一反相器，所述第一节点为所述第一反相器的第一输入端，所述第一反相器的第一输出端经由所述第一开关电路连接所述位线，且所述第一输出端与所述第二节点电连接；第二反相器，所述第二节点为所述第二反相器的第二输入端，所述第二输出端经由所述第二开关电路连接所述互补位线，且所述第二反相器的第二输出端与所述第一节点电连接；所述失调补偿阶段具体包括：控制所述均衡模块响应于所述均衡信号开启，且控制所述第一反相器以及所述第二反相器响应于所述电平控制信号开启，以补偿所述第一反相器与所述第二反相器之间的失调。
另外，在所述失调补偿阶段之后、所述放大阶段之前，还包括依次进行的：第一电荷分享阶段，字线被选中，且所述均衡模块关闭；第二电荷分享阶段，所述字线保持被选中，所述第一开关电路响应于所述连接控制信号开启以连接所述位线与所述第二节点，所述第二开关电路响应于所述连接控制信号开启以连接所述互补位线与所述第一节点。
另外，在所述放大阶段，所述电平控制信号包括顺序进行的第一阶段以及第二阶段，其中，所述第一阶段中所述电平控制信号的电平值的绝对值逐渐递增，所述第二阶段中所述电平控制信号的电平值保持不变。
相应的，本发明实施例还提供一种存储器，包括上述实施例提供的控制电路。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供一种结构性能优越的控制电路，控制电路包括预充电模块、放大模块以及均衡模块，且预充电模块直接电连接位线和/或互补位线，对位线和/或互补位线直接进行预充电，以使位线的电压和/或互补位线的电压达到预充电电压。本发明实施例中，放大模块与位线和/或互补位线之间未连接其他晶体管，因此避免了连接的其他晶体管对预充电速度带来的不良影响，如无需考虑其他晶体管的驱动能力，从而提升了预充电速度，有利于改善控制电路的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本发明实施例提供的控制电路的功能框图；
图2为本发明实施例提供的控制电路的一种电路结构示意图；
图3为本发明实施例提供的控制电路的另一种电路结构示意图；
图4为本发明实施例的控制电路的又一种电路结构示意图；
图5为本发明实施例的控制电路的再一种电路结构示意图；
图6为本发明实施例提供的控制电路的一种时序图；
图7为本发明实施例提供的控制电路的一种布局示意图；
图8为本发明实施例提供的存储器的一种电路结构示意图；
图9为本发明实施例提供的读写方法的流程示意图。
具体实施方式
由背景技术可知，现有技术的DRAM性能仍有待提高。
经发明人发现，现有具备失调补偿功能的感测放大器在对位线和互补位线的预充电过程中，包含了开关晶体管的导通过程，导致对位线和互补位线的充电速度不够快，随着晶体管尺寸进一步微缩，开关晶体管的饱和电流减小，这种情况更加严重，不利于提高存储器的读写性能。
为解决上述问题，本发明实施提供一种控制电路，预充电模块直接对位线和/或互补位线进行充电，有利于缩短预充电所需时长。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明一实施例提供一种控制电路，图1为本发明实施例提供的控制电路的功能框图。
参考图1，控制电路包括：预充电模块101，直接电连接位线BL和/或互补位线BLB，响应于预充电信号EQ，对位线BL和/或互补位线BLB进行预充电，以使位线BL的电压和/或互补位线BLB的电压达到预充电电压；放大模块102，放大模块具有第一节点SABLB和第二节点SABL，且响应于控制信号，使第一节点SABLB与互补位线BLB之间电连接以对互补位线BLB的信号进行放大，且使第二节点SABL与位线BL之间电连接以对位线BL的信号进行放大；均衡模块103，连接在第一节点SABLB与位线BL之间，且连接在第二节点SABL与互补位线BLB之间，响应于均衡信号OC，使第一节点SABLB与位线BL之间电连接，且使第二节点SABL与互补位线BLB电连接。
本实施例中，由于预充电模块101直接对位线BL或者互补位线BLB进行预充电，使得位线BL或者互补位线BLB能够更快地被预充电至预充电电压，从而改善控制电路的预充电性能。
以下将结合附图对本实施例提供的控制电路进行更详细的说明。
本实施例中，预充电模块101对位线BL以及互补位线BLB均进行预充电。图2为本实施例提供的控制电路的一种电路结构示意图，具体地，参考图2，预充电信号包括第一预充电信号EQ0以及第二预充电信号EQ1，预充电模块101包括：第一预充电单元111，第一预充电单元111直接电连接位线BL，响应于第一预充电信号EQ0对位线BL进行预充电；第二预充电单元121，第二预充电单元121直接电连接互补位线BLB，响应于第二预充电信号EQ1对互补位线BLB进行预充电。
更具体地，预充电模块101可以包括：至少一个第一晶体管＜N06＞，第一晶体管＜N06＞具有第一栅极、第一源极和第一漏极，第一栅极接收第一预充电信号EQ0，第一漏极直接连接至位线BL，第一晶体管＜N06＞响应于第一预充电信号EQ0导通，第一源极连接预充电电压，具体地，与第一源极连接的预充电电压定义为第一充电电压信号VBLP0。第一充电电压信号VBLP0的电平值一般为VCC/2，第一晶体管＜N06＞导通后，相当于位线BL接收第一充电电压信号VBLP0，以实现对位线BL的预充电。
预充电模块101还可以包括：至少一个第二晶体管＜N07＞，第二晶体管＜N07＞具有第二栅极、第二源极和第二漏极，第二栅极接收第二预充电信号EQ1，第二漏极直接连接至互补位线，第二晶体管＜N07＞响应于第二预充电信号EQ1导通，第二源极连接预充电电压，具体地，与第二源极连接的预充电电压定义为第二充电电压信号VBLP1。第二充电电压信号VBLP1的电平值一般为VCC/2，第二晶体管＜N07＞导通后，相当于互补位线BLB接收第二充电电压信号VBLP1，以实现对互补位线BLB的预充电。
在一些实施例中，如图2所示，第一晶体管＜N06＞以及第二晶体管＜N07＞的数量均为1个。图3为控制电路的另一种电路结构示意图，在另一些实施例中，如图3所示，第一晶体管＜N06＞的数量也可以为2，第二晶体管＜N07＞的数量也可以为2，2个第一晶体管＜N06＞串联且与位线BL连接，2个第二晶体管＜N07＞串联且与互补位线BLB连接；相较于1个第一晶体管以及1个第二晶体管的方案而言，第一晶体管＜N06＞的数量为2个，在不增加第一晶体管＜N06＞的沟道宽长比的前提下，能够增加第一晶体管＜N06＞导通时的导通电流，同样的，第二晶体管＜N07＞的数量为2个，在不增加第二晶体管＜N07＞的沟道宽长比的前提下，能够增加第二晶体管＜N07＞导通时的导通电流，因此，既能增大导通电流又能满足版图设计的要求。可以理解的是，在又一些实施例中，第一晶体管的数量也可以大于2，第二晶体管的数量也可以大于2。具体地，第一晶体管＜N06＞可以为NMOS晶体管，第二晶体管＜N07＞可以为NMOS晶体管。
图4为本实施例的控制电路的又一种电路结构示意图，参考图4，在一些实施例中，预充电模块101可以仅对位线BL进行预充电，相应的，预充电信号EQ包括第一预充电信号EQ0，预充电模块101包括：第一预充电单元111，第一预充电单元111直接电连接位线BL，响应于第一预充电信号EQ0对位线BL进行预充电。
图5为本实施例的控制电路的再一种电路结构示意图，参考图5，在另一些实施例中，预充电模块101可以仅对互补位线BLB进行预充电，相应的，预充电信号EQ包括第二预充信号EQ1，预充电模块101包括：第二预充电单元121，第二预充电单元121直接电连接互补位线BLB，响应于第二预充电信号EQ1对互补位线BLB进行预充电。
本实施例中，控制信号包括连接控制信号ISO以及电平控制信号，且放大模块102包括：第一开关电路112，连接在位线BL与第二节点SABL之间，响应于连接控制信号ISO导通开启以连接位线BL与第二节点SABL；第二开关电路122，连接在互补位线BLB与第一节点SABLB之间，响应于连接控制信号ISO开启导通以连接互补位线BLB与第一节点SABLB；第一反相器132，第一节点SABLB为第一反相器132的第一输入端，第一反相器132的第一输出端经由第一开关电路112连接位线BL，且第一输出端与第二节点SABL电连接，且第一反相器132基于电平控制信号开启；第二反相器142，第二节点SABL为第二反相器142的第二输入端，第二反相器的第二输出端经由第二开关电路122连接互补位线BLB，且第二输出端与第一节点SABLB电连接，且第二反相器142基于电平控制信号开启。
具体地，控制电路工作期间可以包括失调补偿阶段，失调补偿阶段也可称为均衡阶段。在失调补偿阶段，均衡模块103响应于均衡信号OC电连接第一节点SABLB与位线BL，均衡模块103响应于均衡信号OC还电连接第二节点SABL与互补位线BLB；在失调补偿阶段，第一开关电路112和第二开关电路122截止，且第一反相器132基于电平控制信号开启，第二反相器142基于电平控制信号开启，第一反相器132和第二反相器142工作以便于对位线BL和互补位线BLB的电压进行调整，以补偿第一反相器132的晶体管与第二反相器142的晶体管的失调。
第一开关电路112可以包括第三晶体管＜N04＞，第三晶体管＜N04＞具有第三栅极且连接在位线BL与第二节点SABL之间，第三栅极接收连接控制信号ISO以使第三晶体管＜N04＞导通。具体地，第三晶体管＜N04＞可以为NMOS晶体管。
第二开关电路122可以包括第四晶体管＜N05＞，第四晶体管＜N05＞具有第四栅极且连接在互补位线BLB与第一节点SABLB之间，第四栅极接收连接控制信号ISO以使第四晶体管＜N05＞导通。具体地，第四晶体管＜N05＞可以为NMOS晶体管。
可以理解的是，在其他实施例中，第三晶体管也可以为PMOS晶体管，第四晶体管也可以为PMOS晶体管。
本实施例中，电平控制信号包括：第一电平信号NCS以及第二电平信号PCS，且第一电平信号NCS的电平值小于第二电平信号PCS的电平值，即第一电平信号NCS为低电平信号，第二电平信号PCS为高电平信号。
相应的，第一反相器132可以包括：第一PMOS管＜P01＞以及第一NMOS管＜N01＞，第一PMOS管＜P01＞栅极连接第一节点SABLB，且第一NMOS管＜N01＞栅极经由第二开关电路122连接第一节点SABLB，第一PMOS管＜P01＞漏极与第一NMOS管＜N01＞漏极连接且作为第一输出端，第一PMOS管＜P01＞源极接收第二电平信号PCS，第一NMOS管＜N01＞漏极接收第一电平信号NCS。
第二反相器142包括：第二PMOS管＜P00＞以及第二NMOS管＜N00＞，第二PMOS管栅极连接第二节点SABL，且第二NMOS管＜N00＞栅极经由第一开关电路112连接第二节点SABL，第二PMOS管＜P00＞漏极与第二NMOS管＜N00＞漏极连接且作为第二输出端，第二PMOS管＜P00＞源极接收第二电平信号PCS，第二NMOS管＜N00＞漏极接收第一电平信号NCS。
具体地，在一些实施例中，第一电平信号NCS和第二电平信号PCS可以包括顺序进行的第一阶段以及第二阶段，且第一阶段中第一电平信号NCS的电平值的绝对值逐渐递增，第一阶段中的第二电平信号PCS的电平值的绝对值逐渐递增；第二阶段中的第一电平信号NCS的电平值保持不变，第二阶段中的第二电平信号PCS的电平值保持不变。第一电平信号NCS和第二电平信号PCS还可以包括第二阶段之后的第三阶段，第三阶段中的第一电平信号NCS的电平值的绝对值以及第二电平信号PCS的电平值的绝对值均逐渐降低。
可以理解的是，在另一些实施例中，第一电平信号NCS和第二电平信号PCS的电平值也可以保持不变。
本实施例中，均衡模块103可以包括：第五晶体管＜N02＞，第五晶体管＜N02＞具有第五栅极且连接在位线BL与第一节点SABLB之间，第五栅极接收均衡信号OC以使第五晶体管＜N02＞导通；第六晶体管＜N03＞，第六晶体管＜N03＞具有第六栅极且连接在互补位线BLB与第二节点SABL之间，第六栅极接收均衡信号OC以使第六晶体管＜N03＞导通。
具体地，第五晶体管＜N02＞可以为NMOS管，第六晶体管＜N03＞可以为NMOS管。可以理解的是，在其他实施例中，第五晶体管可以也为PMOS管，第六晶体管也可以为PMOS管。
图6为本实施例提供的控制电路的一种时序图，图6可以与图2提供的电路图对应。以下将结合图2和图6对控制电路的工作原理进行说明：
控制电路工作期间可以包括顺序进行的预充阶段、失调补偿阶段、第一电荷分享阶段、第二电荷分享阶段以及放大阶段。以控制电路进行读取操作，且读取“0”为例：
0～t0阶段为预充阶段，预充电模块101响应于预充电信号EQ，对位线BL和互补位线BL进行预充电，以使位线BL的电压和互补位线BLB的电压达到预充电电压。具体地，第一预充电信号EQ0和第二预充电信号EQ1可以为同步信号且电平值相同，第一晶体管＜N06＞接收第一预充电信号EQ0导通，第二晶体管＜N07＞接收第二预充电信号EQ1导通。在这一阶段，位线BL和互补位线BLB的电平值最终为VCC/2。此外，第一开关电路112即第三晶体管＜N04＞也可以响应于连接控制信号ISO导通，第二开关电路122即第四晶体管＜N05＞也可以响应于连接控制信号ISO导通；第五晶体管＜N02＞也可以响应于均衡信号OC导通，第六晶体管＜N03＞也可以响应于均衡信号OC导通。可以理解的是，在预充电阶段，也可以选择不提供连接控制信号以及均衡信号。
t0～t1阶段为失调补偿阶段，均衡模块103响应于均衡信号OC开启使第一节点SABL与互补位线BLB电连接，且使第二节点SABLB与位线BL电连接，以对位线BL和互补位线BLB的电压进行调整。具体地，第五晶体管＜N02＞和第六晶体管＜N03＞均响应于均衡信号OC导通。此外，第一反相器132和第二反相器142均接收电平控制信号开启，即提供第一电平控制信号NCS和第二电平控制信号PCS。在这一阶段，互补位线BLB的电平值以及位线BL的电平值均稍有下降，且位线BL的电平值的下降程度大于互补位线BLB的下降程度。
t1～t2阶段为第一电荷分享阶段，在这一阶段字线被选中，且均衡模块103关闭。在这一阶段，互补位线BLB的电平值基本保持不变，位线BL的电平值继续下降直至基本保持不变。
t2～t3阶段为第二电荷分享阶段，字线持续被选中，且提供连接控制信号ISO，以使第一开关电路112以及第二开关电路122开启，位线BL与第二节点SABL电连接，互补位线BLB与第一节点SABLB电连接。在这一阶段，位线BL的电平值和互补位线BLB的电平值基本保持不变。
t3～t4为放大阶段，放大模块102响应于连接控制信号ISO以及电平控制信号(第一电平控制信号NCS以及第二电平控制信号PCS)，使第一节点SABLB与互补位线BLB电连接以对互补位线BLB的信号进行放大，且使第二节点SABL与位线BL电连接以对位线BL的信号进行放大。在这一阶段，第一反相器132的第一输入端与第二反相器142的第二输出端电连接，第一反相器132的第一输出端与第二反相器142的第二输入端电连接；位线BL的电平值逐渐降低至最低值，互补位线BLB的电平值逐渐增加至最高值。
由于预充电模块101直接对位线BL和互补位线BLB进行充电，因此预充电所需的时长明显缩短，有利于提升控制电路的读写速度。图7为本实施例提供的控制电路的一种布局示意图，如图7所示，在一些实施例中，第一反相器132和第二反相器142可以布局于第一区域I，预充电模块101布局于第二区域II，第一开关电路112、第二开关电路122以及均衡模块103布局于第三区域III，且第二区域II位于第一区域I与第三区域III之间；由于预充电模块101布局在中间位置，有利于平衡预充电模块101到位线BL以及互补位线BLB的距离，以便于让位线BL以及互补位线BLB都能够尽早到达预充电电压。
本实施例提供的控制电路，由于预充电模块101直接对位线BL和/或互补位线BLB进行充电，有利于缩短预充电所需时间，从而改善控制电路的电学性能。
本发明实施例还提供一种存储器，该存储器包括前述实施例中的控制电路。
图8为本发明实施例提供的存储器的一种电路结构示意图，参考图8，存储器包括：存储单元20，存储单元20连接字线WL以及位线BL，存储单元20可以包括开关晶体管(未标示)以及存储电容(未标示)，有关控制电路的具体说明可参考前述实施例的详细描述，以下将不做赘述。
存储器可以为DRAM存储器，如DDR3 DRAM、DDR4 DRAM或者DDR5 DRAM。在其他实施例中，存储器还可以为SRAM、MRAM、FeRAM、PCRAM、NAND、NOR等存储器。本实施例中，由于对位线和/或互补位线的预充电速度得到提升，使得存储器的读写性能更优。
本发明实施例还提供一种利用前述实施例提供的控制电路进行读写的读写方法，以下将结合附图对本发明实施例提供的读写方法进行详细说明。
图9为本发明实施例提供的读写方法的流程示意图。
参考图9，读写方法包括如下步骤：
步骤S1、预充阶段，响应于预充电信号，利用预充电模块直接对位线和/或互补位线预充电。
具体地，预充电模块可以对位线和互补位线进行预充电，也可以仅对位线和互补位线中的一者进行预充电。由于预充电模块直接对位线和/或互补位线进行预充电，无需考虑其他晶体管的驱动能力，因而有利于提高预充电速度，使得位线和/或互补位线能够更快的达到预充电电压。
步骤S2、失调补偿阶段，响应于均衡信号，控制均衡模块开启使第一节点与位线电连接，且使第二节点与所述互补位线电连接，以对位线和互补位线的电压进行调整。
具体地，控制信号包括连接控制信号以及电平控制信号，放大模块包括：第一开关电路，连接在位线与第二节点之间，响应于连接控制信号开启以连接位线与第二节点；第二开关电路，连接在互补位线与第一节点之间，响应于连接控制信号开启以连接互补位线与第一节点；第一反相器，第一节点为第一反相器的第一输入端，第一反相器的第一输出端经由第一开关电路连接位线，且第一输出端与第二节点电连接；第二反相器，第二节点为第二反相器的第二输入端，第二反相器的第二输出端经由第二开关电路连接互补位线，且第二输出端与第一节点电连接。
失调补偿阶段具体包括：控制均衡模块响应于均衡信号开启，且控制第一反相器以及第二反相器响应于电平控制信号开启，以补偿第一反相器与第二反相器之间的失调。
后续的步骤包括放大阶段；在一些实施例中，在失调补偿阶段之后、放大阶段之前，还可以依次进行的如下步骤：
步骤S3、第一电荷分享阶段，字线被选中，且均衡模块关闭。
在这一阶段，以进行读取操作为例，在一些实施例中，与位线连接且与被选中的字线对应的存储单元中存储的为“0”，则位线的电平值下降，而互补位线的电平值基本保持不变；在另一些实施例中，与位线连接且与被选中的字线对应的存储单元中存储的为“1”，则位线的电平值上升，而互补位线的电平值基本保持不变。
步骤S4、第二电荷分享阶段，字线保持被选中，第一开关电路响应于连接控制信号开启以连接位线与第二节点，第二开关电路响应于连接控制信号开启以连接互补位线与第一节点。
在这一阶段，提供连接控制信号，如连接控制信号为高电平，则位线电连接第二节点，互补位线连接第二节点，且第一反相器和第二反相器均开启。
在一些实施例中，与位线连接且与被选中的字线对应的存储单元中存储的为“0”，基于位线和互补位线的电压差，第二节点的电压降低至与位线的电压相同，第一节点的电压升高至与互补位线的电压相同。在另一些实施例中，与位线连接且与被选中的字线对应的存储单元中存储的为“1”，基于位线和互补位线的电压差，第二节点的电压升高至与位线的电压相同，第一节点的电压降低至与互补位线的电压相同。
步骤S5、放大阶段，响应于控制信号，利用放大模块使第一节点与互补位线之间电连接以对互补位线的信号进行放大，且使第二节点与位线之间电连接以对位线的信号进行放大。
具体地，在放大阶段，电平控制信号包括顺序进行的第一阶段以及第二阶段，第一阶段中电平控制信号的电平值的绝对值逐渐增加，第二阶段中电平控制信号的电平值保持不变。更具体地，电平控制信号包括第一电平控制信号和第二电平控制信号，且第一电平控制信号与第二电平控制信号互为反相信号。
在一些实施例中，与位线连接且与被选中的字线对应的存储单元中存储的为“0”，则放大模块开启，使得位线的电压逐渐降低至稳定值且互补位线的电压逐渐升高至稳定值。在另一些实施例中，与位线连接且与被选中的字线对应的存储单元中存储的为“1”，则放大模块开启，使得位线的电压逐渐升高至稳定值且互补位线的电压逐渐降低至稳定值。
本实施例提供的读写方法，由于预充电模块直接对位线和/或互补位线进行充电，有利于缩短预充电所需时间，从而改善控制电路的电学性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种控制电路，其特征在于，包括：
预充电模块，直接电连接位线和/或互补位线，响应于预充电信号，对所述位线和/或所述互补位线进行预充电，以使所述位线的电压和/或所述互补位线的电压达到预充电电压；
放大模块，所述放大模块具有第一节点和第二节点，且响应于控制信号，使所述第一节点与所述互补位线之间电连接以对所述互补位线的信号进行放大，且使所述第二节点与所述位线之间电连接以对所述位线的信号进行放大；
均衡模块，连接在所述第一节点与所述位线之间，且连接在所述第二节点与所述互补位线之间，响应于均衡信号，使所述第一节点与所述位线之间电连接，且使所述第二节点与所述互补位线电连接；
所述控制信号包括连接控制信号以及电平控制信号，所述放大模块包括：
第一开关电路，连接在所述位线与所述第二节点之间，响应于所述连接控制信号开启以连接所述位线与所述第二节点；
第二开关电路，连接在所述互补位线与所述第一节点之间，响应于所述连接控制信号开启以连接所述互补位线与所述第一节点；
第一反相器，所述第一节点为所述第一反相器的第一输入端，所述第一反相器的第一输出端经由所述第一开关电路连接所述位线，所述第一输出端与所述第二节点电连接，且所述第一反相器基于所述电平控制信号开启；
第二反相器，所述第二节点为所述第二反相器的第二输入端，所述第二反相器的第二输出端经由所述第二开关电路连接所述互补位线，所述第二输出端与所述第一节点电连接，且所述第二反相器基于所述电平控制信号开启；
所述预充电信号包括第一预充电信号；所述预充电模块包括：至少一个第一晶体管，所述第一晶体管具有第一栅极、第一源极和第一漏极，所述第一栅极接收所述第一预充电信号，所述第一漏极直接连接至所述位线，所述第一源极连接所述预充电电压，所述第一晶体管响应于所述第一预充电信号导通；
所述预充电信号包括第二预充电信号；所述预充电模块包括：至少一个第二晶体管，所述第二晶体管具有第二栅极、第二源极和第二漏极，所述第二栅极接收所述第二预充电信号，所述第二漏极直接连接至所述互补位线，所述第二源极连接所述预充电电压，所述第二晶体管响应于所述第二预充电信号导通。
2.如权利要求1所述的控制电路，其特征在于，所述第一晶体管的数量为2。
3.如权利要求1所述的控制电路，其特征在于，所述第二晶体管的数量为2。
4.如权利要求1所述的控制电路，其特征在于，所述第一开关电路包括第三晶体管，所述第三晶体管具有第三栅极且连接在所述位线与所述第二节点之间，所述第三栅极接收所述连接控制信号以使所述第三晶体管导通；
所述第二开关电路包括第四晶体管，所述第四晶体管具有第四栅极且连接在所述互补位线与所述第一节点之间，所述第四栅极接收所述连接控制信号以使所述第四晶体管导通。
5.如权利要求1所述的控制电路，其特征在于，所述电平控制信号包括：第一电平信号以及第二电平信号，且所述第一电平信号的电平小于所述第二电平信号的电平；所述第一反相器包括：第一PMOS管以及第一NMOS管，所述第一PMOS管栅极连接所述第一节点，且所述第一NMOS管栅极经由所述第二开关电路连接所述第一节点，所述第一PMOS管漏极与所述第一NMOS管漏极连接且作为所述第一输出端，所述第一PMOS管源极接收第一电平信号，所述第一NMOS管漏极接收第二电平信号；
所述第二反相器包括：第二PMOS管以及第二NMOS管，所述第二PMOS管栅极连接所述第二节点，且所述第二NMOS管栅极经由所述第一开关电路连接所述第二节点，所述第二PMOS管漏极与所述第二NMOS管漏极连接且作为所述第二输出端，所述第二PMOS管源极接收所述第一电平信号，所述第二NMOS管漏极接收所述第二电平信号。
6.如权利要求1所述的控制电路，其特征在于，所述均衡模块包括：
第五晶体管，所述第五晶体管具有第五栅极且连接在所述位线与所述第一节点之间，所述第五栅极接收所述均衡信号以使所述第五晶体管导通；
第六晶体管，所述第六晶体管具有第六栅极且连接在所述互补位线与所述第二节点之间，所述第六栅极接收所述均衡信号以使所述第六晶体管导通。
7.如权利要求1所述的控制电路，其特征在于，所述第一反相器和所述第二反相器布局于第一区域，所述预充电模块布局于第二区域，所述第一开关电路、所述第二开关电路以及所述均衡模块布局于第三区域，且所述第二区域位于所述第一区域与所述第三区域之间。
8.一种利用如权利要求1-7任一项所述的控制电路进行读写的读写方法，其特征在于，包括：
预充阶段，响应于所述预充电信号，利用所述预充电模块直接对所述位线和/或所述互补位线预充电；
失调补偿阶段，响应于所述均衡信号，控制所述均衡模块开启使所述第一节点与所述位线电连接，且使所述第二节点与所述互补位线电连接，以对所述位线和所述互补位线的电压进行调整；
放大阶段，响应于所述控制信号，利用所述放大模块使所述第一节点与所述互补位线之间电连接以对所述互补位线的信号进行放大，且使所述第二节点与所述位线之间电连接以对所述位线的信号进行放大；
所述失调补偿阶段具体包括：控制所述均衡模块响应于所述均衡信号开启，且控制所述第一反相器以及所述第二反相器响应于所述电平控制信号开启，以补偿所述第一反相器与所述第二反相器之间的失调；
在所述放大阶段，所述电平控制信号包括顺序进行的第一阶段以及第二阶段，其中，所述第一阶段中所述电平控制信号的电平值的绝对值逐渐递增，所述第二阶段中所述电平控制信号的电平值保持不变。
9.如权利要求8所述的读写方法，其特征在于，在所述失调补偿阶段之后、所述放大阶段之前，还包括依次进行的：
第一电荷分享阶段，字线被选中，且所述均衡模块关闭；
第二电荷分享阶段，所述字线保持被选中，所述第一开关电路响应于所述连接控制信号开启以连接所述位线与所述第二节点，所述第二开关电路响应于所述连接控制信号开启以连接所述互补位线与所述第一节点。
10.一种存储器，其特征在于，包括如权利要求1-7任一项所述的控制电路。
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