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CN115472566A - 半导体装置和制造方法 - Google Patents

半导体装置和制造方法 Download PDF

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CN115472566A
CN115472566A CN202210152939.4A CN202210152939A CN115472566A CN 115472566 A CN115472566 A CN 115472566A CN 202210152939 A CN202210152939 A CN 202210152939A CN 115472566 A CN115472566 A CN 115472566A
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CN
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etch stop
gate
gate electrode
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Application number
CN202210152939.4A
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熊德智
吴俊德
王鹏
林焕哲
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
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Abstract

本文中描述了半导体装置及制造半导体装置的方法。方法包含自栅极遮罩的一部分形成第一蚀刻终止层，栅极遮罩在与栅电极相邻的间隔物之间延伸，栅电极上覆于半导体鳍。方法进一步包含：形成与第一蚀刻终止层相邻的第二蚀刻终止层；形成穿过第二蚀刻终止层的开口；及通过执行第一蚀刻制程暴露第一蚀刻终止层。方法进一步包含通过执行第二蚀刻制程使开口延伸穿过第一蚀刻终止层且暴露栅电极。一旦暴露了栅电极，方法即进一步包含在开口中形成栅极触点。

Description

半导体装置和制造方法
技术领域
本揭露是关于一种半导体装置和制造方法。
背景技术
半导体装置用于各种电子应用，诸如例如个人计算机、手机、数字相机及其他电子设备。半导体装置通常通过在半导体基板上方依次沉积绝缘或介电层、导电层及半导体材料层及使用微影术图案化各种材料层以在其上形成电路元件及部件来制造。
半导体行业通过不断缩小最小特征大小来不断提高各种电子元件(例如晶体管、二极体、电阻器、电容器等)的整合密度，从而允许在给定的面积内整合更多的元件。
发明内容
根据实施例，一种方法包含：自栅极遮罩的一部分形成第一蚀刻终止层，栅极遮罩在与栅电极相邻的间隔物之间延伸，栅电极上覆于半导体鳍；形成与第一蚀刻终止层相邻的第二蚀刻终止层；形成通过第二蚀刻终止层的开口及通过执行第一蚀刻制程暴露第一蚀刻终止层；通过执行第二蚀刻制程使开口延伸穿过第一蚀刻终止层且暴露栅电极；及在开口中形成栅极触点。
根据另一实施例，一种方法包含：在半导体基板上方形成鳍；在鳍上方形成栅电极；形成电耦合至源极/漏极区的接触导电栓，接触导电栓与栅电极相邻；处理栅电极上方的栅极遮罩以形成选择性蚀刻终止层；形成与选择性蚀刻终止层相邻的接触蚀刻终止层；通过接触蚀刻终止层蚀刻开口且暴露选择性蚀刻终止层；穿过选择性蚀刻终止层蚀刻开口且暴露栅电极；及在开口中形成栅极触点且电耦合至栅电极。
根据又另一实施例，一种半导体装置包含：栅电极，处于半导体基板的鳍上方；栅极遮罩，处于栅电极上方，其中栅极遮罩在间隔物之间延伸，间隔物与栅电极相邻，栅极遮罩包含第一元素集合；源极/漏极区，嵌入鳍中且与栅电极相邻；接触导电栓，处于源极/漏极区上方且电耦合至源极/漏极区；第一蚀刻终止层，处于栅电极及栅极遮罩上方，第一蚀刻终止层与栅极遮罩不同且包含至少第一元素集合及至少一种额外元素；第二蚀刻终止层，处于第一蚀刻终止层上方且与第一蚀刻终止层相邻；及栅极触点，穿过第二蚀刻终止层及第一蚀刻终止层，栅极触点电耦合至栅电极。
附图说明
当结合随附附图阅读时，根据以下详细描述最佳地理解本揭露的态样。应注意，根据行业中的标准实践，未按比例绘制各种特征。实务上，为了论述清楚起见，各种特征的尺寸可以任意增加或减小。
图1至图10图示了根据一些实施例的finFET装置制造中的中间阶段。图1为finFET装置的中间结构的三维视图。图2至图10为中间结构的进一步处理的横截面图；
图1图示了根据一些实施例的鳍、隔离区、假介电质及虚设栅极的形成；
图2图示了根据一些实施例的源极/漏极区、栅极间隔物及虚设栅极遮罩的形成；
图3图示了根据一些实施例的第一蚀刻终止层及第一层间介电质(interlayerdielectric，层间介电层)的形成；
图4图示了根据一些实施例的用栅极介电层及金属栅极替换假介电质及伪栅极；
图5图示了根据一些实施例的第二蚀刻终止层及栅极遮罩的形成；
图6图示了根据一些实施例的硅化物区及源极/漏极触点的形成；
图7图示了根据一些实施例的选择性蚀刻终止层、接触蚀刻终止层及第二层间介电质的形成；
图8图示了根据一些实施例的形成针对栅极触点的开口的蚀刻制程；
图9图示了根据一些实施例的第一半导体装置的栅极触点的形成；
图10图示了根据一些实施例的第二半导体装置的源极/漏极触点及对接触点的形成。
【符号说明】
100:中间结构
101:基板
103:鳍
105:隔离区
107:虚设栅极介电层
109:虚设栅极电极
111:源极/漏极区
201:虚线
203:栅极间隔物
205:栅极密封间隔物
207:硬遮罩
301:第一蚀刻终止层
303:第一层间介电层
401:金属栅极
403:高k栅极介电层
501:第二蚀刻终止层
503:栅极遮罩
601:硅化物区
603:源极/漏极导电栓
701:选择性终止层
701a:SiNxOy天然氧化物层
701b:CoxOy层
703:接触蚀刻终止层
705:第二层间介电层
707:开口
801:区域
900:第一半导体装置
901:栅极触点
903:栅极边缘区
1000:第二半导体装置
1001:源极/漏极触点
1003:对接触点
1005:源极/漏极接触边缘区
1007:BCT边缘区
W1:第一宽度
W2:第二宽度
X-X:线
具体实施方式
以下揭露内容提供了用于实施本揭露的不同特征的许多不同的实施例或实例。下文描述元件及配置的特定实例以简化本揭露。当然，这些特定实例仅为实例，而不旨在进行限制。例如，在以下描述中第一特征在第二特征上方或上的形成可以包含第一特征及第二特征直接接触地形成的实施例，且亦可以包含额外特征可以形成于第一特征与第二特征之间以使得第一特征及第二特征可以不直接接触的实施例。另外，本揭露可以在各种实例中重复附图标记及/或字母。此重复是出于简单及清楚的目的，且其本身并不指示所论述的各种实施例及/或组态之间的关系。
另外，为了便于描述，本文中可以使用空间相对术语(诸如“在...之下”、“在...下方”、“底部”、“在...上方”、“上部”及其类似者)，以描述如附图中所图示的一个部件或特征与另一部件或特征的关系。除了在附图中所描绘的定向之外，空间相对术语亦旨在涵盖装置在使用或操作中的不同定向。设备可以以其他方式定向(旋转90度或处于其他定向)，且因此可以相应地解释本文中所使用的空间相对描述词。
本揭露是关于一种半导体装置及其制造方法，且更特别地，是关于一种包括鳍式场效晶体管(fin field effect transistor，finFET)的半导体装置及制造半导体装置的方法。本文中所揭露的实施例是关于在晶圆内形成多个鳍式场效晶体管(fin-type fieldeffects transistor，finFET)。图1至图10中的每一者图示了制造,finFET中的中间步骤，其中图2至图10使用通过使用与相应图相关联的中间步骤形成的中间结构截取的横截面图。与图1相关联所图示的通过线X-X截取的横截面图。
图1图示了根据一些实施例的在finFET装置的形成期间形成的中间结构100的三维视图。中间结构100包括基板101(例如半导体基板)上的鳍103。隔离区105安置在基板101中，且鳍103自邻近的隔离区105上方及之间突出。尽管隔离区105被描述及/或图示为与基板101分离，但如本文中所使用，术语“基板”可用于仅指半导体基板或包含隔离区105的半导体基板。另外，尽管鳍103被图示为与基板101一样的单一连续材料，但鳍103及/或基板101可以包括单一材料或多种材料。在该上下文中，鳍103是指在邻近隔离区105之间延伸的部分。
虚设栅极介电层107沿侧壁且处于鳍103的顶表面上方，且虚设栅极电极109处于虚设栅极介电层107上方。源极/漏极区111(一旦重新生长)安置在鳍103关于虚设栅极介电层107及虚设栅极电极109的相对侧中。图1进一步图示了在后面的附图中所使用的参考横截面X-X。横截面X-X垂直于finFET的虚设栅极电极109的纵轴，且在平行于例如finFET的源极/漏极区111之间的电流的方向上延伸穿过finFET的虚设栅极电极109的相对侧上的源极/漏极区111。为清楚起见，后续的附图是指该参考横截面X-X。
本文中所论述的一些实施例在使用后栅极制程形成的finFET的上下文中进行论述。在其他实施例中，可以使用先栅极制程。此外，一些实施例设想了在诸如平面FET、纳米结构(例如纳米片、纳米线、全环绕栅极或其类似者)场效晶体管(nanostructure fieldeffect transistor，NSFET)或其类似者的平面装置中所使用的态样。
参考图1及图2，这些图图示了形成finFET的一些初始步骤，包含自基板101图案化多个鳍103。基板101可为硅基板，但亦可以使用其他基板，诸如绝缘体上半导体(semiconductor-on-insulator，SOI)、应变SOI及绝缘体上硅锗。基板101可为p型半导体，但在其他实施例中，基板101可为n型半导体。鳍103可以通过使用任何适合的方法形成沟槽来图案化。例如，鳍103可以使用一个或多个微影制程来图案化，该一或多个微影制程包含双图案化或多图案化制程。一般而言，双图案化或多图案化制程将微影与自对准制程相结合，从而允许产生具有例如小于以其他方式使用单个直接微影制程可获得的间距的间距的图案。例如，在一个实施例中，牺牲层形成于基板上方且使用微影制程来图案化。使用自对准制程，在图案化的牺牲层旁边形成间隔物。随后去除牺牲层，且随后可以使用剩余的间隔物来图案化鳍103。
然而，如熟悉此项技术者将认识到，上文所描述的形成一系列鳍103的制程及材料仅为实例制程，而不意谓是唯一的实施例。相反，可以利用可以形成鳍103的任何适合的制程，且可以使用任何适合的制程，包含任何数目的遮罩及去除步骤。如下文所论述，一旦形成，这些鳍103可用于形成多个finFET晶体管的沟道区及源极/漏极区111。虽然图1仅图示了由基板101形成的鳍103中的一者，但可以利用任何数目的鳍103。
在基板101内形成了鳍103之后，可以形成隔离区105，诸如浅沟槽隔离(shallowtrench isolation，STI)区，以将鳍103与基板101内的其他区隔离。如此，沟槽可以填充有介电材料，且介电材料可以在第一沟槽内凹陷以形成隔离区105。介电材料可为氧化物材料、高密度电浆(high-density plasma，HDP)氧化物或其类似者。在对沟槽进行视情况选用的清洗及加衬之后，可以使用化学气相沉积(chemical vapor deposition，CVD)方法、高密度电浆CVD方法来形成介电材料，或可以使用任何其他适合的形成方法。
可以通过用介电材料过度填充沟槽及基板101且随后通过适合的制程(诸如化学机械研磨(chemical mechanical polishing，CMP)、蚀刻、这些的组合或其类似者)去除沟槽及鳍103外部的多余材料来填充沟槽。在实施例中，去除制程亦去除位于鳍103上方的任何介电材料，以使得介电材料的去除将暴露鳍103的表面以进行进一步的处理步骤。
一旦沟槽已经用介电材料填充，介电材料即可以自鳍103的表面凹陷。可以执行凹陷以暴露鳍103的与鳍103的顶表面相邻的侧壁的至少一部分。可以通过将鳍103的顶表面浸入蚀刻剂(诸如HF)中来凹陷，但可以使用其他蚀刻剂(诸如H2)及其他方法，诸如反应离子蚀刻、用蚀刻剂(诸如NH3/NF3)进行的干蚀刻、化学氧化物去除或干化学清洗。介电材料可以凹陷至与鳍103的表面相距介于
Figure BDA0003511311250000061
与
Figure BDA0003511311250000062
之间(诸如约
Figure BDA0003511311250000063
)的距离。另外，凹陷亦可以去除处于鳍103上方的任何剩余介电材料以确保暴露鳍103以用于进一步处理。
上文所描述的步骤可能仅为用于填充介电材料且使介电材料凹陷的总体制程流程的一部分。例如，亦可以利用加衬步骤、清洗步骤、退火步骤、间隙填充步骤、这些的组合及其类似者来形成沟槽且用介电材料填充沟槽。所有可能的制程步骤完全旨在包含在本实施例的范畴内。
在形成隔离区105之后，可以在鳍103及/或基板101中形成适当的井(未示出)。在一些实施例中，不同的井类型形成在鳍103及/或基板101的不同n型区及p型区内。如此，可以使用光阻及/或其他遮罩(未示出)来实现用于n型区及p型区的不同植入步骤。例如，可以在n型区中的鳍103及隔离区105上方形成光阻。图案化光阻以暴露基板101的p型区。光阻可以通过使用旋涂技术形成且可以使用可接受的微影技术进行图案化。一旦光阻被图案化，即在p型区中执行n型杂质植入，且光阻可以充当遮罩以基本上防止n型杂质植入至n型区中。n型杂质可为磷、砷、锑或其类似者，其注入区中的浓度等于或小于1018cm-3，诸如介于约1016cm-3与约1018cm-3之间。在植入之后，诸如通过可接受的灰化制程去除光阻。
在p型区植入之后，光阻可以在p型区中的鳍103及隔离区105上方形成，且随后图案化以暴露基板101的n型区以开始n型区的植入。一旦光阻被图案化，p型杂质植入即可以在n型区中使用光阻作为遮罩来执行，以基本上防止p型杂质植入至p型区中。p型杂质可为硼、氟化硼、铟或其类似者，其注入区中的浓度等于或小于1018cm-3，诸如介于约1016cm-3与约1018cm-3之间。在植入之后，可以诸如通过可接受的灰化制程去除光阻。
在n型区及p型区的植入之后，可以执行退火制程以修复植入损伤且启动植入的p型及/或n型杂质。在鳍103或鳍103的一部分生长的一些实施例中，鳍103的磊晶的生长材料可以在生长期间原位掺杂，这种情况可以避免植入，但原位及植入掺杂可以一起使用。
一旦在鳍103及/或基板101中形成了井，即可以在鳍103中的每一者上方形成虚设栅极介电层107及虚设栅极电极109。首先，可以在鳍103中的每一者上方形成虚设栅极介电(或界面氧化物)层及虚设栅极介电层上方的虚设栅极电极层。在实施例中，虚设栅极介电层可以由热氧化、化学气相沉积、溅射或用于形成栅极介电层的此项技术中已知且使用的任何其他方法来形成。取决于形成技术，鳍103的顶部的虚设栅极介电层厚度可以与鳍103的侧壁上的虚设栅极介电层厚度不同。
虚设栅极介电层可以包括诸如二氧化硅或氮氧化硅的材料，其中厚度介于约
Figure BDA0003511311250000071
与约
Figure BDA0003511311250000072
之间，诸如约
Figure BDA0003511311250000073
虚设栅极介电层可以由诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氧氮化铪(HfON)或氧化锆(ZrO2)或其组合的高介电常数(高k)材料(例如，其中相对介电常数大于约5)，其中等效氧化物厚度介于约
Figure BDA0003511311250000081
与约
Figure BDA0003511311250000082
之间，诸如约
Figure BDA0003511311250000083
或更小。另外，亦可以将二氧化硅、氮氧化硅及/或高k材料的任何组合用于虚设栅极介电层。
虚设栅极电极层可以包括导电材料，且可以选自包括多晶硅(例如假多晶硅(DPO))、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合或其类似者的群组。可以由化学气相沉积(chemical vapor deposition，CVD)、溅射沉积或用于沉积导电材料的其他适合的技术来沉积虚设栅极电极层。虚设栅极电极层的厚度可以介于约
Figure BDA0003511311250000084
与约
Figure BDA0003511311250000085
之间。虚设栅极电极层的顶表面可以具有非平面的顶表面，且可以在图案化虚设栅极电极层或执行栅极蚀刻制程之前被平坦化。此时，可以将离子引入或不引入虚设栅极电极层中。可以例如由离子植入技术引入离子。
一旦形成，虚设栅极介电层及虚设栅极电极层可以被图案化以在鳍103上方形成一系列虚设栅极介电层107及虚设栅极电极109。可以通过使用例如任何适合的沉积及微影技术在虚设栅极电极层上沉积及图案化硬遮罩207来形成虚设栅极电极109。硬遮罩207可以并入任何适合的遮罩及牺牲材料，诸如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC及/或氮化硅，且可以沉积至介于约
Figure BDA0003511311250000086
与约
Figure BDA0003511311250000087
之间的厚度。可以使用干蚀刻制程蚀刻虚设栅极电极层及虚设栅极介电层以形成虚设栅极电极109及虚设栅极介电层107。如此，虚设栅极电极109限定了位于虚设栅极介电层107之下的鳍103的每一侧上的多个沟道区。
转向图2，其图示了鳍103上方的虚设栅极介电质107及虚设栅极电极109中的额外的一些，且亦图示了基板101的不同区(由标记为201的虚线表示)中的鳍103，根据一些实施例，一旦虚设栅极电极109已经被图案化，栅极间隔物203即可以形成在虚设栅极电极109的相对侧上。例如，通过在先前形成的结构上层状沉积间隔层的堆叠来形成栅极间隔物203。间隔层可以包括具有不同蚀刻特点的不同材料或与隔离区105内的介电材料相同的材料。栅极间隔物203的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氮化硅、其组合或其类似者。随后可以诸如由一次或多次蚀刻来图案化栅极间隔物203，以自结构的水平表面去除间隔物层，以形成栅极间隔物203。
根据一些实施例，可以在形成栅极间隔物203之前形成视情况选用的栅极密封间隔物205。视情况选用的栅极密封间隔物205可以由在虚设栅极电极109、遮罩及/或鳍103的暴露表面上的层状沉积形成。视情况选用的栅极密封间隔物205可以包括SiCON、SiN、氮氧化物、SiC、SiON、SiOC、氧化物或其类似者，且可以由任何适合的方法形成以形成这种层，这些方法为诸如化学气相沉积(chemical vapor deposition，CVD)、电浆增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)、溅射及任何其他适合的方法。热氧化或沉积，随后为各向异性蚀刻，可以形成视情况选用的栅极密封间隔物205。
在形成栅极间隔物203之后，可以执行针对轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区(未明确图示)的植入。在具有不同装置类型的实施例中，类似于上文所论述的植入，可以在待保护的结构的区上方形成遮罩，诸如光阻，且适当类型(例如p型或n型)的杂质可以被植入未遮罩区中暴露的鳍103中。随后可以去除遮罩。可以执行随后的遮罩及植入制程以基于正在形成的所需装置适当地掺杂结构的不同区。轻掺杂源极/漏极区可以具有约1015cm-3至约1019cm-3的杂质浓度。可以使用退火制程来修复植入损伤且启动植入的杂质。
应注意，上文揭露内容一般性地描述了形成间隔物及LDD区的制程可以使用其他制程及序列。例如，可以利用更少或额外的间隔物，可以利用不同序列的步骤(例如，在形成栅极间隔物203之前可以不蚀刻视情况选用的栅极密封间隔物205，从而产生“L形”栅极密封间隔物)，可以形成及去除间隔物，及/或其类似者。
一旦形成了栅极间隔物203，即使用反应离子蚀刻(reactive ion etch，RIE)使用虚设栅极电极109及虚设栅极间隔物203作为硬遮罩或通过使用任何其他适合的去除制程来去除鳍103的未被虚设栅极电极109及栅极间隔物203保护的部分的去除。可以继续去除，直至鳍103与隔离区105的表面齐平或低于该表面。
一旦鳍103的部分已经被去除，鳍103例如通过鳍103的材料的选择性外磊晶(EPI)生长制程来重新生长，以形成正在发展的finFET的源极/漏极区111。在鳍103包括硅且finFET为p型装置的实施例中，源极/漏极区111可以用诸如硅、硅锗、硅磷的材料重新生长，该材料具有与沟道区不同的恒定的晶格。磊晶生长制程可以使用诸如硅烷、二氯硅烷、锗烷或其类似者的前驱物，且可以持续约5分钟与约120分钟之间，诸如约30分钟。在其他实施例中，源极/漏极区111可以包括诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或组合或其类似者的材料。
一旦形成源极/漏极区111，即可以通过植入适当的掺杂剂来补充鳍103中的掺杂剂来将掺杂剂注入至源极/漏极区111中。例如，可以植入诸如硼、镓、铟或其类似者的p型掺杂剂以形成PMOS装置。在另一实施例中，可以植入诸如磷、砷、锑或其类似者的n型掺杂剂以形成NMOS装置。可以使用虚设栅极电极109、视情况选用的栅极密封间隔物205及栅极间隔物203作为遮罩来植入这些掺杂剂。然而，可以使用任何其他适合的制程、步骤或其类似者来植入掺杂剂。例如，可以使用间隔物与衬垫的各种组合来执行多个植入制程以形成具有适用于特定目的的特定形状或特点的源极/漏极区111。可以使用这些制程中的任一者来植入掺杂剂，且上文描述不意谓将本实施例限制于上文所呈现的步骤。
图3图示了根据一些实施例的在源极/漏极区111上方形成第一层间介电(interlayer dielectric，层间介电层)层303(例如层间介电层0层)。一旦源极/漏极区111已经形成，第一蚀刻终止层301可以沉积在源极/漏极区111上方及栅极间隔物203之间。在实施例中，第一蚀刻终止层301可为使用例如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)制程、电浆增强化学气相沉积(plasmaenhanced chemical vapor deposition，PECVD)、低压化学气相沉积(ow pressurechemical vapor deposition，LPCVD)或其类似者在沉积腔室内沉积的介电材料，诸如氮化硅、SiCN或SiCON。然而，可以利用任何适合的材料及任何适合的制程来沉积第一蚀刻终止层301。
随后，在第一蚀刻终止层301及中间结构的暴露区域上方沉积第一层间介电层303(例如层间介电层0层)。根据一些实施例，第一层间介电层303可以包括诸如氧化硅(SiO2)或硼磷硅玻璃(boron phosphorous silicate glass，BPSG)的材料，但可以使用任何适合的介电质。第一层间介电层303可以使用化学气相沉积(chemical vapor deposition，CVD)制程(诸如电浆增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD))形成，但亦可以使用任何其他适合的制程，诸如低压化学气相沉积(low pressurechemical vapor deposition，LPCVD)。
一旦形成，第一层间介电层303可以使用例如第一退火制程进行退火。在实施例中，第一退火制程可为热退火，其中基板101及第一层间介电层303在惰性气氛内例如在炉中加热。第一退火制程可以在约200℃与约1000℃之间(诸如约500℃)的温度下执行，且可以持续约60s与约360min之间(诸如约240min)的时间。一旦进行沉积及退火，第一层间介电层303、栅极间隔物203及视情况选用的栅极密封间隔物205(若存在)即被平坦化以暴露第一层间介电层303的平面表面中的虚设栅极电极109，其中若仍然存在，则平坦化制程亦可以去除硬遮罩207。
转向图4，一经暴露，虚设栅极电极109及虚设栅极介电层107随后即使用例如一个或多个湿蚀刻制程去除，且用例如高k栅极介电层403及金属栅极401(包含例如一个或多个导电阻障层、一个或多个功函数层及导电填充材料)来替换。根据一些实施例，高k栅极介电层403包含诸如HfO2、ZrO2、HfZrOx、HfSiOx、HfSiON、ZrSiOx、HfZrSiOx、Al2O3、HfAlOx、HfAlN、ZrAlOx、La2O3、TiO2、Yb2O3或其类似者的材料，且可为使用诸如原子层沉积的沉积制程形成的单层或复合层。然而，可以使用任何适合的材料及任何适合的制程来形成高k栅极介电层403。
根据一些实施例，一个或多个扩散阻障层及一个或多个功函数层可以形成为多个堆叠层。例如，阻障层可以形成为可以(或可以不)掺杂有硅的氮化钛(TiN)层。在p型finFET的情况下，功函数层可以与相应的金属栅极401一起形成为包含Ti、Al、TiAl、TiAlN、Ta、TaN、TiAlC、TaAlCSi、TaAlC、TiSiN或其类似者的堆叠层。在n型finFET形成有相应的金属栅极401的情况下，功函数层可以形成有相应的金属栅极401作为包含TiN、TaN、TiAl、W、Ta、Ni、Pt或其类似者。在这些实施例中，在沉积功函数层之后，形成阻障层(例如另一TiN层)。
根据一些实施例，导电填充材料可以由诸如钨、钴、铜、钌、铝或其类似者的材料形成。导电填充材料沉积在高k栅极介电层403、一个或多个导电阻障层、一个或多个功函数层的堆叠层上方，以使得在相应的金属栅极401的相应的栅极间隔物203之间的剩余空间被填充或过填充。
一旦金属栅极401的层已经沉积，且剩余空间被导电填充材料完全填充(或过度填充)，随后使用化学机械研磨(chemical mechanical polish，CMP)制程来平坦化材料。CMP制程可以执行对金属栅极401的材料、相应的栅极间隔物203、视情况选用的栅极密封间隔物205(若存在)及第一层间介电层303的材料的薄化，直至金属栅极401及栅极间隔物203的平坦化表面暴露在第一层间介电层303的平面表面中为止。
一旦第一层间介电层303已经被平坦化且金属栅极401及栅极间隔物203的平面表面被暴露，即可以使用例如第二退火制程再次对第一层间介电层303进行退火。在实施例中，第二退火制程可为热退火，其中基板101及第一层间介电层303在惰性气氛内例如在炉内加热。第二退火制程可以在约200℃与约1000℃之间(诸如约500℃)的温度下执行，且可以持续约60s与约360min之间(诸如约240min)的时间。
在图5中，金属栅极401经凹陷，且可以在凹陷的金属栅极401上方沉积第二蚀刻终止层501。第二蚀刻终止层501可以由钨(诸如无氟钨(fluorine-free tungsten，FFW))形成，其由选择性沉积制程(诸如选择性CVD制程)被沉积。然而，第二蚀刻终止层501可以包含其他导电材料，诸如钌、钴、铜、钼、镍、其组合或其类似者，且可以使用适合的沉积制程(例如ALD、CVD、PVD或其类似者)。因为第二蚀刻终止层501由导电材料形成，所以第二蚀刻终止层501可以起到终止蚀刻的作用，且亦可以用来调谐与金属栅极401的接触电阻。在一些实施例中，第二蚀刻终止层501包含介电材料，诸如氮化硅、氧化硅、氮氧化硅或其类似者。
栅极遮罩503(包括一个或多个介电材料层，诸如氮化硅、氮氧化硅或其类似者)沉积在第二蚀刻终止层501上方及填充凹槽的剩余部分。栅极遮罩503的沉积之后可为平坦化制程以平坦化栅极遮罩503且去除介电材料的任何不期望的厚度。平坦化制程可为化学机械研磨制程，也可以使用任何适合的平坦化制程。
在图6中，穿过第一层间介电层303及第一蚀刻终止层301形成硅化物区601及源极/漏极导电栓603。第一层间介电层303及第一蚀刻终止层301可以被蚀刻以形成暴露源极/漏极区111的表面的凹槽。凹槽可以通过使用诸如RIE、NBE或其类似者的各向异性蚀刻制程来形成。在一些实施例中，凹槽可以使用第一蚀刻制程蚀刻穿过第一层间介电层303，且随后可以使用第二蚀刻制程蚀刻穿过第一蚀刻终止层301。可以在第一层间介电层303上方形成且图案化诸如光阻的遮罩以自第一蚀刻制程及第二蚀刻制程遮罩第一层间介电层303、第一蚀刻终止层301、栅极间隔物203及栅极遮罩503的部分。在一些实施例中，蚀刻制程可能会过度蚀刻，且因此，凹槽可能延伸至源极/漏极区111中。凹槽的底表面可以与源极/漏极区111的顶表面齐平(例如在同一位准处，或距基板101具有相同的距离)，或低于这些顶表面(例如，更接近于基板101)。
在形成凹槽之后，可以形成硅化物区601。在一些实施例中，通过首先沉积能够与底部的源极/漏极区111的半导体材料(例如硅、硅锗、锗或其类似者)反应以在源极/漏极区111的暴露部分上方形成硅化物或锗化物区的金属(未单独图示)(诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)来形成硅化物区601。随后可以执行热退火制程以形成硅化物区601。由蚀刻制程去除沉积金属的未反应部分。尽管称为硅化物区，但硅化物区601可以由锗化物区、锗化硅区(例如包括硅化物及锗化物的区)或其类似者替换。在实施例中，硅化物区601包括TiSi且具有范围介于约2nm至约10nm的厚度。
源极/漏极导电栓603随后在硅化物区601上方形成且填充凹槽。源极/漏极导电栓603可以各自包括一个或多个层，诸如阻障层、扩散层及填充材料。例如，在一些实施例中，源极/漏极导电栓603各自包含阻障层及阻障层上方的导电材料。源极/漏极导电栓603中的每一者的导电材料可以通过硅化物区601电耦合至下伏的源极/漏极区111。阻障层可以包含钛、氮化钛、钽、氮化钽或其类似者。导电材料可为钴(Co)、钌(Ru)、钛(Ti)、钨(W)、铜(Cu)、铜合金、银(Ag)、金(Au)、铝(Al)、镍(Ni)或其类似者。在形成源极/漏极导电栓603之后，可以执行平坦化制程，诸如CMP，以自第一层间介电层303及栅极遮罩503的表面去除多余的材料。
在图7中，根据一些实施例，在栅极遮罩503及源极/漏极导电栓603的暴露表面上方形成选择性终止层701。在一些实施例中，选择性终止层701可以形成为栅极遮罩503上方的SiNxOy天然氧化层(参见例如图7中的701a)且通过将中间结构暴露在空气中来在源极/漏极导电栓603上方形成为CoxOy层(参见例如图7中的701b，由虚线与SiNxOy自然氧化层701a分开)。根据一些实施例，中间结构可以暴露于空气约0.5小时与约4.5小时之间的时间。然而，可以利用任何适合的时间量。将中间结构暴露于空气中至少0.5小时允许选择性终止层701在栅极遮罩503上方及源极/漏极导电栓603上方形成足够的终止层厚度以供执行进一步处理。此外，通过限制中间结构暴露于空气不超过4.5小时，防止了源极/漏极导电栓603归因于湿气(例如钴腐蚀)所致的表面腐蚀。如此，防止在正在形成的装置中形成缺陷(例如DVC或开路)。
例如，在原始栅极遮罩503包括氮化硅的实施例中，暴露于空气将引入氧以形成SiNxOy。如此，当栅极遮罩503用第一元素集合(例如硅及氮)形成时，由栅极遮罩503的材料形成的选择性终止层701将包括第一元素集合(例如硅及氮)以及至少一种或多种额外元素(例如氧)。
根据一些实施例，选择性终止层701可以形成为约
Figure BDA0003511311250000141
与约
Figure BDA0003511311250000142
之间的厚度。然而，可以利用任何适合的厚度。针对在3nm节点等级处形成的装置，选择性终止层701的厚度可以介于下伏的栅极遮罩503上方的约
Figure BDA0003511311250000143
与约
Figure BDA0003511311250000144
之间。如此，栅极触点可以形成为具有相对低的电阻。针对在高于3nm节点等级(例如20nm、16nm、10nm、7nm、5nm节点)的等级处形成的装置，更大的厚度(例如约1nm至约20nm)可以被利用且仍然提供低电阻栅极触点。此外，选择性蚀刻终止层701的顶表面可以具有与下伏的栅极遮罩503及第一源极/漏极导电栓603的顶表面相同或类似的轮廓。一旦形成了选择性终止层701，即可以执行退火制程(例如氢退火)。
在一些其他实施例中，可以使用诸如CVD、PVD、ALD、组合或其类似者的沉积制程将选择性终止层701形成为氧化膜，例如氧化硅、氮氧化硅、这些的组合或其类似者。然而，可以使用任何适合的沉积制程。如此，选择性蚀刻终止层701的顶表面可以具有与下伏的栅极遮罩503及源极/漏极导电栓603的顶表面相同或类似的轮廓。
图7进一步图示了根据一些实施例的在选择性蚀刻终止层701上方形成的接触蚀刻终止层(contact etch stop layer，CESL)703及第二层间介电层705的形成。接触蚀刻终止层703可以包括介电材料，诸如氮化硅、氧化硅、氮氧化硅或其类似者，该介电材料具有与上覆的第二层间介电层705及下方的选择性蚀刻终止层701的材料不同的蚀刻速率(尽管接触蚀刻终止层703对下伏的选择性蚀刻终止层701的选择率可能低于10)。接触蚀刻终止层703可以由诸如ALD、CVD或其类似者的保形沉积制程沉积。如此，接触蚀刻终止层703的顶表面可以具有与下伏的选择性蚀刻终止层701的顶表面相同或类似的轮廓。
第二层间介电层705可以由介电材料形成，且可以由任何适合的方法(诸如CVD、PECVD或FCVD)沉积。适合的介电材料可以包含PSG、BSG、BPSG、USG或其类似者。可以使用由任何可接受的制程形成的其他绝缘材料。在沉积第二层间介电层705之后，可以执行平坦化制程，诸如CMP，以平坦化第二层间介电层705的顶表面。
根据一些实施例，图7进一步图示形成穿过第二层间介电层705及接触蚀刻终止层703，并向下至选择性蚀刻终止层701的开口707。一旦形成了第二层间介电层705，针对栅极触点的开口707即可以使用一系列一种或多种可接受的微影及蚀刻技术穿过第二层间介电层705形成至选择性蚀刻终止层701。根据一些实施例，可以使用针对三氟甲烷(CHF3)的前驱物及氢气(H2)作为载气来执行第一蚀刻制程，以蚀刻穿过第二层间介电层705且穿通接触蚀刻终止层703。在一些实施例中，可以使用介于约1:1与约1:100之间的前驱物/气体比率来执行第一蚀刻制程。
因为选择性蚀刻终止层701相对薄(例如小于约5nm)，用于形成通过接触蚀刻终止层703的开口的第一蚀刻制程可在第一蚀刻制程完全穿通选择性终止层701且导致进一步的不希望的损坏之前减慢或甚至终止。在特定实施例中，针对接触蚀刻终止层703的蚀刻选择率可以高于零，但，因为旨在减慢制程，所以该蚀刻选择率不需要太高，诸如针对选择性SiN对氧化物的蚀刻为约10)。因此，选择性蚀刻终止层701用于形成开口707作为接触蚀刻终止层703下方的软着陆区。
图8图示了根据一些实施例的第二蚀刻制程，以延伸开口707穿过选择性蚀刻终止层701及栅极遮罩503，并在第二蚀刻终止层501上终止。根据一些实施例，可以使用针对四氟化碳(CF4)的前驱物及氢气(H2)作为载气来执行第二蚀刻制程，以蚀刻穿过接触蚀刻终止层703及栅极遮罩503。在一些实施例中，可以使用介于约1:1与约1:100之间的前驱物/气体比率来执行第二蚀刻制程。如此，可以获得针对开口707的基本上垂直的蚀刻。例如，开口707可以在开口707的顶部处具有第一宽度W1且在开口707的底部处具有第二宽度。根据一些实施例，第一宽度W1与第二宽度W2的比率可以介于约1:1与约1.5:1之间。通过以第一宽度W1与第二宽度W2的比率至少为1:1的方式形成开口707，防止了在开口707中形成的与金属栅极401的触点与源极/漏极导电栓603之间产生桥接。此外，通过形成具有第一宽度W1与第二宽度W2的比率不大于1.5:1的锥形轮廓的开口707，避免了源极/漏极导电栓603与形成至金属栅极401的触点之间的泄漏。
根据进一步的实施例且取决于用于接触蚀刻终止层703、选择性蚀刻终止层701及栅极遮罩503的材料，可以使用其他混合气体化学物质作为前驱物及载气以形成开口707。例如，在一些实施例中，针对CxHyFz/CaHbFc的前驱物及诸如H2/Ar/He/N2/O2的携带气体可用于形成开口707，其中x/y/z及a/b/c为介于约0与约9之间的值。可以利用任何适合的蚀刻剂及任何适合数目或组合的蚀刻制程，且所有这些蚀刻剂及组合完全旨在包含在实施例的范畴内。
图8进一步图示了与视情况选用的栅极密封间隔物205及/或栅极间隔物203重叠的开口707的区域801(例如，当开口707的形成与金属栅极401中的一者不完全对准时)。选择性蚀刻终止层701已经形成为如上文所描述的足够的终止层厚度，提供第一蚀刻制程的软着陆且允许深度加载控制及具有垂直轮廓的开口707的形成，同时有助于防止过度蚀刻视情况选用的栅极密封间隔物205。如此，当开口707没有精确地位于金属栅极401上方时，开口707在开口707的区域801中形成有平坦底部轮廓而非「虎牙」轮廓。
图9图示了根据一些实施例的第一半导体装置900。特定而言，图9图示了根据一些实施例的栅极触点901在开口707中的形成。栅极触点901可以通过在开口707中及在第二蚀刻终止层501上方形成衬垫(诸如扩散阻障层、粘着层或其类似者)及导电材料来形成。如此，栅极触点901电耦合至金属栅极401以用于外部接触。衬垫可以包含钛、氮化钛、钽、氮化钽或其类似者。导电材料可以为铜、铜合金、银、金、钨、钴、铝、镍或其类似者。可以执行诸如CMP的平坦化制程以自第二层间介电层705的表面去除多余的材料。剩余的衬垫及导电材料在开口707中形成栅极触点901。
图9进一步图示了与视情况选用的栅极密封间隔物205及/或栅极间隔物203重叠的栅极触点901的栅极边缘区903。栅极触点901在栅极触点901的栅极边缘区903中具有带有平坦底部的垂直轮廓，而非“虎牙”轮廓，其易于受到金属栅极401处的泄漏影响。如此，栅极触点901提供稳健的装置，其中栅极触点具有相对低的电阻及改进的效能。
另外，虽然鳍103、金属栅极401及第一层间介电层303的形成用于描述在finFET内形成的实施例，但所揭露的finFET实施例亦可以应用于纳米结构装置，诸如纳米结构(例如纳米片、纳米线、全环绕栅极或其类似者)场效晶体管(nanostructure field effecttransistor，NSFET)。在NSFET实施例中，鳍被纳米结构替换，纳米结构通过图案化沟道层与牺牲层的交替层的堆叠而形成。虚设栅极堆叠及源极/漏极区以与上文所描述的实施例类似的方式形成。在去除虚设栅极堆叠之后，可以部分或完全去除沟道区中的牺牲层。替换栅极结构以与上文所描述的实施例类似的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层留下的开口，且替换栅极结构可以部分或完全包围NSFET装置的沟道区中的沟道层。可以以与上文所描述的实施例类似的方式形成层间介电层及与替换栅极结构及源极/漏极区的触点。可以如美国专利申请公开案第2016/0365414号中所揭露地形成纳米结构装置。
图10图示了根据一些实施例的第二半导体装置1000。特定而言，图10图示了根据一些实施例的源极/漏极触点1001及对接触点1003(butted contacts；BCT)的形成。对接触点1003在本文中亦可以称为VDR触点或BCT触点。源极/漏极触点1001及/或对接触点1003可以通过最初在源极/漏极导电栓603及/或金属栅极401上方形成开口(类似于用于形成栅极触点901的开口707)来形成。如此，选择性蚀刻终止层701提供用于形成通过接触蚀刻终止层703的开口的软着陆，提供向下至源极/漏极导电栓603及/或金属栅极401的开口的基本上垂直的轮廓，且防止选用的栅极密封间隔物205的过度蚀刻并在开口的底部处形成「虎牙」轮廓。一旦源极/漏极触点1001及/或对接触点1003的开口形成，即可以用衬垫及导电材料填充开口以形成源极/漏极触点1001及/或对接触点1003，类似于上文所描述的栅极触点901的形成。如此，源极/漏极触点1001及/或对接触点1003形成为具有基本上垂直的轮廓及基本上平坦的底部。
图10进一步图示了源极/漏极接触边缘区1005，其延伸超出源极/漏极导电栓603的边缘。源极/漏极触点1001在源极/漏极接触边缘区1005中具有带有平坦底部的垂直轮廓，而非“虎牙”轮廓，其易于受到金属栅极401及/或相邻源极/漏极导电栓603处的泄漏影响。对接触点1003在BCT边缘区1007中形成有垂直轮廓及基本上平坦的底部，且提供与用源极/漏极触点1001及栅极触点901描述的益处类似的益处。如此，源极/漏极触点1001及对接触点1003亦提供了具有相对低电阻及改进的效能的稳健装置。
源极/漏极触点1001通过源极/漏极导电栓603及硅化物区601电耦合至源极/漏极区111。栅极触点901通过第二蚀刻终止层501电耦合至金属栅极401。对接触点1003通过源极/漏极导电栓603及硅化物区601电耦合至源极/漏极区111，且通过第二蚀刻终止层501电耦合至金属栅极401。源极/漏极触点1001、栅极触点901及对接触点1003可以在不同的制程中形成，或可以在相同的制程中形成。尽管示出为形成在相同的横截面中，但应当了解，栅极触点901、源极/漏极触点1001及/或对接触点1003中的每一者可以形成在不同的横截面中，这种情况可以避免触点短路。
如图10中进一步所图示，对接触点1003的部分实体接触源极/漏极导电栓603，且对接触点1003的其他部分实体接触第二蚀刻终止层501。如此，对接触点1003形成金属栅极401与源极/漏极区111之间的电连接。对接触点1003可用于在各种区中(诸如在SRAM单元中)形成电路系统。然而，对接触点1003可用于形成其他电路系统。
本文中所揭露的实施例可以实现优点。例如，选择性蚀刻终止层701可以做为蚀刻接触蚀刻终止层703的第一蚀刻制程的软着陆区，且允许深度的调控并可形成具有垂直轮廓的开口707。如此，可以防止开口707过度蚀刻(例如泄漏)至栅极密封间隔物205及/或栅极间隔物203中。因此，栅极触点901、源极/漏极触点1001及/或对接触点1003在泄漏至视情况选用的栅极密封间隔物205及/或栅极间隔物203中的开口707的底部处形成有平坦底部轮廓，而非具有“虎牙”轮廓。此外，针对在3nm节点等级处形成的装置，栅极触点可以形成有相对低的电阻及改进的效能。
根据实施例，一种方法包含：自栅极遮罩的一部分形成第一蚀刻终止层，栅极遮罩在与栅电极相邻的间隔物之间延伸，栅电极上覆于半导体鳍；形成与第一蚀刻终止层相邻的第二蚀刻终止层；形成通过第二蚀刻终止层的开口及通过执行第一蚀刻制程暴露第一蚀刻终止层；通过执行第二蚀刻制程使开口延伸穿过第一蚀刻终止层且暴露栅电极；及在开口中形成栅极触点。在方法的一些实施例中，栅极遮罩包含氮化硅。在方法的一些实施例中，执行第二蚀刻制程包含前驱物包括CF4及载气及使用介于包含端值的1:1与1:100之间的前驱物与载气之比。在方法的一些实施例中，形成第一蚀刻终止层包含形成自然氧化层。在方法的一些实施例中，形成第一蚀刻终止层包含使用氧执行电浆处理。在方法的一些实施例中，第一蚀刻终止层形成为介于包含端值的约
Figure BDA0003511311250000191
与约
Figure BDA0003511311250000192
之间的范围内的厚度。在方法的一些实施例中，形成栅极触点形成了对接触点。
根据另一实施例，一种方法包含：在半导体基板上方形成鳍；在鳍上方形成栅电极；形成电耦合至源极/漏极区的接触导电栓，接触导电栓与栅电极相邻；处理栅电极上方的栅极遮罩以形成选择性蚀刻终止层；形成与选择性蚀刻终止层相邻的接触蚀刻终止层；通过接触蚀刻终止层蚀刻开口且暴露选择性蚀刻终止层；穿过选择性蚀刻终止层蚀刻开口且暴露栅电极；及在开口中形成栅极触点且电耦合至栅电极。在方法的一些实施例中，选择性蚀刻终止层形成为介于包含端值的约
Figure BDA0003511311250000193
与约
Figure BDA0003511311250000194
之间的范围内的厚度。在方法的一些实施例中，处理栅极遮罩包含将栅极遮罩及接触导电栓暴露于空气。在方法的一些实施例中，处理栅极遮罩包含使用氧对栅极遮罩及接触导电栓执行电浆处理。在一些实施例中，方法进一步包含形成穿过接触蚀刻终止层的第二开口且暴露接触导电栓。在方法的一些实施例中，栅极触点与接触导电栓实体接触。在方法的一些实施例中，处理栅极遮罩引入了硼。在一些实施例中，方法进一步包含在形成选择性蚀刻终止层之后，执行氢退火制程。
根据又另一实施例，一种半导体装置包含：栅电极，处于半导体基板的鳍上方；栅极遮罩，处于栅电极上方，其中栅极遮罩在间隔物之间延伸，间隔物与栅电极相邻，栅极遮罩包含第一元素集合；源极/漏极区，嵌入鳍中且与栅电极相邻；接触导电栓，处于源极/漏极区上方且电耦合至源极/漏极区；第一蚀刻终止层，处于栅电极及栅极遮罩上方，第一蚀刻终止层与栅极遮罩不同且包含至少第一元素集合及至少一种额外元素；第二蚀刻终止层，处于第一蚀刻终止层上方且与第一蚀刻终止层相邻；及栅极触点，穿过第二蚀刻终止层及第一蚀刻终止层，栅极触点电耦合至栅电极。在方法的一些实施例中，第一蚀刻终止层具有介于包含端值的约
Figure BDA0003511311250000195
与约
Figure BDA0003511311250000196
之间的范围内的厚度。在一些实施例中，方法进一步包含穿过第二蚀刻终止层、第一蚀刻终止层且电耦合至接触导电栓的源极/漏极触点。在一些实施例中，方法进一步包含穿过第二蚀刻终止层、第一蚀刻终止层且电耦合至接触导电栓及栅电极的对接触点。在方法的一些实施例中，栅极遮罩为氮化硅且第一蚀刻终止层为氮氧化硅。
前述概述了若干实施例的特征，以使得熟悉此项技术者可以较佳地理解本揭露的态样。熟悉此项技术者应当了解，其可以容易地将本揭露用作设计或修改其他制程及结构的基础，以供实现本文中所引入的实施例的相同目的及/或达成相同优点。熟悉此项技术者亦应认识到，这些等效构造并不脱离本揭露的精神及范畴，且在不脱离本揭露的精神及范畴的情况下，熟悉此项技术者可以进行各种改变、取代及更改。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包括以下步骤：
自一栅极遮罩的一部分形成一第一蚀刻终止层，该栅极遮罩在与一栅电极相邻的多个间隔物之间延伸，该栅电极上覆于一半导体鳍；
形成与该第一蚀刻终止层相邻的一第二蚀刻终止层；
形成通过该第二蚀刻终止层的一开口及通过执行一第一蚀刻制程暴露该第一蚀刻终止层；
通过执行一第二蚀刻制程使该开口延伸穿过该第一蚀刻终止层且暴露该栅电极；及
在该开口中形成一栅极触点。
2.根据权利要求1所述的方法，其特征在于，该形成该第一蚀刻终止层的步骤包括形成一自然氧化层的步骤。
3.根据权利要求1所述的方法，其特征在于，该形成该第一蚀刻终止层的步骤包括使用氧执行一电浆处理的步骤。
4.根据权利要求1所述的方法，其特征在于，该第一蚀刻终止层形成为介于包含端值的约
Figure FDA0003511311240000011
与约
Figure FDA0003511311240000012
之间的一范围内的一厚度。
5.一种半导体装置的制造方法，其特征在于，包括以下步骤：
在一半导体基板上方形成一鳍；
在该鳍上方形成一栅电极；
形成电耦合至一源极/漏极区的一接触导电栓，该接触导电栓与该栅电极相邻；
处理该栅电极上方的一栅极遮罩以形成一选择性蚀刻终止层；
形成与该选择性蚀刻终止层相邻的一接触蚀刻终止层；
通过该接触蚀刻终止层蚀刻一开口且暴露该选择性蚀刻终止层；
穿过该选择性蚀刻终止层蚀刻该开口且暴露该栅电极；及
在该开口中形成一栅极触点且电耦合至该栅电极。
6.根据权利要求5所述的方法，其特征在于，该处理该栅极遮罩的步骤引入硼。
7.根据权利要求5所述的方法，其特征在于，进一步包括在形成该选择性蚀刻终止层的步骤之后，执行一氢退火制程的步骤。
8.一种半导体装置，其特征在于，包括：
一栅电极，处于一半导体基板的一鳍上方；
一栅极遮罩，处于该栅电极上方，其中该栅极遮罩在多个间隔物之间延伸，所述多个间隔物与该栅电极相邻，该栅极遮罩包括一第一元素集合；
一源极/漏极区，嵌入该鳍中且与该栅电极相邻；
一接触导电栓，处于该源极/漏极区上方且电耦合至该源极/漏极区；
一第一蚀刻终止层，处于该栅电极及该栅极遮罩上方，该第一蚀刻终止层与该栅极遮罩不同且包括至少该第一元素集合及至少一种额外元素；
一第二蚀刻终止层，处于该第一蚀刻终止层上方且与该第一蚀刻终止层相邻；及
一栅极触点，穿过该第二蚀刻终止层及该第一蚀刻终止层，该栅极触点电耦合至该栅电极。
9.根据权利要求8所述的半导体装置，其特征在于，进一步包括穿过该第二蚀刻终止层、该第一蚀刻终止层且电耦合至该接触导电栓及该栅电极的一对接触点。
10.根据权利要求8所述的半导体装置，其特征在于，该栅极遮罩为氮化硅且该第一蚀刻终止层为氮氧化硅。
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