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CN115410903A - 一种通过插层技术优化铁电mos电容性能的方法 - Google Patents

一种通过插层技术优化铁电mos电容性能的方法 Download PDF

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CN115410903A
CN115410903A CN202211112658.2A CN202211112658A CN115410903A CN 115410903 A CN115410903 A CN 115410903A CN 202211112658 A CN202211112658 A CN 202211112658A CN 115410903 A CN115410903 A CN 115410903A
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hafnium
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陈琳
李振海
孟佳琳
王天宇
孙清清
张卫
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Fudan University
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Abstract

本发明公开一种通过插层技术优化铁电MOS电容性能的方法。该方法包括以下步骤：在Si衬底上形成金属底电极；在所述金属底电极上沉积高k介电层；在所述高k介电层上沉积金属氮化物作为应力夹持层；在所述应力夹持层上沉积铪基铁电层；在所述铪基铁电层上形成金属顶电极；在氮气氛围下进行快速热退火处理。

Description

一种通过插层技术优化铁电MOS电容性能的方法
技术领域
本发明涉及半导体技术领域，具体涉及一种通过插层技术优化铁电MOS电容性能的方法。
背景技术
铁电存储器是一种新型的非易失性的新型存储器。传统的铁电材料如钙钛矿、铌酸锂和PVDF等存在着与MOS工艺兼容困难等问题，甚至是存在铅的材料还会对环境造成污染，所以传统的铁电存储器的发展一直存在阻碍。掺杂的铪基铁电材料的出现对以上的问题提供了新的解决方案，铁电存储器又重新引起了人们对铁电材料的关注，并逐渐成为研究热点。
然而，现阶段制备铪基铁电薄膜常用的技术是ALD、PVD和CVD等方法。这些方法制备的氧化铪的相型为混合相并不是单一相结构，这使铪基铁电薄膜的铁电性能较弱，有待进一步的提高。并且由于氧化铪本身材料的限制，其耐受性较差。这都严重影响了氧化铪的铁电性能。现在的解决方法是元素掺杂和电极夹持提升薄膜的铁电性能，但是这在提升器件铁电特性的同时无法对其的耐受性进一步改善，这使铪基铁电的发展陷入了两难的境地。
发明内容
本发明公开一种通过插层技术优化铁电MOS电容性能的方法，包括以下步骤：在Si衬底上形成金属底电极；在所述金属底电极上沉积高k介电层；在所述高k介电层上沉积金属氮化物作为应力夹持层；在所述应力夹持层上沉积铪基铁电层；在所述铪基铁电层上形成金属顶电极；在氮气氛围下进行快速热退火处理。
本发明的通过插层技术优化铁电MOS电容性能的方法中，优选为，所述高k介质层为Al2O3，ZrO2。
本发明的通过插层技术优化铁电MOS电容性能的方法中，优选为，所述铪基铁电层的掺杂元素为Si、Al、Zr或La。
本发明的通过插层技术优化铁电MOS电容性能的方法中，优选为，所述金属氮化物为TiN、TaN。
本发明的通过插层技术优化铁电MOS电容性能的方法中，优选为，所述应力夹持层的厚度为5nm～12nm。
本发明的通过插层技术优化铁电MOS电容性能的方法中，优选为，所述快速热退火的温度为500℃～900℃，时间为30s～45s。
本发明的通过插层技术优化铁电MOS电容性能的方法中，优选为，采用等离子增强原子层沉积方法形成铪基铁电层。
有益效果：
采用元素掺杂和应力夹持层的方式，对铁电薄膜施加内外应力，通过这种方式提升薄膜铁电相的比例增强器件的铁电性能。
插入高k介电层，能够在铁电层极化反转的时候降低反转电流的强度，从而避免了薄膜中氧空位的进一步的增多，增强器件的耐受性。
附图说明
图1是通过插层技术优化铁电MOS电容性能的方法的流程图。
图2～图6是通过插层技术优化铁电MOS电容性能的方法各阶段的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
图1是通过插层技术优化铁电MOS电容性能的方法的流程图。如图1所示，通过插层技术优化铁电MOS电容性能的方法包括以下步骤：
步骤S1，采用传统的RCA清洗工艺清洗Si衬底100，并用N2吹干。
步骤S2，采用物理气相沉积方法(PVD)在Si衬底100上溅射Pt、Au等作为金属底电极101，厚度优选为30nm～60nm，如图2所示。
步骤S3，使用等离子增强原子层沉积方法(PEALD)在金属底电极101上沉积2nm～4nm厚的高k介电层102，如图3所示。高k介电层可以是Al2O3，ZrO2等。在铁电极化反转的过程中铁电层会释放在极化时捕获的电荷，但是由于高k介质层的存在，其会阻碍电荷的迁移并同时有捕获电荷的作用，所以可以减弱铁电层极化反转时的电流强度，阻止其内部氧空位的进一步产生，从而提升器件的耐受性。
步骤S4，使用PEALD方法在高k介电层102上沉积5nm～12nm的金属氮化物作为应力夹持层103，如图4所示。金属氮化物可以是TiN、TaN等。通过应力夹持层对铪基铁电薄膜施加外应力。
步骤S5，使用PEALD方法在应力夹持层103上沉积10nm～12nm厚的铪基铁电层104，如图5所示。铪基铁电层为掺杂HfO2，掺杂元素如Si、Al、Zr、La等。
步骤S6，采用剥离法(lift-off)或者硬掩膜(hard mask)，在铪基铁电层104上使用PVD溅射30nm～60nm厚的Pt、Au等形成金属顶电极105，如图6所示。
步骤S7，在氮气氛围下以500℃～900℃进行30s～45s的快速热退火处理。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (7)

1.一种通过插层技术优化铁电MOS电容性能的方法，其特征在于，
包括以下步骤：
在Si衬底上形成金属底电极；
在所述金属底电极上沉积高k介电层；
在所述高k介电层上沉积金属氮化物作为应力夹持层；
在所述应力夹持层上沉积铪基铁电层；
在所述铪基铁电层上形成金属顶电极；
在氮气氛围下进行快速热退火处理。
2.根据权利要求1所述的通过插层技术优化铁电MOS电容性能的方法，其特征在于，
所述高k介质层为Al2O3，ZrO2。
3.根据权利要求1所述的通过插层技术优化铁电MOS电容性能的方法，其特征在于，
所述铪基铁电层的掺杂元素为Si、Al、Zr或La。
4.根据权利要求1所述的通过插层技术优化铁电MOS电容性能的方法，其特征在于，
所述金属氮化物为TiN、TaN。
5.根据权利要求1所述的通过插层技术优化铁电MOS电容性能的方法，其特征在于，
所述应力夹持层的厚度为5nm～12nm。
6.根据权利要求1所述的通过插层技术优化铁电MOS电容性能的方法，其特征在于，
所述快速热退火的温度为500℃～900℃，时间为30s～45s。
7.根据权利要求1所述的通过插层技术优化铁电MOS电容性能的方法，其特征在于，
采用等离子增强原子层沉积方法形成铪基铁电层。
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