CN115377007A - 一种三维堆叠半导体器件的制造方法 - Google Patents
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Abstract
本申请公开了一种三维堆叠半导体器件的制造方法，可应用于半导体器件制造技术领域，该方法中，首先，提供包括垂直堆叠的第一器件结构和第二器件结构的衬底结构；然后，在第一器件结构和第二器件结构的源漏开孔内形成金属‑半导体化合物；接着，向金属‑半导体化合物与源漏开孔内的半导体材料的界面掺杂杂质离子；最后，向掺杂杂质离子的源漏开孔内填充接触孔金属，形成金属互连线。由此，在三维堆叠半导体器件中构造肖特基源漏，从而不需要使高掺杂源漏与接触孔金属直接接触，也不需要实现突变的PN结，可以由肖特基势垒高度决定器件中的电流，实现了在三维堆叠半导体器件中获得较小的源漏电阻。
Description
技术领域
本申请涉及半导体器件制造技术领域，特别是涉及一种三维堆叠半导体器件的制造方法。
背景技术
随着摩尔定律的发展，半导体器件制造的技术节点从微米级向纳米级推进，在同一衬底上采用外延叠层制备的仿绝缘体上硅（Silicon-On-Insulator, SOI）隔离的三维堆叠半导体器件开始受到关注。
目前，金属氧化物半导体（Metal Oxide Semiconductor, MOS）器件的源极与漏极的金属-半导体接触多采用欧姆接触，通过高掺杂的源漏区获得较低的源漏电阻。MOS器件分为N沟道型的NMOS和P沟道型的PMOS，对于NMOS和PMOS在同一衬底上垂直堆叠的三维堆叠半导体器件来说，受到外延叠层膜厚的限制，其源漏区的半导体层厚度较薄，源漏电阻较大，而由于采用垂直堆叠这一结构，导致无法通过源和漏有源区凸起（raised source-and-drain, raised S/D）技术来解决源漏电阻较大的问题。
由此，如何在三维堆叠半导体器件中获得较小的源漏电阻成为当前亟待解决的问题。
发明内容
基于上述问题，本申请提供了一种三维堆叠半导体器件的制造方法，可以在三维堆叠半导体器件中获得较小的源漏电阻。
本申请实施例公开了如下技术方案：
本申请提供了一种三维堆叠半导体器件的制造方法，所述方法包括：
提供衬底结构，所述衬底结构包括垂直堆叠的第一器件结构和第二器件结构；
在所述第一器件结构和所述第二器件结构的源漏开孔内形成金属-半导体化合物；
向所述金属-半导体化合物与所述源漏开孔内的半导体材料的界面掺杂杂质离子；
向掺杂杂质离子的所述第一器件结构和所述第二器件结构的源漏开孔内填充接触孔金属，形成金属互连线。
可选地，所述在所述第一器件结构和所述第二器件结构的源漏开孔内形成金属-半导体化合物，包括：
在所述第一器件结构的第一源极开孔、所述第二器件结构的第二源极开孔以及所述第一器件结构和所述第二器件结构共用的漏极开孔内形成金属-半导体化合物。
可选地，所述在所述第一器件结构的第一源极开孔、所述第二器件结构的第二源极开孔以及所述第一器件结构和所述第二器件结构共用的漏极开孔内形成金属-半导体化合物，包括：
向所述第一器件结构的第一源极开孔、所述第二器件结构的第二源极开孔以及所述第一器件结构和所述第二器件结构共用的漏极开孔内淀积源漏接触金属；
通过两步退火工艺，在所述第一源极开孔、所述第二源极开孔以及所述漏极开孔内形成金属-半导体化合物。
可选地，所述源漏接触金属，包括：镍和/或铂镍合金。
可选地，所述通过两步退火工艺，在所述第一源极开孔、所述第二源极开孔以及所述漏极开孔内形成金属-半导体化合物，包括：
根据预先设置的第一温度和第一时间进行低温退火；
刻蚀所述第一源极开孔、所述第二源极开孔以及所述漏极开孔内的源漏接触金属；
根据预先设置的第二温度和第二时间进行高温退火，形成金属-半导体化合物。
可选地，所述第一温度为310℃。
可选地，所述第二温度为500℃。
可选地，所述向所述金属-半导体化合物与所述源漏开孔内的半导体材料的界面掺杂杂质离子，包括：
基于离子注入技术，采用预设的第一注入能量向所述源漏开孔内注入N型杂质离子；
根据预设的第三温度，激活所述N型杂质离子，激活的所述N型杂质离子分布在金属-半导体化合物与所述源漏开孔内的半导体材料的界面；
基于离子注入技术，采用预设的第二注入能量向所述源漏开孔内注入P型杂质离子；
根据预设的第四温度，激活所述P型杂质离子，激活的所述P型杂质离子分布在金属-半导体化合物与所述源漏开孔内的半导体材料的界面。
可选地，所述向所述金属-半导体化合物与所述源漏开孔内的半导体材料的界面掺杂杂质离子，包括：
基于离子注入技术，采用预设的第一注入能量向所述源漏开孔内注入N型杂质离子；
基于离子注入技术，采用预设的第二注入能量向所述源漏开孔内注入P型杂质离子；
根据预设的第四温度，激活所述N型杂质离子和所述P型杂质离子，激活的所述N型杂质离子和所述P型杂质离子分布在金属-半导体化合物与所述源漏开孔内的半导体材料的界面。
可选地，所述向所述金属-半导体化合物与所述源漏开孔内的半导体材料的界面掺杂杂质离子之前，所述方法还包括：
光刻遮盖所述衬底结构的栅极区域。
相较于现有技术，本申请具有以下有益效果：
本申请提供了一种三维堆叠半导体器件的制造方法，该方法中，首先，提供衬底结构，衬底结构包括垂直堆叠的第一器件结构和第二器件结构；然后，在第一器件结构和第二器件结构的源漏开孔内形成金属-半导体化合物；接着，向金属-半导体化合物与源漏开孔内的半导体材料的界面掺杂杂质离子；最后，向掺杂杂质离子的第一器件结构和第二器件结构的源漏开孔内填充接触孔金属，形成金属互连线。由此，在三维堆叠半导体器件中构造肖特基源漏，从而不需要使高掺杂源漏与接触孔金属直接接触，也不需要实现突变的PN结，可以由肖特基势垒高度决定器件中的电流，实现了在三维堆叠半导体器件中获得较小的源漏电阻。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种三维堆叠半导体器件的制造方法流程图；
图2A为本申请实施例提供的一种衬底结构示意图；
图2B为本申请实施例提供的一种共漏端衬底结构的漏极开孔截面图；
图2C为本申请实施例提供的一种衬底结构的源极开孔截面图；
图2D为本申请实施例提供的另一种衬底结构的源极开孔截面图；
图3为本申请实施例提供的一种层间介质层S1内部的衬底结构示意图；
图4为本申请实施例提供的一种共漏端接触孔截面示意图；
图5为本申请实施例提供的共漏端填充接触孔金属的截面图；
图6为本申请实施例提供的填充接触孔金属后的半导体器件示意图；
图7为本申请实施例提供的一种金属-半导体化合物形成方法流程图。
具体实施方式
正如前文描述，目前MOS器件的源极与漏极的金属-半导体接触多采用欧姆接触，通过高掺杂的源漏区获得较低的源漏电阻。然而，对于NMOS和PMOS在同一衬底上垂直堆叠的三维堆叠半导体器件来说，受到外延叠层膜厚的限制，其源漏区的半导体层厚度较薄，源漏电阻较大，且由于采用垂直堆叠这一结构，导致无法通过raised S/D技术来解决源漏电阻较大的问题。
有鉴于此，本申请提供了一种三维堆叠半导体器件的制造方法，该方法中，首先，提供包括垂直堆叠的第一器件结构和第二器件结构的衬底结构；然后，在第一器件结构和第二器件结构的源漏开孔内形成金属-半导体化合物；接着，向金属-半导体化合物与源漏开孔内的半导体材料的界面掺杂杂质离子；最后，向掺杂杂质离子的源漏开孔内填充接触孔金属，形成金属互连线。由此，在三维堆叠半导体器件中构造肖特基源漏，从而不需要使高掺杂源漏与接触孔金属直接接触，也不需要实现突变的PN结，可以由肖特基势垒高度决定器件中的电流，实现了在三维堆叠半导体器件中获得较小的源漏电阻。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参见图1，该图为本申请实施例提供的一种三维堆叠半导体器件的制造方法流程图，该方法包括：
S101：提供衬底结构，衬底结构包括垂直堆叠的第一器件结构和第二器件结构。
示例性地，如图2A所示，该图为本申请实施例提供的一种衬底结构示意图，其中，衬底S0可以是例如半导体层-埋氧层-半导体层的叠层，也可以是硅材料层、锗材料层或硅锗材料层等半导体材料层，层间介质层S1可以采用例如原子层沉积（Atomic LayerDeposition，ALD）方式淀积，层间介质层包裹垂直堆叠的第一器件结构和第二器件结构，第一器件结构和第二器件结构可以是两个形成了源漏开孔的CMOS器件，可选地，在本申请实施例中，第一器件结构与第二器件结构可以使用不同的源极开孔，共用漏极开孔；在本申请提供的另一些实施例中，第一器件结构与第二器件结构也可以使用不同的漏极开孔，共用源极开孔。
如图2B所示，该图为本申请实施例提供的一种共漏端衬底结构的漏极开孔截面图，该图为图2A的AA’截面，第一器件结构与第二器件结构共用的漏极开孔贯穿开孔区域的层间介质层S1、半导体层S13以及绝缘层S12，直至半导体层S11。
如图2C所示，该图为本申请实施例提供的一种衬底结构的源极开孔截面图，该图为图2A的BB’截面，第一器件结构的第一源极开孔贯穿开孔区域的层间介质层S1直至半导体层S11。
如图2D所示，该图为本申请实施例提供的另一种衬底结构的源极开孔截面图，该图为图2A的CC’截面，第二器件结构的第二源极开孔贯穿开孔区域的层间介质层S1直至半导体层S13。
如图3所示，该图为本申请实施例提供的一种层间介质层S1内部的衬底结构示意图，示例性地，半导体层S11和半导体层S13可以是硅材料层、锗材料层或硅锗材料层，绝缘层S10和绝缘层S12可以是埋氧层。以下均以半导体层S11和半导体层S13均为硅材料层作为示例。
S102：在第一器件结构和第二器件结构的源漏开孔内形成金属-半导体化合物。
示例性地，可以在第一源极开孔、第二源极开孔以及漏极开孔内淀积源漏接触金属，从而形成金属-半导体化合物，金属-半导体化合物可以是硅化物、锗化物或硅锗化物，对应于硅材料层，以下以金属-半导体化合物为硅化物作为示例。
为了使肖特基（Schottky Barrier, SB）金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）SB-MOSFET具有较传统MOSFET更好的性能，肖特基势垒的高度（SBH）越低越好，优选地，肖特基势垒高度可以低至0.1eV。以半导体层S11以及S13均为硅材料层为例，在众多的硅化物中，PtSi以及稀有金属-半导体化合物例如ErSix和YbSix具有较低的肖特基势垒，其中PtSi可以用于P型SB-MOSFET，ErSix、YbSix可以用于N型SB-MOSFET。但由于三维堆叠半导体器件中NMOS与PMOS垂直堆叠，故二者只能采用同一种硅化物。
对于NiSi S/D SB-MOSFET来说，费米能级钉扎效应导致电子和空穴的肖特基势垒高度（SBH）比较高，但是正因为这一原因，对NMOS和PMOS的肖特基势垒进行调节的难度较为相近，因此，可以优选在源漏开孔内形成硅化物NiSi。参见图4，该图为本申请实施例提供的一种共漏端接触孔截面示意图，其中，半导体层S11中位于源漏开孔内的硅几乎全部被转化为金属-半导体化合物S2，金属-半导体化合物上S2可以是硅化物，半导体层S11中位于源漏开孔内的部分只剩余一层较薄的硅，用以避免半导体器件失效。
示例性地，半导体层S11和半导体层S13可以是硅材料层、锗材料层或硅锗材料层，对应地，金属-半导体化合物S2可以为硅化物、锗化物或锗硅化物。
S103：向金属-半导体化合物与源漏开孔内的半导体材料的界面掺杂杂质离子。
作为示例，可以对第一器件结构和第二器件结构进行不同深度的杂质离子注入，例如，可以以第一器件结构作为NMOS器件，向其对应的源漏开孔内掺杂N型杂质，N型杂质可以选用磷P或砷As以增加空穴的肖特基势垒，降低电子的肖特基势垒；可以以第二器件结构作为PMOS器件，向其对应的源漏开孔内掺杂P型杂质，P型杂质可以选用硼B以增加电子的肖特基势垒，降低空穴的肖特基势垒。杂质P或As的注入深度为PMOS的硅化物材料的中间深度处；杂质B的注入深度为NMOS的硅化物材料的中间深度处，注入深度可以通过调节离子注入能量控制。
掺杂的杂质离子主要分布在硅化物与硅的界面处，较高的掺杂浓度降低了其接触电阻。
S104：向掺杂杂质离子的第一器件结构和第二器件结构的源漏开孔内填充接触孔金属，形成金属互连线。
参见图5，该图为本申请实施例提供的共漏端填充接触孔金属的截面图；参见图6，该图为本申请实施例提供的填充接触孔金属后的半导体器件示意图。形成金属互连线后，即得到完整的三维堆叠半导体器件。
本申请实施例中，首先，提供包括垂直堆叠的第一器件结构和第二器件结构的衬底结构；然后，在第一器件结构和第二器件结构的源漏开孔内形成金属-半导体化合物；接着，向金属-半导体化合物与源漏开孔内的半导体材料的界面掺杂杂质离子；最后，向掺杂杂质离子的源漏开孔内填充接触孔金属，形成金属互连线。由此，在三维堆叠半导体器件中构造肖特基源漏，从而不需要使高掺杂源漏与接触孔金属直接接触，也不需要实现突变的PN结，可以由肖特基势垒高度决定器件中的电流，实现了在三维堆叠半导体器件中获得较小的源漏电阻。
参见图7，该图为本申请实施例提供的一种金属-半导体化合物形成方法流程图，该方法包括：
S701：向第一源极开孔、第二源极开孔以及漏极开孔内淀积源漏接触金属。
示例性地，半导体层S11和半导体层S13均为硅材料层，源漏接触金属可以选用NiPt（Ni（Pt5%-10%）），可以通过物理气相沉积法向第一源极开孔、第二源极开孔以及漏极开孔内淀积NiPt，形成NiPt/Si结构。淀积的金属厚度由硅层的厚度决定，要保证底层硅几乎全部被硅化，仅保留较薄的硅材料层，以避免半导体器件失效，例如，淀积的金属厚度可以在2nm-5nm范围内。
S702：根据预先设置的第一温度和第一时间进行低温退火。
可选地，第一温度可以是310℃，第一时间可以是10s，可以采用快速热退火（rapidthermal annealing，RTA）的方法来进行低温快速退火。通过低温退火，可以将Ni扩散沉积到硅材料层的表面。
S703：刻蚀第一源极开孔、第二源极开孔以及漏极开孔内的源漏接触金属。
可选地，可以采用湿法腐蚀的方法去除NiPt，湿法腐蚀液可以是王水。
S704：根据预先设置的第二温度和第二时间进行高温退火，形成金属-半导体化合物。
可选地，第二温度可以是500℃，第二时间可以是10s，可以采用快速热退火（rapidthermal annealing，RTA）的方法来进行高温快速退火，从而在源漏开孔内形成金属-半导体化合物——NiSi。
由此，可以在源漏开孔内形成金属-半导体化合物NiSi，对于NiSi S/D SB-MOSFET来说，费米能级钉扎效应导致电子和空穴的肖特基势垒高度（SBH）比较高，但是正因为这一原因，对NMOS和PMOS的肖特基势垒进行调节的难度较为相近，有助于通过对肖特基势垒进行调节以获得较低的肖特基势垒高度，从而使三维堆叠半导体器件可以获得较大的电流。
在本申请提供的一些实施例中，在源漏开孔内形成金属-半导体化合物之后，先通过光刻遮盖栅极区域，即使用光刻胶保护栅极区域对应的层间介质层上方的位置，以减小掺杂杂质离子的过程对栅极的影响；而后，结合光刻，可以利用离子注入技术注入不同深度的N、P型杂质离子。
可选地，可以采用两步注入退火的方法向金属-半导体化合物与源漏开孔内的半导体材料的界面掺杂杂质离子。即基于离子注入技术，采用预设的第一注入能量向源漏开孔内注入N型杂质离子；根据预设的第三温度，激活N型杂质离子，激活的N型杂质离子分布在金属-半导体化合物与源漏开孔内的半导体材料的界面；基于离子注入技术，采用预设的第二注入能量向源漏开孔内注入P型杂质离子；根据预设的第四温度，激活P型杂质离子，激活的P型杂质离子分布在金属-半导体化合物与源漏开孔内的半导体材料的界面。其中，第三温度可以选自600-650℃，第四温度可以选自500-550℃。
可选地，也可以采用一次注入退火的方法向金属-半导体化合物与源漏开孔内的半导体材料的界面掺杂杂质离子。即基于离子注入技术，采用预设的第一注入能量向源漏开孔内注入N型杂质离子；基于离子注入技术，采用预设的第二注入能量向源漏开孔内注入P型杂质离子；根据预设的第四温度，激活N型杂质离子和P型杂质离子，激活的N型杂质离子和P型杂质离子分布在金属-半导体化合物与源漏开孔内的半导体材料的界面。其中，第四温度可以选自500-550℃。
示例性地，N型杂质离子可以是P或As，P型杂质离子可以是B，激活后的杂质分布在金属-半导体化合物与半导体材料的界面处。
由于B离子较小，扩散较快，故在两步注入退火时，后注入B；而在一次注入退火时，退火温度选择较低的B离子退火的温度。
由此，利用离子注入技术中射程的可控性以及杂质分凝技术，提高了调节肖特基势垒高度的可行性，降低了三维堆叠半导体器件的制造过程的复杂度；同时，离子注入技术可以在低温下进行，且由于离子掺杂区不直接与接触孔金属接触，形成的是肖特基接触的源漏而非欧姆接触的源漏，所需的退火温度也较低，可以减小掺杂杂质离子的过程对例如高k介质、金属栅以及应力沟道等前栅工艺的影响。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。可以根据实际的需要选择其中的部分或者全部步骤来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述，仅为本申请的一种具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种三维堆叠半导体器件的制造方法，其特征在于，所述方法包括：
提供衬底结构，所述衬底结构包括垂直堆叠的第一器件结构和第二器件结构；
在所述第一器件结构和所述第二器件结构的源漏开孔内形成金属-半导体化合物；
向所述金属-半导体化合物与所述源漏开孔内的半导体材料的界面掺杂杂质离子；
向掺杂杂质离子的所述第一器件结构和所述第二器件结构的源漏开孔内填充接触孔金属，形成金属互连线。
2.根据权利要求1所述的方法，其特征在于，所述在所述第一器件结构和所述第二器件结构的源漏开孔内形成金属-半导体化合物，包括：
在所述第一器件结构的第一源极开孔、所述第二器件结构的第二源极开孔以及所述第一器件结构和所述第二器件结构共用的漏极开孔内形成金属-半导体化合物。
3.根据权利要求2所述的方法，其特征在于，所述在所述第一器件结构的第一源极开孔、所述第二器件结构的第二源极开孔以及所述第一器件结构和所述第二器件结构共用的漏极开孔内形成金属-半导体化合物，包括：
向所述第一器件结构的第一源极开孔、所述第二器件结构的第二源极开孔以及所述第一器件结构和所述第二器件结构共用的漏极开孔内淀积源漏接触金属；
通过两步退火工艺，在所述第一源极开孔、所述第二源极开孔以及所述漏极开孔内形成金属-半导体化合物。
4.根据权利要求3所述的方法，其特征在于，所述源漏接触金属，包括：镍和/或铂镍合金。
5.根据权利要求3所述的方法，其特征在于，所述通过两步退火工艺，在所述第一源极开孔、所述第二源极开孔以及所述漏极开孔内形成金属-半导体化合物，包括：
根据预先设置的第一温度和第一时间进行低温退火；
刻蚀所述第一源极开孔、所述第二源极开孔以及所述漏极开孔内的源漏接触金属；
根据预先设置的第二温度和第二时间进行高温退火，形成金属-半导体化合物。
6.根据权利要求5所述的方法，其特征在于，所述第一温度为310℃。
7.根据权利要求5所述的方法，其特征在于，所述第二温度为500℃。
8.根据权利要求1所述的方法，其特征在于，所述向所述金属-半导体化合物与所述源漏开孔内的半导体材料的界面掺杂杂质离子，包括：
基于离子注入技术，采用预设的第一注入能量向所述源漏开孔内注入N型杂质离子；
根据预设的第三温度，激活所述N型杂质离子，激活的所述N型杂质离子分布在金属-半导体化合物与所述源漏开孔内的半导体材料的界面；
基于离子注入技术，采用预设的第二注入能量向所述源漏开孔内注入P型杂质离子；
根据预设的第四温度，激活所述P型杂质离子，激活的所述P型杂质离子分布在金属-半导体化合物与所述源漏开孔内的半导体材料的界面。
9.根据权利要求1所述的方法，其特征在于，所述向所述金属-半导体化合物与所述源漏开孔内的半导体材料的界面掺杂杂质离子，包括：
基于离子注入技术，采用预设的第一注入能量向所述源漏开孔内注入N型杂质离子；
基于离子注入技术，采用预设的第二注入能量向所述源漏开孔内注入P型杂质离子；
根据预设的第四温度，激活所述N型杂质离子和所述P型杂质离子，激活的所述N型杂质离子和所述P型杂质离子分布在金属-半导体化合物与所述源漏开孔内的半导体材料的界面。
10.根据权利要求1所述的方法，其特征在于，所述向所述金属-半导体化合物与所述源漏开孔内的半导体材料的界面掺杂杂质离子之前，所述方法还包括：
光刻遮盖所述衬底结构的栅极区域。
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| CN202211290882.0A CN115377007A (zh) | 2022-10-21 | 2022-10-21 | 一种三维堆叠半导体器件的制造方法 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1877810A (zh) * | 2005-06-09 | 2006-12-13 | 三星电子株式会社 | 多层半导体器件及其制造方法 |
| CN101669201A (zh) * | 2007-01-31 | 2010-03-10 | 先进微装置公司 | 包含具有工艺容限配置的基板二极管的soi器件以及形成该soi器件的方法 |
| CN103000675A (zh) * | 2011-09-08 | 2013-03-27 | 中国科学院微电子研究所 | 低源漏接触电阻mosfets及其制造方法 |
| US20130196500A1 (en) * | 2012-01-31 | 2013-08-01 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for forming a via contacting several levels of semiconductor layers |
-
2022
- 2022-10-21 CN CN202211290882.0A patent/CN115377007A/zh active Pending
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