CN115332336A - 集成hjd的碳化硅umosfet器件及其制备方法 - Google Patents

Abstract

本发明公开了一种集成HJD的碳化硅UMOSFET器件及其制备方法，涉及半导体技术领域，包括：衬底；外延层，位于衬底的一侧；间隔排布的第一注入区和第二注入区，分别位于外延层背离衬底的一侧；多晶硅层，位于第一注入区与第二注入区之间，且位于外延层背离衬底的一侧，多晶硅层与外延层之间为异质结接触；源极，位于第一注入区、第二注入区和多晶硅层背离衬底的一侧，且源极至少部分覆盖第一注入区、第二注入区和多晶硅层。本申请能够减小了开关的损耗，提高了器件的能量转化效率。

Description

集成HJD的碳化硅UMOSFET器件及其制备方法

技术领域

本发明属于半导体技术领域，具体涉及一种集成HJD的碳化硅UMOSFET器件及其制备方法。

背景技术

碳化硅(Silicon Carbide，SiC)作为一种宽禁带半导体材料，相较于传统的硅材料具有更宽的禁带宽度、更大的饱和电子漂移速率以及更高的热传导率等优点，更适应于高温高压高频环境。

金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor，MOSFET)具有集成密度高，热稳定性好，抗辐射能力强等一系列优点，被广泛应用于电力电子系统。碳化硅MOSFET作为新型第三代半导体器件，相比于硅MOSFET器件乃至硅IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)器件具有更低的导通损耗、更高的耐压能力和更大的功率密度，即碳化硅MOSFET具有显著的性能优势及巨大的发展潜能。

U型沟槽栅金属氧化物半导体场效应管(U Trench Metal Oxide SemiconductorField Effect Transistor，UMOSFET)相对于DMOSFET，具有导通电阻小，元胞尺寸小的优点。

碳化硅MOSFET在电力电子系统中主要充当电子开关；当其处于导通状态时，寄生的PIN二极管进入漂移区的少子空穴寿命增大，其反向恢复急剧恶化，会导致开关功耗增大，降低能量传输效率，通常需要在碳化硅MOSFET体外并联或者体内集成一个二极管，以改善碳化硅MOSFET体二极管的性能，从而提高碳化硅MOSFET的工作效率。

在碳化硅MOSFET体外反向并联二极管可大幅度改善碳化硅MOSFET体二极管的性能，但会增大整个模块的面积，提高器件的封装成本，且会引入寄生电容和寄生电感，因此，现有的技术均在碳化硅MOSFET内部集成肖特基势垒二极管(Schottky Barrier Diode，SBD)或结势垒肖特基二极管(Junction Barrier Schottky Diode，JBS)，但内部集成SBD或JBS仍具有较大的开启电压，因此，亟需改善现有技术中碳化硅MOSFET的开启电压。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种集成HJD的碳化硅UMOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本申请提供一种集成HJD的碳化硅UMOSFET器件，包括：

衬底；

外延层，位于衬底的一侧；

间隔排布的第一注入区和第二注入区，分别位于外延层背离衬底的一侧；

多晶硅层，位于第一注入区与第二注入区之间，且位于外延层背离衬底的一侧，多晶硅层与外延层之间为异质结接触；

源极，位于第一注入区、第二注入区和多晶硅层背离衬底的一侧，且源极至少部分覆盖第一注入区、第二注入区和多晶硅层。

可选地，还包括：

P-base区，位于外延层背离衬底的一侧；

N+注入区，位于P-base区背离衬底的一侧，位于N+注入区背离衬底的一侧至少部分覆盖源极。

可选地，还包括：

第二沟槽，位于外延层背离衬底的一侧，且沿指向衬底的方向凹陷，位于第二沟槽内设置有栅介质层，位于栅介质层背离衬底的一侧设置有栅极。

可选地，沿垂直于衬底的方向，第二沟槽与至少部分第一注入区交叠，且第二沟槽靠近衬底的侧边与衬底之间的距离大于第一注入区靠近衬底的侧边与衬底之间的距离。

可选地，沿垂直于衬底的方向，第一注入区和第二注入区靠近衬底的侧边与衬底之间的距离大于多晶硅层靠近衬底的侧边与衬底之间的距离。

可选地，还包括：

漏极，位于衬底背离外延层的一侧，漏与衬底为欧姆接触。

第二方面，本申请还提供一种集成HJD的碳化硅UMOSFET器件的制备方法，集成HJD的碳化硅UMOSFET器件包括：

衬底；

外延层，位于衬底的一侧；

间隔排布的第一注入区和第二注入区，分别位于外延层背离衬底的一侧；

多晶硅层，位于第一注入区与第二注入区之间，且位于外延层背离衬底的一侧，多晶硅层与外延层之间为异质结接触；

源极，位于第一注入区、第二注入区和多晶硅层背离衬底的一侧，且源极至少部分覆盖第一注入区、第二注入区和多晶硅层；

该制备方法包括：

提供衬底；

在衬底的一侧采用外延生长的方式形成外延层；

在外延层背离衬底的一侧的表面进行离子注入，形成间隔排布的第一注入区和第二注入区；

在第一注入区和第二注入区之间进行刻槽，形成第一沟槽；

在第一沟槽内沉积多晶硅层；

在第一注入区、第二注入区和多晶硅层背离衬底的一侧沉积源极。

可选地，还包括：

在外延层背离衬底的一侧的表面进行离子注入，形成P-base区；

在P-base区背离衬底的一侧的表面进行离子注入，形成N+注入区。

可选地，还包括：

在第一注入区与P-base之间进行刻槽，形成第二沟槽；且第二沟槽挖掉至少部分第一注入区。

可选地，还包括：

在第二沟槽内依次形成栅介质层和栅极。

本发明的有益效果：

本发明提供的一种集成HJD的碳化硅UMOSFET器件及其制备方法，依次层叠设置有衬底和外延层，同层设置的第一注入区和第二注入区，以及位于第一注入区和第二注入区之间的多晶硅层，覆盖在第一注入区、第二注入区和多晶硅层上的源极；其中，衬底为N+衬底区，外延层为N-外延区，第一注入区和第二注入区均为P+注入区，且第一注入区和第二注入区的形状相同，多晶硅层为N-PolySi区，多晶硅层与外延层之间为异质结接触，即相当于在碳化硅UMOSFET器件内部集成了HJD结构，代替了现有技术中在碳化硅UMOSFET器件内部集成SBD结构或者JBS结构；使得本申请中多晶硅层与外延层之间具有更小的势垒差，使得本申请的碳化硅UMOSFET器件需要更低的开通电压，更进一步地减小了开关的损耗，提高了器件的能量转化效率。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的集成HJD的碳化硅UMOSFET器件的一种结构示意图；

图2是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的一种流程图；

图3是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图；

图4是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图；

图5是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图；

图6是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图；

图7是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图；

图8是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图；

图9是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

请参见图1，图1是本发明实施例提供的集成HJD的碳化硅UMOSFET器件的一种结构示意图，请参考图1所示，本申请所提供的一种集成HJD的碳化硅UMOSFET器件，包括：

衬底1；

外延层2，位于衬底1的一侧；

间隔排布的第一注入区5和第二注入区6，分别位于外延层2背离衬底1的一侧；

多晶硅层11，位于第一注入区5与第二注入区6之间，且位于外延层2背离衬底1的一侧，多晶硅层11与外延层2之间为异质结接触；

源极13，位于第一注入区5、第二注入区6和多晶硅层11背离衬底1的一侧，且源极13至少部分覆盖第一注入区5、第二注入区6和多晶硅层11。

具体而言，本实施例中提供的集成HJD的碳化硅UMOSFET器件，依次层叠设置有衬底1和外延层2，同层设置的第一注入区5和第二注入区6，以及位于第一注入区5和第二注入区6之间的多晶硅层11，覆盖在第一注入区5、第二注入区6和多晶硅层11上的源极13；其中，衬底1为N+衬底区，外延层2为N-外延区，第一注入区5和第二注入区6均为P+注入区，且第一注入区5和第二注入区6的形状相同，多晶硅层11为N-PolySi区，多晶硅层11与外延层2之间为异质结接触，即相当于在碳化硅UMOSFET器件内部集成了HJD结构，代替了现有技术中在碳化硅UMOSFET器件内部集成SBD结构或者JBS结构；使得本申请中多晶硅层11与外延层2之间具有更小的势垒差，使得本申请的碳化硅UMOSFET器件需要更低的开通电压，更进一步地减小了开关的损耗，提高了器件的能量转化效率。

需要说明的是，在第一注入区5与第二注入区6之间设置有第一沟槽7，多晶硅层11位于第一沟槽7内，使得第一注入区5和第二注入区6具有联合屏蔽效应，可以保护异质结界面，还能避免U型沟槽栅受高电场的影响，提高了器件的耐压能力。

还需要说明的是，源极13至少部分填充于第一沟槽7内，分别与第一注入区5和第二注入区6接触。

需要说明的是，图1所示实施例仅示意性示意出了集成HJD的碳化硅UMOSFET器件的结构，并不代表各膜层的实际尺寸。

请继续参见图1所示，在本申请的一种可选地实施例中，还包括：

P-base区3，位于外延层2背离衬底1的一侧；

N+注入区4，位于P-base区3背离衬底1的一侧，位于N+注入区4背离衬底1的一侧至少部分覆盖源极13。

具体而言，请继续参见图1所示，本实施例中，在外延区背离衬底1的一侧层叠设置有P-base区3和N+注入区4；其中，P-base区3和N+注入区4均位于第一注入区5背离第二注入区6的一侧，位于N+注入区4背离衬底1的一侧设置有源极13，且源极13仅覆盖N+注入区4远离第二沟槽8的表面，不会延伸至第二沟槽8内，也不会与栅介质层9接触；覆盖在第一注入区5的源极13同样不会与栅介质层9接触。

需要说明的是，沿垂直于衬底的方向，N+注入区4的厚度小于P-base区3的深度。

需要说明的是，图1所示实施例仅示意性示出了N+注入区4和P-base区3的位置关系，并不代表实际尺寸。

请继续参见图1所示，在本申请的一种可选地实施例中，还包括：

第二沟槽8，位于外延层2背离衬底1的一侧，且沿指向衬底1的方向凹陷，位于第二沟槽8内设置有栅介质层9，位于栅介质层9背离衬底1的一侧设置有栅极10。

具体而言，请继续参见图1所示，本实施例中，在P-base区3与第一注入区5之间设置有第二沟槽8，第二沟槽8内覆盖一层栅介质层9，在栅介质层9上设置有栅极10，如此能够保护栅极10。

请继续参见图1所示，在本申请的一种可选地实施例中，沿垂直于衬底的方向，第二沟槽8与至少部分第一注入区5交叠，且第二沟槽8靠近衬底1的侧边与衬底1之间的距离大于第一注入区5靠近衬底1的侧边与衬底1之间的距离。

具体而言，请继续参见图1所示，本实施例中，沿垂直于衬底的方向，第二沟槽8的深度小于第一注入区5的深度，第二沟槽8的深度大于P-base区3，且第二沟槽8可以挖掉部分第一注入区5，也可以挖掉部分P-base区3和N+注入区4；如此，能够保证第二沟槽8实现对栅极10的良好保护。

请继续参见图1所示，在本申请的一种可选地实施例中，沿垂直于衬底的方向，第一注入区5和第二注入区6靠近衬底1的侧边与衬底1之间的距离大于多晶硅层11靠近衬底1的侧边与衬底1之间的距离。

具体而言，请继续参见图1所示，本实施例中，沿垂直于衬底1方向，第一注入区5和第二注入区6的深度大于第一沟槽7的深度，使得第一注入区5和第二注入区6实现良好的屏蔽效应。

在本申请的一种可选地实施例中，还包括：漏极12，位于衬底1背离外延层2的一侧，漏极12与衬底1为欧姆接触。

在本申请的一种可选地实施例中，源极13与N+注入区4，第一注入区5、第二注入区6和多晶硅层11之间的接触为欧姆接触。

在本申请的一种可选地实施例中，源极13和漏极12的材质包括但不限于钛、镍、钼或钨中的一种。

在本申请的一种可选地实施例中，沿垂直于衬底的方向；

衬底1的厚度为1μm～100μm；可选地，衬底1的厚度为3μm，参杂浓度为5×10¹⁸cm^-3；

外延层2的厚度为10μm～500μm；可选地，外延层2的厚度为25μm，参杂浓度为8×10¹⁵cm^-3；

P-base区3的厚度为0.5μm～5μm；可选地，P-base区3的厚度为0.8μm，宽度为2μm，掺杂浓度为3×10¹⁷cm^-3；

N+注入区4的厚度为0.1μm～2μm；可选地，N+注入区4的厚度为0.2μm，宽度为2μm，掺杂浓度为1×10¹⁹cm^-3；

第一注入区5和第二注入区6的厚度均为1μm～10μm；可选地，第一注入区5和第二注入区6的厚度均为1.5μm，宽度为2μm，掺杂浓度为1×10¹⁹cm^-3；

多晶硅的厚度为0.1μm～5μm；可选地，多晶硅的厚度为1μm，宽度为1μm，掺杂浓度为1×10²⁰cm^-3；

栅极10的厚度为0.8μm～5μm；可选地，栅极10的厚度为1μm，宽度为2μm，掺杂浓度为1×10²⁰cm^-3；

栅介质层9的厚度为0.1μm～2μm；可选地，栅介质层9的厚度为0.1μm，可以为SiO2层。

基于同一发明构思，请参见图2所示，图2是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的一种流程图，本申请还提供一种集成HJD的碳化硅UMOSFET器件的制备方法，其中，集成HJD的碳化硅UMOSFET器件可参照上述实施例，重复之处不在赘述，该制备设备包括：

S101、提供衬底1；

S102、在衬底1的一侧采用外延生长的方式形成外延层2；

S103、在外延层2背离衬底1的一侧的表面进行离子注入，形成间隔排布的第一注入区5和第二注入区6；

S104、在第一注入区5和第二注入区6之间进行刻槽，形成第一沟槽7；

S105、在第一沟槽7内沉积多晶硅层11；

S106、在第一注入区5、第二注入区6和多晶硅层11背离衬底1的一侧沉积源极13。

在本申请的一种可选地实施例中，还包括：

在外延层2背离衬底1的一侧的表面进行离子注入，形成P-base区3；

在P-base区3背离衬底1的一侧的表面进行离子注入，形成N+注入区4。

在本申请的一种可选地实施例中，还包括：

在第一注入区5与P-base之间进行刻槽，形成第二沟槽8；且第二沟槽8挖掉至少部分第一注入区5。

在本申请的一种可选地实施例中，还包括：

在第二沟槽8内依次形成栅介质层9和栅极10。

在本申请的一种可选地实施例中，请参见图3～图9所示，图3是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图，图4是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图，图5是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图，图6是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图，图7是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图，图8是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图，图9是本发明实施例提供的集成HJD的碳化硅UMOSFET器件制备方法的另一种流程图，本实施例提供的HJD的碳化硅UMOSFET器件的制备方法包括如下步骤：

步骤a：在衬底1上采用外延生长的方式形成外延层2。

先对厚度为3μm，掺杂浓度为5×10¹⁸cm^-3的SiC衬底1进行RCA标准清洗，然后在衬底1上外延生长厚度为25μm，掺杂浓度为8×10¹⁵cm^-3的外延层2。

步骤b：在外延层2表面进行离子注入，形成P-base区3。

在外延层2表面沉积形成一层SiO2层，涂上光刻胶，在外延层2最左侧盖上长度为2μm掩膜版，经过曝光显影刻蚀去胶后，对外延层2进行铝离子注入，注入深度为0.8μm，掺杂浓度为3×10¹⁷cm^-3；注入完成后进行退火后除去第一层SiO2层，最终在外延层2左侧形成P-base区3。

步骤c：在P-base区3表面进行离子注入，形成N+注入区4。

在外延层2和P-base区3上表面沉积形成一层SiO2层，涂上光刻胶，在P-base区3盖上长度为2μm掩膜版，经过曝光显影刻蚀去胶后，对其进行磷离子注入，注入深度为0.2，掺杂浓度为1×10¹⁹cm^-3；注入完成后进行退火，再去除第二层SiO2层，最终在P-base区3上方形成N+注入区4。

步骤d：在外延层2表面进行离子注入，形成第一注入区5和第二注入区6。

在外延层2、N+注入区4上表面沉积形成一层SiO2层，涂上光刻胶，在外延层2上端中部和最右侧两处盖上长度为2.2μm掩膜版，经过曝光显影刻蚀去胶后，对外延层2进行铝离子注入，注入深度为1.5μm，掺杂浓度为1×10¹⁹cm^-3；注入完成后进行退火，再去除第三层SiO2层，最终在外延层2上端形成第一注入区5和第二注入区6。

步骤e：在N+注入区4、外延层2和第一注入区5表面进行刻槽，形成第一沟槽7和第二沟槽8。

在N+注入区4、外延层2和第一注入区5和第二注入区6上表面沉积形成一层SiO2层，涂上光刻胶，在N+注入区4和第一注入区5之间、第一注入区5和第二注入区6空隙之间盖上长度为2μm的掩膜版，经过曝光显影刻蚀去胶后，去掉第四层SiO2层，最终在N+注入区4和第一注入区5之间、第一注入区5和第二注入区6空隙间分别形成第二沟槽8和第一沟槽7。

步骤f：先在器件上表面沉积栅介质层9，再沉积形成栅极10和多晶硅层11。

在N+注入区4、外延层2、第一注入区5、第二注入区6、第一沟槽7和第二沟槽8上表面沉积形成一层SiO2层，涂上光刻胶,掩膜版留出第二沟槽8表面的空隙，经过曝光显影刻蚀去胶后；在器件表面先沉积一层N-PolySi，再在N-PolySi上沉积一层SiO2层，涂上光刻胶,掩膜版将第二沟槽8全部和第一沟槽7中央部分SiO2层留出空隙，经过曝光显影刻蚀去胶后除去SiO2层，最终在第二沟槽8表面形成了栅介质层9和栅极10，在第一沟槽7内形成了多晶硅层11，其中，多晶硅层11与外延层2之间的接触为异质结接触。

步骤g：在器件上端表面沉积继续沉积栅介质层9，并沉积形成漏极12和源极13。

在器件底部沉积金属钛形成漏极12，在N+注入区4、第一注入区5右侧、多晶硅层11和第二注入区6上表面沉积金属钛，高温退火后形成源极13，其中，漏极12与衬底1之间的接触为欧姆接触，源极13与N+注入区4、第一注入区5、第二P注入区和多晶硅层11之间的接触为欧姆接触，最后进行表面平坦化处理完成工艺设计。

本发明提供的一种集成HJD的碳化硅UMOSFET器件及其制备方法，依次层叠设置有衬底1和外延层2，同层设置的第一注入区5和第二注入区6，以及位于第一注入区5和第二注入区6之间的多晶硅层11，覆盖在第一注入区5、第二注入区6和多晶硅层11上的源极13；其中，衬底1为N+衬底区，外延层2为N-外延区，第一注入区5和第二注入区6均为P+注入区，且第一注入区5和第二注入区6的形状相同，多晶硅层11为N-PolySi区，多晶硅层11与外延层2之间为异质结接触，即相当于在碳化硅UMOSFET器件内部集成了HJD结构，代替了现有技术中在碳化硅UMOSFET器件N+衬底区内部集成SBD结构或者JBS结构；使得本申请中多晶硅层11与外延层2之间具有更小的势垒差，使得本申请的碳化硅UMOSFET器件需要更低的开通电压，更进一步地减小了开关的损耗，提高了器件的能量转化效率。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种集成HJD的碳化硅UMOSFET器件，其特征在于，包括：

衬底；

外延层，位于所述衬底的一侧；

间隔排布的第一注入区和第二注入区，分别位于所述外延层背离所述衬底的一侧；

多晶硅层，位于所述第一注入区与第二注入区之间，且位于所述外延层背离所述衬底的一侧，所述多晶硅层与所述外延层之间为异质结接触；

源极，位于所述第一注入区、所述第二注入区和所述多晶硅层背离所述衬底的一侧，且所述源极至少部分覆盖所述第一注入区、所述第二注入区和所述多晶硅层。

2.根据权利要求1所述的集成HJD的碳化硅UMOSFET器件，其特征在于，还包括：

P-base区，位于所述外延层背离所述衬底的一侧；

N+注入区，位于所述P-base区背离所述衬底的一侧，位于所述N+注入区背离所述衬底的一侧至少部分覆盖所述源极。

3.根据权利要求1所述的集成HJD的碳化硅UMOSFET器件，其特征在于，还包括：

第二沟槽，位于所述外延层背离所述衬底的一侧，且沿指向所述衬底的方向凹陷，位于所述第二沟槽内设置有栅介质层，位于所述栅介质层背离所述衬底的一侧设置有栅极。

4.根据权利要求3所述的集成HJD的碳化硅UMOSFET器件，其特征在于，沿垂直于所述衬底的方向，所述第二沟槽与至少部分所述第一注入区交叠，且所述第二沟槽靠近所述衬底的侧边与所述衬底之间的距离大于所述第一注入区靠近所述衬底的侧边与所述衬底之间的距离。

5.根据权利要求1所述的集成HJD的碳化硅UMOSFET器件，其特征在于，沿垂直于所述衬底的方向，所述第一注入区和所述第二注入区靠近所述衬底的侧边与所述衬底之间的距离大于所述多晶硅层靠近所述衬底的侧边与所述衬底之间的距离。

6.根据权利要求1所述的集成HJD的碳化硅UMOSFET器件，其特征在于，还包括：

漏极，位于所述衬底背离所述外延层的一侧，所述漏与所述衬底为欧姆接触。

7.一种集成HJD的碳化硅UMOSFET器件的制备方法，其特征在于，所述集成HJD的碳化硅UMOSFET器件包括：

衬底；

外延层，位于所述衬底的一侧；

间隔排布的第一注入区和第二注入区，分别位于所述外延层背离所述衬底的一侧；

多晶硅层，位于所述第一注入区与第二注入区之间，且位于所述外延层背离所述衬底的一侧，所述多晶硅层与所述外延层之间为异质结接触；

源极，位于所述第一注入区、所述第二注入区和所述多晶硅层背离所述衬底的一侧，且所述源极至少部分覆盖所述第一注入区、所述第二注入区和所述多晶硅层；

该制备方法包括：

提供所述衬底；

在所述衬底的一侧采用外延生长的方式形成外延层；

在所述外延层背离所述衬底的一侧的表面进行离子注入，形成间隔排布的所述第一注入区和所述第二注入区；

在所述第一注入区和所述第二注入区之间进行刻槽，形成第一沟槽；

在所述第一沟槽内沉积多晶硅层；

在所述第一注入区、所述第二注入区和所述多晶硅层背离所述衬底的一侧沉积源极。

8.根据权利要求7所述的集成HJD的碳化硅UMOSFET器件的制备方法，其特征在于，还包括：

在所述外延层背离所述衬底的一侧的表面进行离子注入，形成P-base区；

在所述P-base区背离所述衬底的一侧的表面进行离子注入，形成N+注入区。

9.根据权利要求8所述的集成HJD的碳化硅UMOSFET器件的制备方法，其特征在于，还包括：

在所述第一注入区与所述P-base之间进行刻槽，形成第二沟槽；且所述第二沟槽挖掉至少部分所述第一注入区。

10.根据权利要求9所述的集成HJD的碳化硅UMOSFET器件的制备方法，其特征在于，还包括：

在所述第二沟槽内依次形成栅介质层和栅极。

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