CN1153219C - 半导体存储装置 - Google Patents

Abstract

对于前置放大器(1)，设置具有2条数据传输路径的读出寄存器(2)和数据传输电路(4)，使用该2系统交替地传输数据。这样，在各时钟周期中，便可不会发生数据冲突地传输数据。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，特别是与时钟信号同步地传输并输出内部读出数据的半导体存储装置。更具体地说，就是涉及具有多个存储体并且与时钟信号同步地进行外部信号的读入和数据的输入输出的多重存储体同步型半导体存储装置。

背景技术

为了与高速动作的微处理器等处理装置的动作速度一致地传输数据，例如可以使用与系统时钟(即时钟信号)同步地进行外部信号(包括控制信号和地址信号)的读入和数据的输入输出的时钟同步型半导体存储装置。

图47是表示先有的时钟同步型半导体存储装置(以后，简称为SDRAM)的数据读出和写入时的动作的时序图。下面，参照图47说明该SDRAM的数据读出/写入动作。

在SDRAM中，动作模式的指定利用多个外部控制信号的状态的组合(指令)进行。

在时钟周期1中，在时钟信号CLK的前沿，行地址选通信号/RAS为低电平、并且列地址选通信号/CAS和写允许信号/WE为高电平时，供给有效指令，开始进行存储器单元的选择动作(开始进行行选择动作)。当给定有效指令时，就将同时给定的地址信号ADD作为行地址信号Xa读入，在内部根据该行地址信号Xa进行行选择动作。

在时钟周期3的时钟信号CLK的前沿，将行地址选通信号/RAS和写允许信号/WE设定为高电平并且将列地址选通信号/CAS设定为低电平时，便给定读指令，指示进行数据读出。当给定该读指令时，就将同时给定的地址信号ADD作为列地址信号Yb读入，根据该列地址信号Yb进行列选择动作，读出选择列的数据。

在时钟周期5的中间时刻，输出该存储器单元的读出数据Q，在时钟周期6的时钟信号CLK6的前沿，最初的读出数据b0成为确定状态，利用外部的装置进行采样。以后，在时钟周期13的时钟信号CLK的前沿之前，在各时钟信号的前沿，数据b1～b7顺序成为确定状态。根据1个存取指示(读指令)连续读出的数据a(b0～b7)的数称为脉冲串长度。在图47中，示出了脉冲串长度为8时的数据读出动作。另外，将给定读指令后到输出有效数据为止的时钟周期数称为CAS等待时间。该等待时间是在内部选择存储器单元列并通过输出缓冲器而输出所需要的时间，在图47中，作为一例示出了CAS等待时间为3的情况。

在图47所示的时序图中，预先使SDRAM成为选择状态的芯片选择信号/CS保持为低电平的激活状态。

下面，说明数据写入动作。首先，在时钟周期16的时钟信号CLK的前沿，当给定有效指令时，就将同时给定的地址信号Xc作为行地址信号进行行选择动作。在时钟周期18的时钟信号CLK的前沿，将行地址选通信号/RAS设定为高电平、将列地址选通信号/CAS和写允许信号/WE都设定为低电平时，将给定指示数据写入的读指令。

当给定该读指令时，就按照同时给定的地址信号Yd进行列选择动作。在时钟周期18的时钟信号CLK的前沿，将给定的数据d0读入SDRAM内部。以后，数据d1～d7与时钟周期19～时钟周期25的各时钟信号CLK的前沿同步地读入SDRAM内部。读入该SDRAM内部的数据d0～d7按指定的顺序写入内部的选择列(存储器单元)。

在该数据写入动作时，通过给定1个读指令，也可以作为写入数据D连续地写入8个数据d0～d7。在图47中，数据c表示根据1个读指令写入的数据。

另外，在图47的读动作中，写允许信号/WE在数据d0～d7的写入期间也可以不设定为低电平，而和列地址选通信号/CAS一样，在时钟周期18的时钟信号CLK的前沿时，以保持为低电平的单触发脉冲的形式给定。

在SDRAM中，通过与时钟信号CLK同步地读入地址信号和控制信号，就不必考虑对这些信号的畸变的裕限来决定内部动作时间。因此，可以按快的定时、根据指令开始进行内部动作，从而可以进行高速存取。另外，给定读指令后，在CAS等待时间内经过规定的时钟周期后，可以与时钟信号CLK同步地输出数据，在数据写入时，可以与时钟信号CLK同步地进行数据的写入，数据的输入输出速度由该时钟信号CLK决定，可以高速进行数据的输入输出。

图48是概略地表示SDRAM的数据读出部的结构的图。在图48中，有代表地示出了偶数位线对BLPe和奇数位线对BLPo。与位线对BLPe对应地设置激活时将该位线对BLPe的电位差进行差动放大并锁存的读出放大器SAe，与位线对BLPo对应地设置激活时将该位线对BLPo的电位差(存储器单元数据)进行差动放大并锁存的读出放大器SAo。此外，与读出放大器SAe和SAo分别对应地设置列选择门IGe和IGo，它们应答列译码器CD的列选择信号CSL而导通，分别使读出放大器SAe和SAo与未明确示出的内部数据总线连接。由列选择门IGe所选择的读出放大器SAe的锁存数据供给前置放大器PAe。由列选择门IGo所选择的读出放大器SAo的锁存数据供给前置放大器Pao。

SDRAM的数据读出部包括：锁存前置放大器PAe和PAo的数据并且有选择地顺序传递的选择器SEL、锁存从该选择器SEL传送来的数据的锁存器L2和应答时钟信号φa而将锁存器L2的锁存数据向输出电路ODC传输的传输门XF。选择器SEL包括按照时钟信号φb和/φb传输锁存数据的2级锁存器Lf和Lb、应答选择信号φe的激活而导通从而将前置放大器PAe的输出数据向锁存器Lf内存储的传输门TG1、应答选择信号/φe的激活(高电平)而导通从而将前置放大器PAe的输出数据向锁存器Lb内存储的传输门TG2、在选择信号/φe激活时导通从而将前置放大器PAo的输出数据向锁存器Lf内存储的传输门TG3、在选择信号φe激活时导通从而将前置放大器PAo的输出数据向锁存器Lb内存储的传输门TG4、应答时钟信号φb将锁存器Lf的锁存数据向锁存器L2传输的传输门TG5和应答时钟信号/φb将锁存器Lb的锁存数据向锁存器Lf传输的传输门TG6。

选择信号φe在最初输出的数据是同时选择的位线对BLPe和BLPo中的偶数位线对的存储器单元数据时成为激活状态。相反，选择信号/φe就成为激活状态的高电平。

输出电路ODC包括锁存通过传输门XF供给的数据的锁存器LO和将从锁存器LO供给的数据进行缓冲处理后作为输出数据DQ而输出的输出缓冲器OB。下面，参照图49所示的时序图，说明图48所示的SDRAM的数据读出动作。

在图49(a)所示的时钟信号CLK的时钟周期0中，给定读指令。在该时钟周期0之前的周期，已给定有效指令，读出放大器SAe和SAo处于激活状态，进行图中未示出的存储器单元数据的检测放大和锁存。按照该读指令，列译码器CD激活，进行列选择动作，列选择信号CSL成为激活状态，列选择门IGe和IGo导通，读出放大器SAe和SAo的锁存数据分别供给前置放大器PAe和PAo。其次，按照该读指令激活前置放大器PAe和PAo，如图49(b)和(c)所示，前置放大器PAe和PAo的输出数据分别成为D0和D1的确定状态。这里，前置放大器PAe和PAo内装锁存电路，锁存该放大数据D0和D1。

然后，在时钟周期1中，选择信号φe的状态确定，前置放大器PAe和PAo的输出数据锁存到选择器SEL的锁存器Lf和Lb内。在图49中，作为一例示出了选择信号φe成为激活状态、前置放大器PAe的输出数据锁存到锁存器Lf内、前置放大器PAo的输出数据锁存到锁存器Lb内的动作顺序(参见图49(d)和(e))。

在时钟周期2中，再次给定读指令，进行列选择动作，其次，前置放大器PAe和PAo成为激活状态，放大别的列上的存储器单元数据(参见图49(b)和(c))。另外，在该时钟周期2中，时钟信号φb成为高电平，存储在锁存器Lf内的数据向锁存器L2传输，锁存在锁存器Lb内的数据向锁存器Lf传输。如图49(d)所示，锁存器Lf的锁存数据变化为数据D1，另外，锁存器L2存储数据D0。

在时钟周期3中，时钟信号φa成为高电平，传输门XF导通，锁存器L2锁存的数据供给输出电路ODC，锁存到锁存器LO内。输出电路ODC的锁存器LO锁存的数据通过输出缓冲器OB、作为输出数据DQ而输出(参见图49(h))。

在时钟周期4中，按照选择信号φe，前置放大器PAe和PAo的输出数据D2和D3分别存储到锁存器Lf和Lb内。在时钟周期3中，按照时钟信号φb，锁存器Lf存储的数据D1存储到锁存器L2内。因此，根据新存储到锁存器Lf内的数据D2，可以防止传输前的数据D1被破坏。

在时钟周期4中，该锁存器Lf锁存的数据D2再次向锁存器L2传输，进行锁存。以后，通过反复进行该动作，每隔1时钟周期，数据D2和D3顺序供给锁存器L2，然后，通过传输门XF向输出电路ODC供给该锁存器L2的锁存数据。这样，便顺序输出在时钟信号CLK的前沿成为确定状态的数据D1、D2和D3。

如图49的时序图所示的那样，SDRAM的数据读出部可以分割为3个流水线阶段。流水线阶段I是从读出放大器输出节点到选择器SEL(不包括传输门TG5)。流水线阶段II由传输门TG5和锁存器L2构成。在数据读出时，需要时间最多的是由读出放大器放大该读出放大器的锁存数据并向内部读出数据总线传输的动作。通过使用选择器SEL同时锁存2位并按照时钟信号顺序传输该锁存的2位数据，可以对从该读出放大器到前置放大器的输出数据的锁存的动作分配2时钟周期。因此，即使时钟信号CLK是高速的，也可以具有余量地传输数据。即，可以高速输出数据。

图50是概略地表示SDRAM的数据读出部的结构的图。偶数位线对BLPe配置在偶数存储器阵列EMA上，奇数位线对BLPo配置在奇数存储器阵列OMA上。与这些偶数存储器阵列EMA和奇数存储器阵列OMA对应地分别设置行译码器和列译码器。即，在图50所示的SDRAM的结构中，从偶数存储器阵列EMA和奇数存储器阵列OMA各读出1位、共计读出2位存储器单元数据，由前置放大器PAe和PAo放大后，由选择器SEL顺序各传输1位，通过锁存器L2和输出电路ODC输出数据。

偶数存储器阵列EMA和奇数存储器阵列OMA是相互有别的存储器阵列，因此，周边电路(包括行译码器和列译码器)对于偶数存储器阵列EMA和奇数存储器阵列OMA也分别设置。考虑就该偶数存储器阵列EMA和奇数存储器阵列OMA作为存储体利用。即，考虑分别独立地进行向奇数存储器阵列OMA的激活/非激活状态的驱动和向偶数存储器阵列EMA的激活/非激活状态的驱动。如果将该偶数存储器阵列EMA和奇数存储器阵列OMA作为存储体利用，向偶数存储器阵列的存储器单元进行存取时，就可以使奇数存储器阵列成为选择状态，从而将(字线)保持为选择状态。因此，通过交替地对该偶数存储器阵列EMA和奇数存储器阵列OMA进行存取，就不需要所谓的预充电时间，从而可以进行高速的存取。但是，将偶数存储器阵列EMA和奇数存储器阵列作为存储体利用时，将发生如下问题。

图51是表示将图50所示的偶数存储器阵列EMA和奇数存储器阵列OMA作为存储体利用时的数据读出动作的时序图。在图51中，作为一例示出了对偶数存储器阵列EMA进行存取时的动作。

偶数存储器阵列EMA和奇数存储器阵列OMA是存储体。因此，在各时钟周期中，需要从该偶数存储器阵列EMA中选择存储器单元，由前置放大器PAe进行放大。在图51中，在时钟周期0中给定读指令，指定偶数存储器阵列EMA的存储体，激活前置放大器PAe。该前置放大器PAe的数据(参见图51(b))由PAe锁存。在时钟周期1中，该前置放大器PAe的锁存数据供给选择器SEL所包含的锁存器Lf(图51(c))。这时，由于只使用1个阵列，所以，在选择器SEL中，按照存储体特定信号决定选择信号φe的状态。即，在时钟周期1中，按照图51(f)所示的选择信号φe将存储器单元数据锁存到锁存器Lf内。向锁存器L2传输该选择器SEL内的锁存器Lf锁存的数据。

在时钟周期1中，由前置放大器PAe进行数据放大动作，前置放大器PAe的输出数据如图51(b)所示的那样成为数据D1。在时钟周期2中，该数据D1向选择器SEL所包含的锁存器Lf传输。该数据D1向锁存器Lf的传输和数据D0从锁存器Lf向锁存器L2的传输同步地进行。因此，这时，在数据D0传输前，数据D0可能会被数据D1替换，从而有可能向锁存器L2传输数据D1。为了防止数据冲突，可以考虑将传输时钟信号φb加快时钟信号CLK的半个时钟周期、使传输时钟信号φb与选择信号φe反相。但是，这时，也会发生如下问题。

图52是表示将传输时钟信号φb与选择信号φe以反相驱动时的动作的时序图。在图52所示的时序图中，采用时钟信号φb比图51所示的时序图快半个时钟周期，并且为高电平。因此，在时钟周期2中，锁存器L2的锁存数据成为数据D0，在时钟周期3中，锁存器L2的锁存数据成为D1。于是，在锁存器L2中不会发生数据冲突。但是，CAS等待时间为4时，从锁存器L2向输出电路ODC的数据传输在时钟周期3中进行。因此，锁存器L2存储的数据D0在向输出电路ODC传输之前就已由数据D1进行替换了，从而不能输出数据D0。

即，在CAS等待时间4中，将发生不能正确地读出数据的问题。

发明内容

因此，本发明的目的旨在提供一种半导体存储装置，即使在具有任意数量的存储体的存储体结构中也可以高速而正确地传输数据。

本发明的另一目的在于提供一种半导体存储装置，它具有在包括1个以上的存储体的存储体结构中也可以高速地、流水线式地并且正确地传输数据的内部读出电路的。

本发明第1方面的半导体存储装置的特征在于，包括：多个存储体，分别具有多个存储器单元，并且相互独立地向激活/非激活状态驱动；多个前置放大器装置，与这些多个存储体分别对应地设置，放大激活时对应的存储体的选择存储器单元的数据；多个读出寄存器装置，与这些多个前置放大器装置分别对应地设置，分别具有应答对应的前置放大器装置的激活而顺序锁存对应前置放大器装置的输出数据的多个相互并列地设置的锁存装置，并保持对应的前置放大器装置输出的数据；多个传输装置，与这些多个读出寄存器装置分别对应地设置，分别应答对应的前置放大器装置的激活而顺序选择对应的读出寄存器装置锁存的数据进行传输；和输出装置，应答存储体指定信号，与由这些多个传输装置的存储体指定信号指定的存储体对应地设置，选择传输装置传输的数据并输出。

本发明第2方面的半导体存储装置的特征在于：本发明第1方面的输出装置具有多个存储体共同设置的锁存装置和输出缓冲电路，锁存装置读入并锁存从与按照存储体指定信号指定的存储体对应地设置的传输装置传送来的数据，输出缓冲电路按照由该数据锁存装置锁存的数据向装置外部输出数据。

本发明第3方面的半导体存储装置的特征在于：本发明第1或第2方面的装置与从外部反复供给的时钟信号同步地输出选择存储器单元数据，多个传输装置包括延迟装置，应答对应的前置放大器装置的激活，而使对应的读出寄存器装置存储的数据延迟时钟信号的1时钟周期进行传输。

本发明第4方面的半导体存储装置的特征在于：本发明第2方面的输出缓冲电路包括输出装置，在锁存装置的数据锁存后，在时钟信号的1时钟周期后读入锁存并输出从该锁存装置供给的数据。

本发明第5方面的半导体存储装置的特征在于：本发明第1～4任一方面的多个读出寄存器装置分别具有第1和第2传输锁存器，与对应的前置放大器装置并列地设置，应答对应的前置放大器装置的激活而读入并锁存交替地供给的数据。

本发明第6方面的半导体存储装置的特征在于：本发明第5方面的多个传输装置分别包括第1和第2传输电路，以与第1和第2传输锁存器的读入动作相反的形式选择传输第1和第2传输锁存器的锁存数据，与该第1和第2传输锁存器对应地并列设置。

本发明第7方面的半导体存储装置的特征在于：本发明第1方面的半导体存储装置与从外部反复供给的时钟信号同步地输出数据，进而还具有这样的装置：按照表示供给数据读出指示信号后到输出有效数据为止的时钟信号的周期数的CAS等待时间数据，将多个读出寄存器装置中激活的与前置放大器装置对应地设置的读出寄存器装置所包含的多个锁存装置中的1个设定为使供给的数据直接通过的通过状态，并且使其余的锁存装置的锁存动作停止。

本发明第8方面的半导体存储装置的特征在于：本发明第7方面的装置进而还具有按照CAS等待时间数据决定多个传输装置和输出装置的激活时刻的装置。

本发明第9方面的半导体存储装置的特征在于：本发明第1～8任一方面的多个前置放大器装置分别包括生成激活时互补数据并向对应的读出寄存器装置传输的装置。

本发明第10方面的半导体存储装置的特征在于：本发明第1～9任一方面的多个读出寄存器装置的各锁存装置包括应答对应的前置放大器装置的激活而有选择地成为输出高阻抗状态的定时反相器。

本发明第11方面的半导体存储装置的特征在于：本发明第1或9方面的传输装置分别包括传输互补数据的装置。

本发明第12方面的半导体存储装置的特征在于：本发明第1～11方面的多个读出寄存器装置分别进而还具有设置在输出节点、应答对应的传输装置的数据传输结束而将该输出节点初始化为指定电位的装置。

本发明第13方面的半导体存储装置的特征在于：本发明第2方面的装置还具有在锁存装置向输出缓冲电路的数据传输结束时，将该锁存装置的输入节点初始化为指定电位的装置。

本发明第14方面的半导体存储装置的特征在于：本发明第1～13方面的半导体存储装置还具有：设置在多个存储体上的、用于按照激活时给定的地址信号选择对应的存储体的地址指定的存储器单元的多个译码器；对多个存储体共同设置的、应答存取指示信号而生成允许译码信号的装置；和与多个译码器对应地设置的、应答允许译码信号及存储体指示信号而将对应的译码器激活的多个译码激活装置。

本发明第15方面的半导体存储装置的特征在于：本发明第14方面的多个存储体分别包括多个内部数据总线，前置放大器装置包括与各内部数据总线对应地设置的、并且由译码器给定的总线特定信号激活的多个前置放大器。

在本发明第1方面的半导体存储装置中，与各存储体的前置放大器装置对应地设置多个锁存装置，通过顺序将对应的前置放大器装置的输出数据向这些多个锁存装置传输并锁存，然后顺序进行传输，便可在各时钟周期中激活前置放大器装置后，即使从该前置放大器装置输出数据也不会发生数据的冲突，从而可以正确地流水线式地传输数据。

在本发明第2方面的半导体存储装置中，对多个存储体共同设置数据寄存器，通过按照存储体特定信号将对应的存储体的传输装置的数据锁存到该数据寄存器中，然后通过输出缓冲电路输出数据，便可以最小限度的电路数正确地流水线式地传输数据。

在本发明第3方面的半导体存储装置中，多个传输装置分别通过应答对应的前置放大器装置的激活而将对应的读出寄存器装置存储的数据传输传送时钟信号的1个时钟周期，在CAS等待时间为4时，也可以正确地进行数据传输。

在本发明第4方面的半导体存储装置中，在输出缓冲电路中，在时钟信号的1时钟周期后通过读入、锁存并且输出从数据锁存器供给的数据，便可正确地按照CAS等待时间输出数据。

在本发明第5方面的半导体存储装置中，多个读出寄存器装置通过具有与对应的前置放大器装置并列地设置的第1和第2传输锁存器，利用所需最小限度的传输锁存，便可在各时钟周期不伴有数据冲突地进行数据传输。

在本发明第6方面的半导体存储装置中，通过以与第1和第2传输锁存器的读入动作相反的形式选择第1和第2传输锁存器的锁存数据进行传输，便可在向一边的传输锁存器进行数据写入时，从另一边的传输锁存器读出数据，从而可以防止数据冲突而正确地进行数据传输。另外，通过交替地进行第1和第2传输锁存器的写入和读出，便可以所需最小限度的传输锁存流水线式地传输数据。

在本发明第7方面的半导体存储装置中，通过按照CAS等待时间数据只使用读出寄存器装置内的1级锁存进行数据传输，在CAS等待时间少而需要高速地进行数据传输时，也可以等效地减少流水线的级数，从而可以进行与CAS等待时间相应的数据传输。

在本发明第8方面的半导体存储装置中，通过按照CAS等待时间数据决定多个传输装置和输出装置的激活时刻，便可实现与CAS等待时间相应的读出数据传输路径的流水线阶段的级数设定和数据传输。

在本发明第9方面的半导体存储装置中，通过将前置放大器装置的输出数据作为互补数据进行传输，便可等效地增大信号振幅，从而可以不受噪音的影响、正确而高速地进行数据传输。

在本发明第10方面的半导体存储装置中，读出寄存器装置的锁存装置通过用定时反相器构成，可以正确地进行数据的锁存和高速数据传输。

在本发明第11方面的半导体存储装置中，传输装置通过传输互补数据，可以不受噪音的影响、正确而高速地进行数据的传输和锁存。

在本发明第12方面的半导体存储装置中，在数据传输结束后通过将读出寄存器装置的输出节点初始化，在接收下次的数据时，便可根据所接收的数据高速地改变其输出节点电位，从而可以进行高速的数据传输和锁存。

在本发明第13方面的半导体存储装置中，在向输出缓冲电路的数据传输结束后，通过将数据锁存器的输入节点初始化为指定电位，便可根据给定的数据改变其锁存数据，从而可以实现高速数据传输和锁存。

在本发明第14方面的半导体存储装置中，通过按照允许译码信号和存储体指定信号将与各存储体对应地设置的译码器激活，与将存储体地址信号供给各译码器而在各存储体中激活译码器的结构相比，可以减少信号线的条数，使布线容易，同时，可以减少成为激活状态的信号线的数，从而可以减小信号线充放电电流。另外，也容易设计，并且可以使信号线的布线长度变短，从而可以高速地传输信号，可以在快速激活译码器后进行译码动作，选择存储器单元。

在本发明第15方面的半导体存储装置中，与多个内部数据总线对应地设置前置放大器，通过按照译码器的输出信号激活该前置放大器，便可与选择存储器单元一致地使各前置放大器快速成为激活状态，从而可以进行高速数据传输。

附图说明

图1是表示本发明实施例1的SDRAM的主要部分的结构的图。

图2是表示图1所示的数据读出部的动作的时序图。

图3是概略地表示图1所示的传输控制信号发生部的结构的图。

图4是表示图3所示的分频电路的结构一例的图。

图5(A)和(B)是表示图4所示的分频电路的动作的时序图。

图6是表示图3所示的控制信号发生电路的结构一例的图。

图7(A)～(C)是表示图6所示的控制信号发生电路的动作的时序图。

图8是表示发生图3所示的传输时钟信号的电路的结构一例的图。

图9是表示图8所示的传输时钟发生部的动作的时序图。

图10是表示图3所示的1时钟移位电路和控制信号发生电路的结构一例的图。

图11是表示图10所示的电路的动作的时序图。

图12是表示图10所示的电路的动作的时序图。

图13是表示图8所示的触发器和等待时间计数器的结构的图。

图14是表示图13所示的电路的动作的时序图。

图15是概略地表示本发明的SDRAM的控制信号发生部的结构一例的图。

图16是表示图15所示的存储体激活电路的结构一例的图。

图17是表示图16所示的存储体激活电路的动作的时序图。

图18是表示图15所示的本机传输控制信号发生电路的结构的图。

图19是表示图18所示的本机传输控制信号发生电路的动作的时序图。

图20是概略地表示图15所示的本机传输控制信号发生电路的其他部分的结构的图。

图21是表示图20所示的本机传输控制信号发生电路的动作的时序图。

图22是表示图20所示的本机传输控制信号发生电路的动作的时序图。

图23是概略地表示图15所示的本机传输控制信号发生电路的另一其他部分的结构的图。

图24是表示图23所示的本机传输控制信号发生电路的动作的时序图。

图25是表示图23所示的本机传输控制信号发生电路的动作的时序图。

图26是表示图23所示的本机传输控制信号发生电路的动作的时序图。

图27是概略地表示本发明的SDRAM的列选择部的结构的图。

图28是概略地表示图27所示的前置放大器控制电路的结构一例的图。

图29是概略地表示图27所示的前置放大器组的结构的图。

图30是概略地表示本发明的SDRAM的总体结构的图。

图31是概略地表示图30所示的配置中与激活信号关联的部分的配置的图。

图32是概略地表示本发明的数据传输部的各存储体的配置的图。

图33是概略地表示本发明实施例2的SDRAM的数据传输部的结构的图。

图34是表示图33所示的数据传输部的具体结构例的图。

图35是概略地表示本发明实施例3的SDRAM的数据传输部的结构的图。

图36是表示图35所示的初始化指示信号INIT2发生部的结构一例的图。

图37是表示图35所示的初始化指示信号发生部的动作的时序图。

图38是表示发生图35所示的初始化指示信号INIT3的一部分的结构例的图。

图39是表示图38所示的电路的动作的时序图。

图40是概略地表示本发明实施例3的变形例的结构的图。

图41是概略地表示图40所示的初始化指示信号发生部的结构的图。

图42是表示图41所示电路的动作的时序图。

图43是概略地表示本发明实施例4的SDRAM的主要部分的结构的图。

图44是概略地表示本发明实施例4的变形例1的结构的图。

图45是概略地表示本发明实施例4的变形例2的结构的图。

图46(A)和(B)表示在本发明中使用的传输门的结构的图。

图47是表示先有的SDRAM的数据读出/写入动作的时序图。

图48是概略地表示先有的SDRAM的数据读出部的结构的图。

图49是表示图48所示的SDRAM的数据读出动作的时序图。

图50是概略地表示先有的SDRAM的存储器阵列的配置的图。

图51是用于说明图50的阵列配置的问题的图。

图52是用于说明图50的阵列配置的问题的图。

具体实施方式

图1是概略地表示本发明的SDRAM的主要部分的结构的图。在图1中，代表性地示出了对1个存储器阵列(存储体)的数据读出路径。在图1中，SDRAM包括应答前置放大器激活信号PAE的激活而放大从存储器阵列通过内部数据总线GIO供给的选择存储器单元数据的前置放大器1、将从该前置放大器1供给的数据DT1顺序存储到内部包含着的多个锁存器中的读出寄存器部2、顺序选择并传输该读出寄存器部2存储的数据的数据传输部4和按照阵列(存储体)指定信号顺序读入从该数据传输部4传送来的数据DT2并作为外部读出数据DQ而输出的数据输出部6。

读出寄存器部2包括：应答传输控制信号SW1a而传输前置放大器1的数据DT1的传输门2a；锁存从该传输门2a供给的数据的锁存电路2b；与传输门2a并列地设置的、应答传输控制信号SW2a而传输前置放大器1的数据DT1的传输门2c；和锁存从传输门2c传送来的数据的锁存电路2d。作为一例，传输门2a由其栅极接收传输控制信号SW1a的n沟道MOS晶体管2aa构成。锁存电路2b包括使从传输门2a供给的数据反相的CMOS反相器2ba和使该反相器2ba的输出反相后向反相器2ba的输入部传输的CMOS反相器2bb。作为一例，传输门2c由其栅极接收传输控制信号SW2a的n沟道MOS晶体管2ca构成。锁存电路2d包括使从传输门2c传输来的数据反相的CMOS反相器2da和使该反相器2da的输出数据反相后向反相器2da的输入传输的CMOS反相器2bb。

数据传输部4包括应答传输控制信号SW1b而将锁存电路2b的锁存数据传输到内部数据总线5上的传输门4a和应答传输控制信号SW2b而将锁存电路2d的锁存数据传输到内部数据总线5上的传输门4b。作为一例，传输门4a包括其栅极接收传输控制信号SW1b的n沟道MOS晶体管，传输门4b包括其栅极接收传输控制信号SW2b的n沟道MOS晶体管4bb。

数据输出部6包括：按照包含阵列指定信息的传输控制信号SW3、将从数据传输部4传输到内部数据总线5上的数据DT2传输到内部读出数据总线上的传输门6a；锁存从传输门6a传输来的数据的锁存电路6b；应答传输控制信号SW4而传输锁存电路6b锁存的数据的传输门6c；锁存从传输门6c传输来的数据的锁存电路6d；和应答输出激活信号OE的激活、而将锁存电路6d锁存的数据进行缓冲处理后作为输出数据DQ输出的输出缓冲器6e。

作为一例，传输门6a包括其栅极接收传输控制信号SW3的n沟道MOS晶体管6aa。锁存电路6b包括使从传输门6a传输来的数据反相的CMOS反相器6ba和使CMOS反相器6ba的输出数据反相后向反相6ba的输入部传输的CMOS反相器6bb。作为一例，传输门6c包括其栅极接收传输控制信号SW4的n沟道晶体管6ca。锁存电路6b包括使传输门6c的输出数据反相后向反相器6da的输入部传输的CMOS晶体管6db。

输出缓冲器6e包括：使锁存电路6d的数据反相的CMOS反相器6ea；接收锁存电路6d的数据和输出激活信号OE的“与非”(NAND)电路6eb；接收反相器6ea的输出数据和输出激活信号OE的“与非”电路6bc；使“与非”电路6eb的输出信号反相的CMOS反相器6ed；使“与非”电路6ec的输出信号反相的CMOS反相器6ef；在反相器6ed的输出信号为高电平时导通、并将电源电压VCC电平的信号向输出节点(数据DQ输出端子)传输的n沟道MOS晶体管6eg；和在反相器6ef的输出信号为高电平时导通、并将数据输出节点放电到接地电压电平的n沟道MOS晶体管6eh。

在图1中虽然未明确地示出，但是，反相器6ed具有电平变换功能，将比电源电压VCC高的电压电平的信号供给MOS晶体管6eg的栅极，这样，MOS晶体管6eg便可将电源电压VCC电平的信号向输出交点传输。另外，传输控制信号SW3和SW4是相互不重合的2相的信号。传输控制信号SW1a和SW1b也是相互不重合的2相的传输控制信号，另外，传输控制信号SW2a和SW2b也是相互不重合的2相的信号。传输控制信号SW1a和SW2a交替地激活，另外，传输控制信号SW1b和SW2b交替地激活。下面，参照其动作时序图即图2，说明图1所示的SDRAM的数据读出部的动作。

在时钟周期0以前，给定有效指令，阵列处于选择状态，存储器单元数据由读出放大器锁存。

在时钟周期0中，给定指示数据读出的读指令。按照该读指令，如图2(b)所示的那样，前置放大器激活信号PAE应答指定期间时钟信号而成为高电平的激活状态。应答该前置放大器激活信号PAE的激活，前置放大器1放大读出到内部数据总线GIO上的存储器单元数据。应答该前置放大器1的放大动作(应答前置放大器激活信号PAE的激活)，图2(d)所示的传输控制信号SW1a成为高电平，传输门2a传输前置放大器1的数据DT1(Q0)，锁存电路2b锁存该数据DT1(Q0)。

在时钟周期1中，应答时钟信号CLK再次激活前置放大器激活信号PAE。前置放大器1进行放大动作，作为输出数据DT1，生成数据Q1。在该时钟周期1中，传输控制信号SW2a应答前置放大器激活信号PAE的激活而成为激活状态，传输门2c导通，该前置放大器1的数据Q1锁存到锁存电路2d中。这时，如图2(b)所示，传输控制信号SW1b成为高电平，传输门4a导通，锁存电路2b锁存的数据Q0传输到内部数据总线5上。该传输控制信号SW1b激活时(高电平)，传输控制信号SW2b是非激活状态(低电平)。因此，在内部数据总线5上，该锁存电路2b的锁存数据与新读入的锁存电路2d的锁存数据不发生冲突。

在时钟周期0和1中，传输控制信号SW3和SW4也成为激活状态，传输门6a和6c进行传输动作。但是，输出激活信号OE是非激活状态的低电平，MOS晶体管6eg和6eb都是非导通状态，输出缓冲器6e处于输出高阻抗状态。

在时钟周期2中，前置放大器激活信号PAE再次激活，从前置放大器1作为数据DT1输出数据Q2。在该时钟周期2中，传输控制信号SW1a是高电平的激活状态，传输控制信号SW2a是非激活状态的低电平。因此，数据Q2通过传输门2a传输给锁存电路2b进行锁存。另一方面，在时钟周期2中，传输控制信号SW2b激活，通过传输门4b将锁存电路2d锁存的数据Q1传输到内部数据总线5上。在该时钟周期2中，应答传输控制信号SW3的激活(低电平)，传输门6a导通，数据Q0存储到锁存电路6b中。

在时钟周期2中，传输控制信号SW2b和传输控制信号SW3同时成为高电平，传输门4b和6a存在同时成为导通状态的期间。但是，利用内部数据总线5上的数据传输的延迟，可以防止锁存电路6b的锁存数据由从传输门4b新传输来的数据Q1替换。在向该锁存电路6b进行数据传输时，传输控制信号SW4是非激活状态的低电平。

在时钟周期3中，传输控制信号SW4成为激活状态的高电平，传输门6c导通，锁存电路6b的锁存数据向锁存电路6d传输。在该时钟周期3中，输出激活信号OE成为激活状态的高电平，输出缓冲器6e激活，按照从锁存电路6d传输来的数据Q0输出读出数据DQ。在该时钟周期3中，另外还在内部按照脉冲串地址进行选择动作，选择新的存储器单元，然后，前置放大器激活信号PAE成为激活状态，前置放大器1进行放大，作为数据DT1，生成新的选择存储器单元数据Q3。在该时钟周期3中，传输控制信号SW2a成为激活状态的高电平，通过传输门2c将数据Q3锁存到锁存电路2d中。

另一方面，在该时钟周期3中，传输控制信号SW1b成为激活状态，传输门4a导通，锁存电路2b锁存的数据向内部数据总线5传输，该内部数据总线5上的数据DT2变化为数据Q2。另外，在该时钟周期3中，传输控制信号SW3成为激活状态，传输门6a导通，迄今供给到内部数据总线5上的数据Q1通过传输门6b传输给锁存电路6b进行锁存。

在时钟周期4中，传输控制信号SW4成为激活状态，传输门6c导通，锁存电路6b的锁存数据Q1向锁存电路6d传输，通过激活状态的输出缓冲器6e向装置外部输出。在时钟周期4中，另外还按照脉冲串地址进行列选择动作，前置放大器激活信号PAE激活，前置放大器1放大新的存储器单元的数据，生成数据Q4。在该时钟周期4中，传输控制信号SW1a成为激活状态，该数据Q4通过传输门2a锁存到锁存电路2b中。与锁存动作并行地传输控制信号SW2b成为激活状态，通过传输门4b将锁存电路2d锁存到数据Q3，传输到内部数据总线5上。另外，传输控制信号SW3激活，取入传输门6a读出到内部数据总线5上的数据，传输给锁存电路6b，这样，数据Q2就锁存在锁存电路6b中。以后，反复进行上述动作。这里，脉冲串地址就是将加上读指令时的地址作为开头地址、而在各时钟周期中在内部按指定的时序变化所发生的地址。

外部读出数据DQ在时钟信号CLK的前沿利用外部装置进行采样。因此，在读出寄存器部2中，通过将数据交替地锁存到2个锁存电路2b和2d中，便可在各时钟周期中激活前置放大器1进行数据传输动作。特别是在锁存电路2b和2d中的一方进行数据锁存动作时，从另一方的锁存器将其锁存数据向内部数据总线5传输，通过锁存电路交替地进行锁存和传输，便可在内部数据总线上不伴有数据的冲突而在各时钟周期中可靠地进行存储器单元的数据传输。

图3是概略地表示传输控制信号发生部10的结构的图。图3所示的传输控制信号发生部10对多个存储体共同设置。该传输控制信号发生部10的传输控制信号SW1a、SW2a、SW1b和SW2b供给各存储体，获得存储体激活信号和逻辑积，读出对应的存储体的选择存储器单元的数据。

在图3中，传输控制信号发生部10包括：应答时钟信号φCLK而输出具有指定脉冲宽度的前置放大器激活信号PAE的脉冲发生电路10a；在CAS等待时间数据CL4激活时激活的、将时钟信号φCLK进行分频从而输出该时钟信号φCLK的2倍周期的互补输出信号OUT1和ZOUT1的分频电路10b；接收前置放大器激活信号PAE和分频电路10b的输出信号OUT1及ZOUT1、并在CAS等待时间数据ZCL2非激活时(高电平)使传输控制信号SW1a和SW2a交替地成为激活状态的控制信号发生电路10c。

CAS等待时间数据CL4在CAS等待时间为4时设定为激活状态的高电平。CAS等待时间数据ZCL2在CAS等待时间为2时成为激活状态的低电平。后面详细说明其结构，CAS等待时间数据CL4为低电平的非激活状态时，分频电路10b不进行分频动作，将其输出信号OUT1保持为高电平，将互补的输出信号ZOUT1保持为低电平。控制信号发生电路10c在CAS等待时间数据ZCL2为低电平的激活状态时，在各时钟周期中只改变传输控制信号SW1a，将传输控制信号SW2a固定为低电平的非激活状态。因此，在该状态下，在图1所示的读出寄存器部，通过传输门2a、锁存电路2b和传输门4a进行数据的传输。

控制信号发生部10进而还包括将分频电路10b的输出信号OUT1和ZOUT1延迟一个时钟信号φCLK周期进行传输的1时钟移位电路10d；接收1时钟移位电路10d的输出信号OUT1D、ZOUT1D及前置放大器激活信号PAE并输出传输控制信号SW1b、SW2b的控制信号发生电路10e；将时钟信号φCLK延迟指定时间而生成传输控制信号SW3的延迟电路10f；和将时钟信号φCLK进行缓冲处理并输出与时钟信号φCLK同步的传输控制信号SW4的缓冲器10g。当给定读指令时，在与脉冲串长度和CAS等待时间之和相等的时钟周期期间，时钟信号φCLK与外部时钟信号CLK同步地成为高电平的时钟信号。

图4是表示图3所示的分频电路10b的具体结构的一例的图。在图4中，分频电路10b包括：接收传输时钟信号φCLK和分频信号OUT1的“与非”电路10ba；在1个输入端接收传输时钟信号φCLK的“与非”电路10bb；在1个输入端接收“与非”电路10ba的输出信号的“与非”电路10bc；和在1个输入端接收“与非”电路10bb的输出信号的“与非”电路10bd。“与非”电路10bd的输出信号供给“与非”电路10bc的另一个输入端，“与非”电路10bc的输出信号供给“与非”电路10bd的另一个输入端。该“与非”电路10bc和10bd构成触发器。

分频电路10b进而还包括：接收“与非”电路10bc的输出信号和互补的传输时钟信号φZCLK的“与非”电路10be；接收互补的传输时钟信号φZCLK和“与非”电路10bd的输出信号的“与非”电路10bf；在1个输入端接收“与非”电路10be的输出信号的“与非”电路10bd；接收“与非”电路10bfa的输出信号、“与非”电路10bg的输出信号及CAS等待时间数据CL4的“与非”电路10bb；和接收该“与非”电路10bh的输出信号的反相器10bi。从反相器10bi输出互补的输出信号ZOUT1，输出信号OUT1从“与非”电路10bh输出。下面，参照图5(A)和(B)所示的时序图说明图4所示的分频电路的动作。

首先，参照图5(A)说明CAS等待时间设定为4时的动作。现在，在时刻t1，如图5(a)～(d)所示，输出信号OUT1为高电平时，传输时钟信号φCLK上升时，“与非”电路10ba的输出信号成为低电平，“与非”电路10bc的输出信号成为高电平。互补的输出信号ZOUT1是低电平，“与非”电路10bb的输出信号是高电平。因此，在节点N1，将从“与非”电路10bd输出的信号确定为低电平。

在时刻t2，传输时钟信号φCLK下降为低电平、互补的传输时钟信号φZCLK上升为高电平时，“与非”电路10ba和10bb的输出信号成为高电平，由“与非”电路10bc和10bd构成的触发器成为锁存状态。另一方面，应答传输时钟信号φZCLK的前沿，“与非”电路10be和10bf起反相器的作用，“与非”电路10bf的输出信号成为高电平，“与非”电路10be的输出信号成为低电平。这样，“与非”电路10bg的输出信号便成为高电平，相应地，“与非”电路10bh的输出信号成为低电平。即，在时刻t2，输出信号OUT1下降为低电平，互补的输出信号ZOUT1上升为高电平。

在时刻t3，当传输时钟信号φCLK上升为高电平时，“与非”电路10bb的输出信号成为低电平，节点N1的信号成为高电平。互补的时钟信号φZCLK是低电平，“与非”电路10be和10bf的输出信号是高电平，信号OUT1和ZOUT1的状态不变。

在时刻t4，传输时钟信号φCLK下降为低电平时，节点N1的信号是高电平，“与非”电路10bf的输出信号成为低电平，“与非”电路10bh的输出信号成为高电平。即，输出信号OUT1成为高电平，互补的输出信号ZOUT1成为低电平。以后，反复进行该动作，输出信号OUT1和ZOUT1以传输时钟信号φCLK的2倍的周期变化。

下面，参照图5(B)说明CAS等待时间为4以外时的动作。在该状态下，CAS等待时间数据CL4固定为低电平。因此，“与非”电路10bh的输出信号固定为高电平，输出信号OUT1固定为高电平，互补的输出信号ZOUT1固定为低电平。相应地，节点N1的电位电平也固定为低电平。

图6是表示图3所示的控制信号发生电路10c的结构的一例的图。在图6中，控制信号发生电路10c包括：将前置放大器激活信号PAE延迟指定时间的延迟电路10ca；接收延迟电路10ca的输出信号和图4所示分频电路的输出信号OUT1的“与非”电路10cb；接收延迟电路10ca的输出信号和图3所示分频电路10b的互补输出信号ZOUT1的“与非”电路10cc；接收CAS等待时间数据ZCL2和“与非”电路10cb的输出信号的“与非”电路10cd；接收CAS等待时间数据ZCL2的反相器10ce；接收反相器10ce的输出信号和“与非”电路10cc的输出信号的“或非”电路10cf。从“与非”电路10cd输出传输控制信号SW1a，从“或非”电路10cf输出传输控制信号SW2a。下面，参照图7(A)～(C)所示的时序图，说明图6所示的控制信号发生电路10c的动作。

首先，参照图7(A)说明CAS等待时间设定为4时的动作。CAS等待时间为4时，CAS等待时间数据CL4为高电平，另外，CAS等待时间数据ZCL2设定为高电平。在该状态下，“与非”电路10cd和“或非”电路10cf起反相器的作用。当给定读指令、发生传输时钟信号φCLK、前置放大器激活信号PAE成为激活状态时，该前置放大器激活信号PAE由延迟电路10ca延迟指定时间。与该传输时钟信号φCLK同步地，信号OUT1上升为高电平。因此，前置放大器激活信号PAE成为激活状态后，经过指定时间后，在该延迟前置放大器激活信号PAE后输出信号OUT1都是高电平期间，“与非”电路10cb的输出信号成为低电平，相应地，“与非”电路10cd输出的传输控制信号SW1a成为高电平。在该传输控制信号SW1a的激活期间(高电平)，由前置放大器激活信号PAE的延迟量决定。前置放大器激活信号PAE应答传输时钟信号φCLK，在指定期间成为激活状态。因此，为了将该传输控制信号SW1a的脉冲宽度定为适当的值，可以适当地调整延迟电路10ca的延迟时间。

在下1个周期1中，前置放大器激活信号PAE再次成为激活状态。在周期2中，输出信号OUT1与传输时钟信号φCLK的后沿同步地下降为低电平，另一方面，图中未示出的互补的输出信号ZOUT1上升为高电平。因此，在该状态下，“与非”电路10cb的输出信号为高电平，传输控制信号SW1a保持低电平。另一方面，“与非”电路10cc的输出信号应答延迟电路10ca的输出信号，在指定期间成为低电平，相应地，“或非”电路10cf的传输控制信号SW2a成为高电平。

在时钟周期2中，前置放大器激活信号PAE再次成为激活状态时，现在，与传输时钟信号φCLK的后沿同步，输出信号OUT1成为高电平，互补的输出信号ZOUT1成为低电平。因此，在该状态下，传输控制信号SW1a成为高电平，传输控制信号SW2a维持低电平。在时钟周期3中，和时钟周期1一样，传输控制信号SW2a在指定期间成为高电平，传输控制信号SW1a维持低电平。

如上所述，通过求分频电路的输出信号与前置放大器激活信号PAE的逻辑积，便可使传输控制信号SW1a和SW2a在各时钟周期中交替地成为激活状态。

下面，参照图7(B)说明CAS等待时间设定为2或4以外的值、CAS等待时间数据ZCL2固定为高电平、CAS等待时间数据CL4固定为低电平的状态的动作。

CAS等待时间数据CL4固定为低电平时，输出信号OUT1固定为高电平(参见图5(B))。因此，“与非”电路10cc的输出信号固定为高电平，传输控制信号SW2a维持低电平。另一方面，CAS等待时间数据ZCL2时高电平，“与非”电路10cb起反相器的作用。因此，只有该传输控制信号SW1a经过延迟电路10ca、“与非”电路10cb和10cd具有的延迟时间后，按照前置放大器激活信号PAE成为激活状态。即，在该状态下，在读出寄存器部中，只使用2个锁存电路中的1个锁存电路，以流水线式的形式进行数据传输。

下面，参照图7(C)说明CAS等待时间设定为2、CAS等待时间数据ZCL2和CL4都为低电平时的动作。在该状态下，输出信号OUT1固定为高电平，另外，“与非”电路10cd输出的传输控制信号SW1a固定为高电平。另一方面，由于“或非”电路10cf通过反相器10ce接收CAS等待时间数据ZCL2，所以，传输控制信号SW2a固定为低电平。因此，CAS等待时间设定为2时，在读出寄存器部，不进行所谓的锁存/传输的时钟动作，只有1个传输门设定为导通状态，可以立即传输由前置放大器放大的存储器单元数据(这时，锁存电路具有锁存功能)。因此，在该状态下，由前置放大器放大的存储器单元数据便立即通过读出寄存器部。

图8是表示传输时钟信号φCLK发生部15的结构的图。在图8中，传输时钟信号发生部15包括：与外部的时钟信号CLK(也可以是经过缓冲处理的时钟信号)的前沿同步地判断外部控制信号/RAS、/CS、/CAS和/WE的状态、并根据该判断结果输出读出动作模式指示信号φread的指令译码电路15a；应答读出动作模式指示信号φread而激活、并在脉冲串长度期间计数后输出计数结束信号φb1的脉冲串长度计数器15b；应答读出动作模式指示信号φread的激活而置位、并且应答脉冲串长度计数器15b的输出信号φb1的激活而复位的触发器15c；将触发器15c的输出信号φff延迟CAS等待时间后输出的等待时间计数器15d；接收触发器15c的输出信号φff和等待时间计数器15d的输出信号(输出激活信号)OE的“或”电路15e；接收“或”电路15e的输出信号和时钟信号CLK的“与非”电路15f；使“与非”电路15f的输出信号反相的反相器电路15g。从反相器电路15g输出传输时钟信号φCLK，从“与非”电路15f输出互补的传输时钟信号φZCLK。

后面说明脉冲长度计数器15b和等待时间计数器15d的结构，它们具有与时钟信号CLK同步地使给定的信号顺序移位的移位寄存器的结构。因此，脉冲串长度计数器15b的输出信号φb1在读出动作模式指示信号φread激活后，在经过脉冲串长度期间后成为激活状态。等待时间计数器15d输出的输出激活信号OE在触发器15c置位后，即在给定读指令、电池动作模式指示信号φread成为激活状态后，在1时钟周期前的周期中成为激活状态。该输出激活信号OE的激活期间是脉冲串长度期间。

指令译码电路15a包括接收行地址选通信号/RAS、芯片选择信号/CS、列地址选通信号/CAS、写允许信号/WE和时钟信号CLK的门电路15aa和使门电路15aa的输出信号反相的反相器电路15ab。在行地址选通信号/RAS和芯片选择信号/CS都是低电平并且列地址选通信号/CAS、写允许信号/WE和时钟信号CLK都是高电平时，门电路15aa输出高电平的信号。门电路15aa在时钟信号CLK为高电平时起动，判断那时的信号/RAS、/CS、/CAS和/WE的状态。指令译码电路15a的门电路15aa和反相器15ab构成读指令译码器。对于其他指令，也分别设置指令译码电路。下面，参照图9所示的时序图，说明图8所示的传输时钟信号发生部的动作。

在给定读指令之前，读出动作模式指示信号φread是低电平(参见图9(b))，相应地，信号φb1、φff、OE和φCLK处于非激活状态。

在时钟周期0中，当给定读指令时，指令译码电路15a的读出动作模式指示信号φread在指定时间成为高电平。这里，虽然未明确地示出，但是，该指令译码电路15a具有单触发的脉冲发生电路，发生读出动作模式指示信号φread，应答门电路15ab的输出信号的前沿，而在指定期间成为高电平的脉冲信号。

触发器15c应答读出动作模式指示信号φread的前沿置位，图9(d)所示的信号φff上升为高电平。应答该信号φff的前沿，“或”电路15e的输出信号成为高电平，由“与非”电路15f和反相器电路15g分别与时钟信号CLK同步地发生传输时钟信号φCLK和φZCLK。读出动作模式指示信号φread供给脉冲长度计数器15b，触发器15c的输出信号φff供给等待时间计数器15d。在比CAS等待时间早1时钟周期前的时钟周期3中，CAS等待时间计数器15d的输出激活信号OE成为高电平的激活状态。按照该输出激活信号OE输出数据Q，在各时钟周期4、5、6和7的时钟信号CLK的前沿成为确定状态。等待时间计数器15d使触发器15c的输出信号φff延迟比CAS等待时间短1时钟周期的时间后进行传输。脉冲串长度设定为4，在给定读指令后，当经过与脉冲串长度相等的时钟周期(4时钟周期)时，在时钟周期4中，脉冲串长度计数器15b的输出信号φb1成为高电平，触发器15c复位，信号φff下降为低电平。在该状态下，等待时间计数器15a的输出激活信号OE处于高电平，“或”电路15e的输出信号是高电平，传输时钟信号φCLK和φZCLK与时钟信号CLK同步地输出。

在触发器15c的输出信号φff降低后，在经过3时钟的时钟周期7中，等待时间计数器15d的输出信号OE下降为低电平，“或”电路15e的输出信号下降为低电平。这样，传输时钟信号φCLK固定为低电平，互补的传输时钟信号φZCLK固定为高电平。

通过利用图8所示的传输时钟控制信号发生部的结构，便可仅在给定读指令时输出传输时钟信号φCLK和φZCLK。该传输时钟发生部15对多个存储体共同设置，各信号在求与允许存储信号的逻辑后，供给各存储体的读出数据传输部。

图10是表示图3所示的1时钟移位电路10d和控制信号发生电路10e的具体结构的一例的图。在图10中，1时钟移位电路10d包括：在时钟信号CLK为高电平时激活、并使图3所示的分频电路10b的输出信号OUT1通过的定时反相器10da；在1个输入端接收电源电压VCC、并起反相器作用的“与非”电路10db；使“与非”电路15bb的输出信号反相供给“与非”电路10db的另一个输入端的反相器电路10dc；在时钟信号CLK为低电平时激活、并使“与非”电路10db的输出信号通过的定时反相器10dd；在其1个输入端接收电源电压VCC、并作为反相器而动作的“与非”电路10de；使“与非”电路10de的输出信号反相、并供给“与非”电路10de的另一个输入端的反相器电路10df；和使“与非”电路10de的输出信号反相的反相器电路10dg。输出信号OUT1从“与非”电路10de输出，互补的输出信号ZOUT1D从反相器电路10dd输出。

控制信号发生电路10e包括将前置放大器激活信号PAE延迟指定时间的延迟电路10ea、接收延迟电路10ea的输出信号和信号OUT1D的“与非”电路10eb、接收延迟电路10ea的输出信号和信号ZOUT1D的“与非”电路10ec、使“与非”电路10eb的输出信号反相并输出传输控制信号SW1b的反相器电路10ed以及使“与非”电路10ec的输出信号反相并输出传输控制信号SW2b的反相器电路10ee。下面，参照图11和图12所示的时序图说明图10所示的1时钟移位电路10d和控制信号发生电路10e的动作。

首先，参照图11说明CAS等待时间设定为4时的动作。CAS等待时间为4时，CAS等待时间数据CL4设定为高电平(参见图11(h))。

在时钟周期0中，前置放大器激活信号PAE和传输时钟信号φCLK都处于低电平，传输控制信号SW1b和SW2b都处于低电平。

在时钟周期1中，当给定读指令时，按照读出动作指示信号，分频电路激活，发生传输时钟信号φCLK。按照读指令，前置放大器激活信号PAE在指定期间成为高电平。按照传输时钟信号φCLK，图4所示的分频电路的输出信号OUT1以传输时钟信号φCLK的2倍的周期发生。在时钟周期1中，传输时钟信号φCLK成为高电平时，时钟信号CLK是低电平，定时反相器10da处于高输出阻抗状态。在该状态下，1时钟移位电路10d的输出信号OUT1D维持低电平。因此，在时钟周期1中，传输控制信号SW1b和SW2b都处于低电平。

在时钟周期2中，前置放大器激活信号PAE再次在指定期间成为高电平。在时钟周期2中，应答时钟信号CLK的前沿，定时反相器10da使信号OUT1反相后通过。由于时钟信号CLK是高电平，所以，定时反相器10dd处于高输出阻抗状态。其次，在时钟周期2中，当时钟信号CLK下降为低电平时，定时反相器10dd动作，由“与非”电路10ab和反相器电路10dc使锁存的信号OUT1反相后通过。相应地，信号OUT1D上升为高电平。这时，定时反相器10ba处于高输出阻抗状态。

在时钟周期2中，当信号OUT1D上升为高电平时，应答前置放大器激活信号PAE的激活，在经过延迟电路10ea具有的延迟时间后，“与非”电路10eb的输出信号成为低电平，传输控制信号SW1b成为高电平。另一方面，信号ZOUT1D是信号OUT1B的反相信号，由于是低电平，“与非”电路10ec的输出信号是高电平，传输控制信号SW2b处于低电平。

在时钟周期3中，定时反相器10da与时钟信号CLK的前沿同步地动作，读入低电平的信号OUT1。时钟信号CLK为高电平，定时反相器10dd处于高输出阻抗状态，信号OUT1D的状态不变(维持高电平)。其次，当时钟信号CLK下降为低电平时，定时反相器10da成为高输出阻抗状态，另一方面，定时反相器10dd动作，输出信号OUT1D下降为低电平。根据该信号OUT1D的后沿和延迟电路10ea输出的延迟前置放大器激活信号的激活(高电平)，“与非”电路10ec的输出信号成为低电平，传输控制信号SW2b在指定期间成为高电平。由于信号OUT1D处于低电平，所以，“与非”电路10eb输出高电平的信号，传输控制信号SW1b维持低电平。

在时钟周期4中，时钟信号CLK上升，前置放大器激活信号PAE再次激活。定时反相器10da与该时钟信号CLK的前沿同步地动作，使高电平的输出信号OUT1通过。定时反相器10dd与该时钟信号CLK的后沿同步地动作，使信号OUT1D上升为高电平。因此，在时钟周期4中，当延迟电路10ea的输出信号成为高电平时，“与非”电路10ed的输出信号成为低电平，传输控制信号SW1b成为高电平。另一方面，由于“与非”电路10ec的输出信号处于高电平，所以，传输控制信号SW2b维持低电平。

以后，每当前置放大器激活信号PAE成为激活状态时，传输控制信号SW1b和SW2b就交替地在指定期间成为激活状态。

通过使用该1时钟移位电路10d而使信号OUT1延迟时钟信号CLK的1时钟周期，在数据锁存到图1所示的锁存电路2b中后，在下一个时钟周期中，就可以将该锁存数据传输给内部数据总线。

图12是表示CAS等待时间为4以外的值时、1时钟移位电路10d和控制信号发生电路10e的动作的时序图。如图12(h)所示，CAS等待时间与4不同时，CAS等待时间数据CL4固定为低电平。该CAS等待时间数据CL4为低电平时，如图12(d)和(e)所示，信号OUT1固定为高电平，不论有无传输时钟信号φCLK，相应的信号OUT1D都固定为高电平。在该状态下，“与非”电路10eb起反相器的作用，“与非”电路10ec的输出信号固定为高电平，传输控制信号SW2b固定为低电平。因此，在时钟周期0中，给定读指令，在各时钟周期中，当前置放大器激活信号PAE激活、延迟电路10ea的输出信号激活时，传输控制信号SW1b在指定期间成为高电平，将传输给锁存电路的数据读出到内部数据总线上。以后，在各时钟周期中，当前置放大器激活信号PAE激活时，应答该激活，传输控制信号SW1b成为激活状态。这样，在CAS等待时间小于4时，就可以高速地只使用一边的锁存器和传输门将由前置放大器放大的数据传输到内部数据总线上。

该1时钟移位电路也可以按照时钟信号φCLK进行传输动作。

图13是表示图8所示的触发器15c和等待时间计数器15d的结构的一例的图。在图13中，触发器15c包括接收读出动作模式指示信号φread的反相器15ca、在1个输入节点接收反相器15ca的输出信号的“与非”电路15cb、接收图8所示的脉冲串长度计数器15b的输出信号φb1的反相器15cc和接收反相器15cc的输出信号的“与非”电路15cd。“与非”电路15cd的输出信号供给“与非”电路15cb的另一个输入端。

等待时间计数器15d包括使触发器15c的输出信号φff与时钟信号CLK同步地移位的移位器15da、将移位器15da的输出信号与时钟信号CLK同步地进行传输的移位器15db、将移位器15db的输出信号与时钟信号CLK同步地进行传输的移位器15dc、在CAS等待时间数据CL2为高电平的激活状态时选择移位器15da的输出信号使之通过的3态反相器15dd、在CAS等待时间数据CL3为激活状态时(高电平)选择移位器15db的输出信号使之通过的3态反相器15de和在CAS等待时间数据CL4为激活状态时选择移位器15dc的输出信号使之通过的3态反相器15df。

三态反相器15dd、15de和15df的输出都与信号线15dg连接。输出激活信号OE传输到信号线15dg上。移位器15da、15dd和15dc具有和图10所示的1时钟移位电路相同的结构。下面，说明图13所示的触发器15c和等待时间计数器15d的动作。

CAS等待时间设定为2时，CAS等待时间数据CL2设定为激活状态。CAS等待时间为3时，CAS等待时间数据CL3设定为激活状态。CAS等待时间为4时，CAS等待时间数据CL4设定为激活状态。这些CAS等待时间数据与前面的脉冲串长度数据一起存储到图中未示出的指令寄存器中。用户通过使用指令寄存器设定模式向指令寄存器写入必要的数据，进行CAS等待时间数据和脉冲串长度数据向该指令寄存器内的设定。

参见图14，在时钟周期0中，给定读指令，以单触发脉冲的形式发生读出动作模式指示信号φread。这样，在触发器15c中，向反相器15ca输出的输出信号成为低电平，“与非”电路15cd的信号φff上升为高电平。脉冲串长度计数器的输出信号φb1是低电平，“与非”电路15cd的输出信号是高电平。

移位器15ba将信号φff延迟1时钟周期后输出，移位器15bb将移位器15ba的输出信号延迟1时钟周期后输出，移位器15bc将移位器15bb的输出信号延迟1时钟周期后输出。因此，在CAS等待时间数据CL2为激活状态时，在时钟周期1中，移位器15da的输出信号成为高电平，相应地输出激活信号OE成为高电平。CAS等待时间设定为3时，移位器15db的输出信号成为激活状态。在时钟周期2中，输出激活信号OE成为激活状态。CAS等待时间设定为4时，移位器15dc的输出信号在时钟周期3中成为激活状态，输出激活信号OE在时钟周期3中成为高电平的激活状态。

CAS等待时间为2时，在该时钟周期2的时钟信号CLK的前沿，读出数据Q成为确定状态，CAS等待时间为3时，在时钟周期3的时钟信号CLK的前沿，数据Q成为确定状态，CAS等待时间为4时，在时钟周期4的时钟信号CLK的前沿，数据Q成为确定状态。

在图13所示的结构中，示出了输出激活信号OE在激活时下降为低电平。但是，通过将反相器电路插入到信号线15dg中，便可获得图14所示的动作波形图。

另外，作为移位器15ba、15bb和15bc，使用触发器15c的“与非”电路15cb和15cd的输出信号，可以用“与非”型移位寄存器构成移位器15ba、15bb和15bc，用以传输互补数据，也可以使用由三态反相器15dd、15de和15df选择互补的输出信号的结构。

当脉冲串长度计数器的输出信号φb1上升为高电平时，反相器15cc的输出信号成为低电平，“与非”电路15cd的输出信号成为高电平，相应地“与非”电路15cb的信号φff成为低电平。因此，输出激活信号OE在脉冲串长度的时钟周期期间成为高电平的激活状态。

图15是概略地表示控制信号发生用的结构的图。在图15中，示出了对1个存储体MBK的结构。图3和图8分别所示的传输控制信号发生部10和传输时钟发生部15对多个存储体共同设置。对于存储体MBK，设置按照传输控制信号发生部10的传输控制信号SW1a、SW1b、SW2a、SW2b和SW3以及存储体激活电路17的存储体激活信号BEi(i＝0～m)传输从对应的存储器阵列读出的数据的本地数据传输电路20。

存储体激活电路17应答传输时钟发生部15所包含的指令译码器的读出动作指示信号φread而激活，将存储体地址信号BA0～BAk进行译码，使与存储体地址信号指定的存储体对应的存储体激活信号BEi成为激活状态。在图15中，存储体激活电路17的存储体激活信号BE0，作为一例示出了供给本地数据传输电路20的状态。

本地数据传输电路20包括：在存储体激活电路17的存储体激活信号BE0激活时而激活、并按照传输控制信号发生部10的传输控制信号SW1a、SW1b、SW2a、SW2b和SW3发生本地传输控制信号的本地传输控制信号发生电路22；按照该本地传输控制信号发生电路22的传输控制信号LSW1a、LSW2a、LSW1b和LSW2b传输从前置放大器1读出的数据的数据传输电路24；和按照本地传输控制信号发生电路22的本地传输控制信号LSW3、传输从数据传输电路24传输来的数据的传输门6a。数据传输电路24包括图1所示的读出寄存器部2和数据传输部4。传输门6a和图1所示的传输门6a相同。该传输门6a的输出信号供给输出缓冲电路6f。输出缓冲电路6f包括图1所示输出部6中的传输门6a之外的结构要素。该输出缓冲电路6f按照传输控制信号发生部10的传输控制信号SW4和传输时钟发生部15的输出激活信号OE顺序输出数据。

图16是表示图15所示的存储体激活电路17的结构的一例的图。在图16中，存储体激活电路17包括：应答从指令译码器输出的允许存储体译码信号φbde的激活而激活、从而将存储体地址信号BA0～BAk进行译码并将存储体指定信号BY0～BYm中的1个信号向激活状态驱动的存储体译码器17a；与存储体指定信号BY0～BYm分别对应地设置的、求对应的存储体指定信号BY0～BYm与数据读出动作指示信号φread的逻辑积的“与非”电路17a0～17am；与“与非”电路17a0～17am分别对应的设置的、应答对应的“与非”电路17a0～17am的输出信号的激活而置位、在脉冲串长度计数器的输出信号φb1激活时复位的触发器17b0～17bm。

从触发器17b0～17bm分别输出存储体激活信号BE0～BEm。从指令译码器输出允许存储体译码信号φbde和数据读出动作指示信号φread。从图8所示的脉冲串长度计数器15b输出信号φb1。下面，参照图17所示的时序图，说明图16所示的存储体激活电路17的动作。在图17中，作为一例示出了脉冲串长度为4时的动作。

在时钟周期0中，另外，由于未给定读指令，所以，所有的信号处于低电平的非激活状态。

在时钟周期1中，当给定读指令时，指令译码器的读出动作模式指示信号φread在指定期间成为高电平的激活状态。允许存储体译码信号φbde与该读出动作指示信号φread的激活同步地或超前成为激活状态。应答该允许存储体译码信号φbde的激活而将存储体译码器17a供给的存储体地址BA0～BAk进行译码，将存储体指定信号BY0～BYm中的1个信号向激活状态驱动。在图17中，作为一例示出了存储体指定信号BY0向激活状态驱动的情况。

应答存储体指定信号BY0的激活，“与非”电路17a0的输出信号成为高电平，触发器17b0置位，存储体激活信号BE0向激活状态驱动。由于存储体指定信号BYm处于低电平的非激活状态，所以，其他存储体激活信号BEm维持非激活状态。

当经过脉冲串长度指定的4时钟周期时，在时钟周期5中，脉冲串长度计数器的信号φb1上升为高电平，触发器17b0复位，存储体激活信号BE0驱动为非激活状态的低电平。这样，存储体指定信号BY0指定的存储体的数据读出动作结束。

图18是表示图15所示的本地传输控制信号发生电路22包含的本地传输控制信号LSW1a和LSW2a发生部的结构的图。在图18中，本地传输控制信号发生电路22包括接收存储体激活信号BE0和传输控制信号SW1a的“与门”电路22aa和接收存储体激活信号BE0和传输控制信号SW2a的“与门”电路22ab。从“与门”电路22aa输出本地传输控制信号LSW1a，从“与门”电路22ab输出本地传输控制信号LSW2a。按照该本地传输控制信号LSW1a和LSW2a，从对应的存储体阵列MBK(参见图15)读出、并由前置放大器1放大的数据顺序传输并锁存。下面，参照其动作时序图即图19，说明图18所示的本地传输控制信号发生电路22的动作。

在时钟周期0中，还未给出读指令，传输控制信号都处于低电平的非激活状态，另外，存储体激活信号BE0也处于非激活状态。

在时钟周期1中，当给定了读指令并指定了存储体MBK时，存储体激活信号BE0成为高电平的激活状态。接着，应答读出动作模式指示信号φread的激活，在传输控制信号发生部10中，如先前说明的那样，传输控制信号SW1a和SW2a对各时钟周期交替地成为激活状态。允许前置放大信号PAE应答时钟信号φCLK而成为激活状态。允许前置放大信号PAE成为与脉冲串长度和CAS等待时间之和相等的次数的激活状态。按照传输控制信号SW1a和SW2a，本地传输控制信号LSW1a和LSW2a分别在时钟周期1～4中交替地成为激活状态。在时钟周期5中，由于传输与脉冲串长度相等的数量的数据，所以，存储体激活信号BE0成为低电平的非激活状态。因此，此后，即使传输控制信号SW1a和SW2a成为激活状态，本地传输控制信号SW1a和SW2a也不激活。

利用上述结构，按照存储体激活信号BE0，便可可靠地从前置放大器向锁存电路交替地传输并锁存由脉冲串长度指定的数据。

图20是概略地表示图15所示的本地传输控制信号发生电路22所包含的、发生本地传输控制信号LSW1a和LSW2a的部分的结构的图。在图20中，本地传输控制信号发生部包括：将存储体激活信号BE0延迟时钟信号CLK的1时钟周期进行传输的移位电路22ba；接收移位电路22ba的输出信号和存储体激活信号BE0的“或门”电路22bb；接收“或门”电路22bb的输出信号BED和传输控制信号SW1b的“与门”电路22bc；接收信号BED和传输控制信号SW2b的“与门”电路22bd。从“与门”电路22bc输出本地传输控制信号LSW1b，从“与门”电路22bb输出本地传输控制信号LSW2b。下面，参照图21和图22所示的时序图，说明图20所示的本地传输控制信号发生部的动作。

首先，参照图21说明CAS等待时间为4时的动作。在时钟周期0中，给定读指令，读出动作指示信号φread在指定期间成为高电平的激活状态，相应地，存储体激活信号BE0成为高电平。应答该存储体激活信号BE0的激活，“或门”22b的扩展存储体激活信号BED也成为高电平的激活状态。传输控制信号SW1b和SW2b在给定读指令后，从延迟1时钟周期的时钟周期1开始交替地在指定期间成为激活状态。传输控制信号SW1b和SW2b在前置放大器激活信号PAE等于脉冲串长度与CAS等待时间之和的时钟周期期间成为激活状态，在比脉冲串长度的时钟周期长的期间成为激活状态。

在时钟周期1中，传输控制信号SW1b成为激活状态时，“与门”电路22bc的本地传输控制信号LSW1b成为激活状态。在时钟周期2中，传输控制信号SW2b成为激活状态时，“与门”电路22bd的本地传输控制信号SW2b成为激活状态。在时钟周期3中，按照传输控制信号SW1b的激活，本地传输控制信号LSW1b激活。

在时钟周期4中，即使存储体激活信号BE0为低电平的非激活状态，移位电路22ba的输出信号也处于高电平的激活状态，扩展存储体激活信号BED仍然处于激活状态。因此，在时钟周期4中，按照传输控制信号SW2b，本地传输控制信号LSW2b成为激活状态。

在时钟周期5中，“或门”电路22bb的扩展存储体激活信号BED成为低电平的非激活状态。因此，在该状态下，即使传输控制信号SW1b和SW2b成为激活状态，本地传输控制信号LSW1b和LSW2b也仍然维持非激活状态的低电平。这样，在CAS等待时间为4时，脉冲串长度的数据全部可以传输。

下面，参照图22说明CAS等待时间为4以外的情况的动作。CAS等待时间为4以外时，传输控制信号SW2b固定为低电平。因此，本地传输控制信号LSW2b也固定为低电平。

在时钟周期0中，当给定读指令时，数据读出动作指示信号φread成为激活状态，存储体激活信号BE0和扩展存储体激活信号BED都成为高电平的激活状态。当给定了读指令时，在CAS等待时间为4以外的情况下，从时钟周期0开始，传输控制信号SW1b按照前置放大器激活信号PAE(图中未示出)，在指定期间成为高电平的激活状态(参见图11)。因此，在从时钟周期0到时钟周期4的期间，本地传输控制信号LSW1b随传输控制信号SW1b的激活而成为激活状态。这样，即使在CAS等待时间为4以外的情况下，也可以可靠地进行数据的传输。在脉冲串长度为4的情况下，CAS等待时间为4以外时，可以进行5次数据传输动作。第5次的本地传输控制信号LSW1b传输无效数据。但是，通过调整下面所述的信号LSW3的激活时刻，便可防止不需要的数据向内部数据总线传输。

在图20所示的结构中，与CAS等待时间的值无关地使扩展存储体激活信号在脉冲串长度+1个时钟周期期间成为激活状态。但是，可以按照该CAS等待时间数据，在CAS等待时间为4时选择扩展存储体激活信号BED、而在CAS等待时间为4以外时选择存储体激活信号BE0来设定本地传输控制信号LSW1b和LSW2b的激活期间。

图23是概略地表示图15所示的本地传输控制信号发生电路22包含的发生本地传输控制信号LSW3的部分的结构的图。在图23中，本地传输控制信号发生电路22包括：将存储体激活信号BE0延迟时钟信号CLK的1时钟周期期间进行传输的移位器22ca；将移位器22ca的输出信号延迟时钟信号CLK的1时钟周期期间进行传输的移位器22cb；在CAS等待时间数据CL2激活时激活、并选择存储体激活信号BE0进行传输的三态缓冲器22cc；在CAS等待时间数据CL3激活时激活、并选择移位器22ca的输出信号进行传输的三态缓冲器22cd；和在CAS等待时间数据CL4激活时激活、并选择移位器22cb的输出信号进行传输的三态缓冲器22ce。

三态缓冲器22cc、22cd和22ce的输出共同连接，输出允许存储体数据信号BES。

本地传输控制信号发生电路22进而还包括接收三态缓冲器22cc、22cd和22ce中的任意一个的信号BES和传输控制信号SW3的“与门”电路22cf。从“与门”电路22cf输出本地传输控制信号LSW3。移位器22ca和22cb使用和前面图10所示的移位器相同的结构。也可以利用使用了NAND型触发器的移位电路。下面，参照图24～图26所示的时序图，说明图23所示的本地传输控制信号发生电路22的动作。

首先，参照图24说明CAS等待时间设定为2时的动作。这时，CAS等待时间数据CL2设定为高电平，三态缓冲器22cc成为激活状态，其余的三态缓冲器22cd和22ce设定为高输出阻抗状态。

在时钟周期0中，给定读指令，数据读出动作指示信号φread在指定期间成为激活状态，相应地，存储体激活信号BE0在4时钟周期期间成为高电平的激活状态。传输控制信号SW3应答该数据读出动作指示信号φread(或前置放大器激活信号)的激活从时钟周期0开始顺序发生。因此，如图24(e)所示，本地传输控制信号LSW3在时钟周期0～3期间，与传输控制信号SW3同步地成为激活状态。在时钟周期4中，存储体激活信号BE0成为低电平的非激活状态，在该时钟周期4以后，本地传输控制信号LSW3维持低电平的非激活状态。这样，4个数据就顺序从图15所示的传输门6a向输出缓冲电路6f传输并顺序输出。CAS等待时间为2时，在时钟周期1中，输出激活信号OE成为高电平的激活状态，输出缓冲电路6f激活。

CAS等待时间设定为1时，在与图24所示的时序图相同的时刻发生本地传输控制信号。这时，从时钟周期0开始，输出激活信号OE成为激活状态。

下面，参照图25说明CAS等待时间设定为3时的动作。CAS等待时间为3时，CAS等待时间数据CL3设定为高电平，三态缓冲器22cd激活，其余的三态缓冲器22cc和22ce设定为高输出阻抗状态。因此，信号BES随移位器22ca的输出信号而变化。

在时钟周期0中，给定读指令，数据读出动作指示信号φread成为激活状态，存储体激活信号BE0在4时钟周期期间成为高电平的激活状态。移位器22ca将该存储体激活信号BE0延迟1时钟周期进行传输，所以，在时钟周期1～时钟周期4期间，信号BES成为高电平的激活状态。从时钟周期0开始，应答前置放大器激活信号的激活，传输控制信号SW3在指定期间成为激活状态。因此，在时钟周期1～4期间，本地传输控制信号LSW3随传输控制信号SW3的激活而成为激活状态。这样，4个数据就通过图15所示的传输门6a向输出缓冲电路6f传输并输出。CAS等待时间为3时，输出激活信号OE在时钟周期2中成为激活状态，有效数据在时钟周期3的前沿成为确定状态，并顺序输出。

下面，参照图26说明CAS等待时间设定为4时的动作。CAS等待时间设定为4时，CAS等待时间数据CL4就设定为高电平，三态缓冲器22ce成为激活状态，其余的三态缓冲器22cc和22cd设定为高输出阻抗状态。因此，信号BES随移位器22ce的输出信号而变化。

在时钟周期0中，给定读指令，数据读出动作指示信号φread激活，存储体激活信号BE0在时钟周期0～时钟周期3的4时钟周期期间成为激活状态。该存储体激活信号BE0由移位器22ca和22cb延迟2个时钟周期。因此，信号BES在时钟周期2～时钟周期5期间成为高电平的激活状态。从时钟周期0开始，传输控制信号SW3随前置放大器激活信号的激活而激活。因此，CAS等待时间为4时，从时钟周期2开始，本地传输控制信号LSW34次成为激活状态。CAS等待时间为4时，输出激活信号OE在时钟周期3中成为激活状态。因此，最初的数据在时钟周期4的时钟信号CLK的前沿成为确定状态。

如上所述，在本地传输控制信号发生电路22中，通过使本地传输控制信号LSW3随CAS等待时间数据和脉冲串长度数据只在指定期间成为激活状态，即使连续地切换存储体进行存取，也可以只选择所需要的数据输出，在存储体切换时，在内部读出数据总线上不会发生存储体的数据冲突。即，例如在图26中，在时钟周期6中，可以将别的存储体的数据向输出缓冲电路6f传输。

图27是概略地表示1个存储体的数据读出部的结构的图。在图27中，数据读出部包括：接收图中未示出的指令译码器的允许列译码器信号φcde和存储体激活信号BE0的“与门”电路25；接收图中未示出的列地址缓冲器的列地址信号Y0～Yk和Y1～Ys、并输出选择存储器单元阵列MBK的存储器单元的1位数据的信号的列选择电路30。该列选择电路30在“与门”电路25的输出信号为高电平的激活状态时激活，将给定的地址信号Y0～Yk和Y1～Ys译码，并输出表示该译码结果的信号。

对存储器单元阵列MBKA设置多个内部数据总线(全局IO总线)GIO0～GIOp。这些全局IO总线GIO0～GIOp同时与由存储器单元阵列MBKA的列选择电路30选择的列连接。前置放大器组40包括对各个全局IO总线GIO0～GIOp分别设置的前置放大器。在该前置放大器组40中，前置放大器随列选择电路30的输出信号PAEi有选择地成为激活状态，该激活的前置放大器的数据供给图1所示的读出寄存器。

列选择电路30包括列译码器30a和前置放大器控制电路30b，列译码器30a在“与门”电路25的输出信号激活时激活，从而将次图中未示出的列地址缓冲器供给的列地址信号Y0～Yk译码，并按照该译码结果输出列选择信号CSL，前置放大器控制电路30b在“与门”电路25的输出信号激活时激活，从而将列地址信号Y1～Ys译码，并按照该译码结果和前置放大器激活信号PAE输出，将前置放大器组40包含的前置放大器激活，输出本地前置放大器激活信号PAEi。在该列选择电路30的前置放大器控制电路30b中，虽未特别明确地示出，但是设有脉冲串地址寄存器，其地址按照时钟信号CLK顺序按指定的时序变更。这样，利用1个列选择信号CSL的激活，同时，读出到全局IO总线GIO0～GIOp上的存储器单元数据便顺序由前置放大器放大后输出。

图28是表示图27所示的前置放大器控制电路30b的结构的一例的图。在图28中，前置放大器控制电路30b包括应答“与门”电路25的输出信号φBA0的激活而激活、从而将给定的列地址信号Y1～Ys译码并输出全局IO线特定信号YGi的译码器30ba和接收前置放大器激活信号PAE和全局IO线特定信号YGi、并输出本地前置放大器激活信号PAEi的“与门”电路30。

译码器30ba是“与门”式译码电路，全局IO线特定信号YGi在选择时成为高电平的激活状态。

图29是概略地表示图27所示的前置放大器组40的结构的图。在图29中，前置放大器组40包括分别与全局IO总线GIO0～GIOp对应地设置的、应答本地前置放大器激活信号PAE0～PAEp而激活从而放大对应的全局IO总线上的数据的前置放大器40-0～40-p。这些前置放大器40-0～40-p在非激活时成为高输出阻抗状态。因此，只有成为激活状态的前置放大器的数据向读出寄存器2传输。

图30是概略地表示本发明的SDRAM的主要部分的结构的图。在图30中，SDRAM包括分别独立地向激活/非激活状态驱动的4个存储器阵列MB0、MB1、MB2和MB3。这些存储器阵列MB0～MB3分别包括排列成矩阵状的多个存储器单元。与存储器阵列MB0～MB3对应地分别设置列选择电路30-0～30-3。这些列选择电路30-0～30-3分别包括图27所示的列译码器30a和前置放大器控制电路30b。

与存储器阵列MB0～MB3对应，进而分别设置顺序传输激活时选择存储器单元的数据的数据传输电路42-0～42-3。这些数据传输电路42-0～42-3分别包括图15所示的传输门6a和数据传输电路24。这些数据传输电路42-0～42-3与配置在这些存储器阵列MB0～MB3的中央部的输出缓冲电路6f包含的读出数据寄存器6b公共连接。该输出缓冲电路6f还包括接收读出数据寄存器6b的数据并顺序进行传输的数据输出电路6g。该数据输出电路6g包括图1所示的传输门6c、锁存电路6d和输出缓冲器6e。

与存储器阵列MB0～MB3分别对应，进而配置本地控制部45-0～45-3。这些本地控制部45-0～45-3分别控制对应的列选择电路30-0～30-3和数据传输电路42-0～42-3的动作。这些本地控制部45-0～45-3与主控制部50公共连接，按照该主控制部50的控制信号控制对应的列选择电路和数据传输电路的动作。主控制部50包括图15所示的传输控制信号发生部10、传输时钟发生部15和存储体激活电路17。

对于存储器阵列MB0～MB3，分别设置激活时选择对应的一行存储器阵列的存储器单元的行选择电路和激活时检测并放大对应的存储器阵列的各列存储器单元数据的读出放大器组。

在图30所示的结构中，存储器阵列MB0～MB3分别起存储体的功能，该SDRAM共计包括4个存储体。

通过按照配置在中央部的主控制部50的控制信号，只激活本地控制部45-0～45-3中与存储体地址信号指定的存储体对应的本地控制部，便可获得以下优点。

从主控制部50开始，控制信号线51相对于本地控制部45-0～45-3的配置成为对称的，另外，可以以最少的配线长度传输控制信号。这样，便可高速传输信号，从而可以高速动作。另外，通过利用基于将存储体地址信号译码而得到的存储体特定信号的存储体激活信号，与向各本地控制部传输存储体地址信号的结构相比，减小了信号线的充放电电流。即，向各本地控制部45-0～45-3供给存储体地址信号时，必须传输4位的互补地址信号BA0、/BA0、BA1、/BA1。因此，这时，共计2条信号线充电，另外2条信号线放电。不论存储体地址信号的组合是哪一种，总是这种情况，因此，信号线的充放电电流增大。另外，由于将存储体地址信号共同供给本地控制部45-0～45-3，所以，该存储体地址信号传输线的负载增大，不能高速传输存储体地址信号，存储体地址译码时刻延迟，从而内部动作开始时刻延迟。

但是，通过利用存储体激活信号，虽然需要4条存储体激活信号传输线，但是由于只将1个存储体激活信号向选择状态驱动，所以，减小了信号线的充放电电流。另外，由于存储体激活信号传输线分别只向对应的本地控制部传输，所以，该信号传输线的负载小，可以高速向本地控制部45-0～45-3传输存储体激活信号，从而内部动作开始时刻提前。

图31是概略地表示与图30所示主控制部50包含的列选择相关的部分的结构的图。在图31中，主控制部50包括：指令译码电路50a，按照给定外部控制信号的状态组合给定表示数据读出的读出指令或表示数据写入的写入指令时，在指定的时刻输出允许列译码器信号φcde；接收允许列译码器信号φcde和存储体激活信号BE0的“与门”电路50b；接收允许列译码器信号φcde和存储体激活信号BE1的“与门”电路50c；接收允许列译码器信号φcde和存储体激活信号BE2的“与门”电路50d；和接收允许列译码器信号φcde和存储体激活信号BE3的“与门”电路50e。

存储体激活信号BE0～BE3从图15所示的存储体激活电路17输出。“与门”电路50b的译码器激活信号φBA0供给列选择电路30-0。“与门”电路50c的译码器激活信号φBA1供给列选择电路30-1。“与门”电路50d的译码器激活信号φBA2供给列选择电路30-2。“与门”电路50e的译码器激活信号φBA3供给列选择电路30-3。

如图31所示，列选择电路30-0～30-3分别按照译码器激活信号φBA0～φBA3而激活。“与门”电路50b～50e的输出负载分别只是对应的列选择电路30-0～30-3，负载减轻了，随着存储体激活信号BE0～BE3的激活，便可使译码器激活信号φBA0～φBA3在较早的时刻成为激活状态，相应地，可以使列选择电路30-0～30-3在较早的时刻成为激活状态。因此，虽然向列选择电路30-0～30-3供给列地址信号，但是，在各时钟周期中，可以在较早的时刻进行列选择动作，在时钟信号CLK为高速的时钟信号时，在各时钟周期中也可以可靠地进行列选择、激活前置放大器，从而可以放大并传输对应的存储器单元数据。

另外，指令译码电路50a只要求驱动主控制部50包含的“与门”电路50b～50e的输入部，指令译码电路50a与分别驱动列选择电路30-0～30-3的结构相比，其输出负载小，可以在较早的时刻使供给“与门”电路50b～50e的允许列译码器信号φcde成为确定状态。

在图31所示的结构中，在主控制部50内，配置求存储体激活信号与允许列译码器信号φcde的逻辑积并输出各译码器激活信号φBA0～φBA3的“与门”电路。但是，即使取代该结构，将“与门”电路50b～50e分别配置在列选择电路30-0～30-3的附近，这时，虽然指令译码电路50a的负载增大，但是，由于可以实现高速传输存储体激活信号和减小电流消耗，所以，不会影响在较早的时刻进行列选择。

图32是概略地表示图30所示的数据传输电路42-0～42-3的输出部的结构的图。在图32中，数据传输电路42-0包括应答本地选择控制信号LSW1b0和LSW2b0而顺序传输给定数据的传输门4-0以及应答本地传输控制信号LSW30而导通、并通过内部读出数据总线52将传输门4-0的数据向读出数据寄存器6b传输的传输门6a-0。数据传输电路42-1包括应答本地传输控制信号LSW1b1和LSW2b1顺序传输给定数据的传输门4-1和应答本地传输控制信号LSW31而导通、并将从传输门4-1传输来的数据传输到内部读出数据总线52上的传输门6a-1。

数据传输电路42-2包括应答本地传输控制信号LSW1b2和LSW2b2、顺序进行传输的传输门4-2和应答本地传输控制信号LSW32、将从传输门4-2传输来的数据传输到内部读出数据总线52上的传输门6a-2。数据传输电路42-3包括应答本地传输控制信号LSW1b3和LSW2b3、顺序传输对应存储体的选择存储器单元的数据的传输门4-3和应答本地传输控制信号LSW33、将从传输门4-3传输来的数据传输到内部读出数据总线52上的传输门6a-3。

传输门4-0～4-3分别具有和图1所示的传输门4相同的结构。

通过按照根据存储体激活信号而生成的本地传输控制信号LSW30～LSW33控制传输门6a-0～6a-3的导通/非导通，便可在该内部读出数据总线52上不会发生多个存储体的数据冲突，从而可以连续地传输数据。特别是在进行页切换时(从存储器阵列的选择状态的字线选择别的字线时)，通过与CAS等待时间一致地在别的存储体中开始列选择动作，在将1个存储体的页的最后的存储器单元数据读出到内部读出数据总线上后，便可将别到存储体到存储器单元数据连续地传输到内部读出数据总线52上。

如上所述，按照本发明的实施例1，对于各存储器阵列，由于设置了交替地锁存并传输前置放大器的输出信号的路径，所以，在CAS等待时间为4时，在各时钟周期中也可以传输数据，从而可以高速地进行数据的读出。

(实施例2)

图33是概略地表示本发明实施例2的数据读出部的结构的图。在图33中，示出了对1个存储体的数据读出路径。图33所示的传输部的结构与各存储体对应地配置。

在图33中，SDRAM的数据读出系统包括：应答前置放大器激活信号PAEi的激活而激活、并输出互补读出数据DT1和ZDT1的前置放大器100；交替地传输该前置放大器100的放大数据DT1的数据传输部104a和顺序传输前置放大器100的互补读出数据ZDT1的数据传输部104b。

数据传输部104a包括：使前置放大器100的数据DT1通过的传输门102a；应答传输控制信号LSW2a的激活而使前置放大器100的数据DT1通过的传输门102b；将传输门102a的传输数据锁存的锁存器103a；将从传输门102b传输来的数据锁存的锁存器103b；应答传输控制信号LSW1b的激活而传输锁存器103a锁存的数据的传输门104a；应答传输控制信号LSW2b的激活而传输锁存器103b锁存的数据的传输门104b；应答传输控制信号LSW3的激活而传输传输门104a或104b供给的数据的传输门106a。传输数据DT2从传输门106a输出到内部读出数据总线上。

数据传输部104b包括：应答传输控制信号LSW1a的激活、而传输前置放大器100的互补的读出数据ZDT1的传输门102az；应答传输控制信号LSW2a的激活而传输前置放大器100的读出数据ZDT1的传输门102bz；锁存从传输门102az传输来的数据的锁存器103az；锁存从传输门102bz传输来的数据的锁存器103bz；应答传输控制信号LSW1b的激活而传输锁存器103az的锁存数据的传输门104az；应答传输控制信号LSW2b的激活而传输锁存器103bz锁存的数据的传输门104bz；应答传输控制信号LSW3的激活而传输从从传输门104az或104bz传输来的数据的传输门106az。互补的数据ZDT2从传输门106az传输到内部读出数据总线上。

从传输门106a和106az传输来的互补数据DT2和ZDT2供给读出数据寄存器106b，进行锁存。该读出数据寄存器106b将其锁存数据供给输出电路106g。输出电路106g按照传输控制信号SW4传输读出数据寄存器106b锁存的数据，生成输出数据DQ。

在图33所示的结构中，传输门和锁存器具有和在上述实施例中说明的传输门和锁存器相同的结构。即，图1所示的数据传输电路分别与互补数据DT1和ZDT1对应地配置。读出数据寄存器106b锁存并输出互补数据。该读出数据寄存器106b与上述实施例1中的读出数据寄存器6b对应。输出电路106g与图1所示的传输门6c、锁存电路6d及输出缓冲电路6e对应。所不同的是，这些路径传输互补数据对，因此，在输出缓冲电路6e中，供给互补的数据ZDT3，代之以设置图1所示的反相器6ea。在图33所示的结构中，传输控制信号LSW1a、LSW1b、LSW2a、LSW2b、LSW3和LSW4是与上述实施例1相同的控制信号。通过传输互补数据DT1和ZDT1，在信号振幅小时也可以可靠地传输数据。另外，在输出电路106g中也传输互补数据，所以，即使产生噪音的影响，只有这些互补数据对的逻辑不变化，就可以正确地生成输出数据。

另外，在输出电路106g中，通过供给互补数据，在低电源电压动作时，即使内部读出数据的振幅小，也可以正确地进行数据的读出。

图34是表示本发明实施例2的变形例的结构的图。在图34中，也代表性地示出了1个存储体的数据读出路径。

在图34中，在数据读出部中，设置有应答前置放大器激活信号PAEi的激活而激活、并差动式地放大全局IO线GIOLi和ZGIOLi上的电位从而生成互补数据DT1和ZDT1的前置放大器100i和应答前置放大器激活信号PAEj的激活而激活、并差动式地放大全局IO总线GIOj上的电位的前置放大器100j。前置放大器100i和100j的输出节点进行“或”门式连接。由于前置放大器100i和100j具有相同的结构，所以，在图34中，只具体地示出了前置放大器100i的结构。

数据读出部进而还包括：传输从应答传输控制信号LSW1a的激活而激活的、前置放大器读出的数据DT1和ZDT1的传输门112a；与传输门112a并列地设置的、应答传输控制信号LSW2a的激活而导通从而传输激活的前置放大器的数据DT1和ZDT1的传输门112b；锁存从传输门112a传输来的数据的锁存电路113a；锁存从传输门112b传输来的数据的锁存电路113b；应答传输控制信号LSW1b的激活而导通、从而传输锁存电路113a的锁存数据的传输门114a；应答传输控制信号LSW2b的激活而激活、从而传输锁存电路113b的锁存数据的传输门114b；锁存从传输门114a和114b传输来的数据的锁存电路115；和应答传输控制信号LSW3的激活而导通、从而将锁存电路115锁存的数据向读出数据寄存器106b传输的传输门116。

传输门112a和112b具有相同的结构，锁存电路113a和113b具有相同的结构，传输门114a和114b具有相同的结构，所以，在图34中，只具体地示出了传输门112a、114a以及锁存电路113a的结构。读出数据寄存器106b的锁存数据按照传输控制信号SW4读入到输出电路106e中，作为外部读出数据DQ而输出。

前置放大器100i包括：连接在电源节点VCC和输出节点ND之间的、其栅极接收前置放大器激活信号PAEi的p沟道MOS晶体管P1；连接在电源节点VCC和输出节点ND之间的、其栅极与输出节点ZND连接的p沟道MOS晶体管P2；连接在电源节点VCC和输出节点ZND之间的、并且其栅极与节点ND连接的p沟道MOS晶体管P3；连接在电源节点VCC和输出节点ZND之间的、并且其栅极接收前置放大器激活信号PAEi的p沟道MOS晶体管P4；串联连接在输出节点ND和接地节点之间的n沟道MOS晶体管N1和N2；串联连接在输出节点ZND和接地节点之间的n沟道MOS晶体管N3和N4。前置放大器激活信号PAEi供给MOS晶体管N1和N3的栅极。MOS晶体管N2的栅极与全局IO线ZGIOLi连接。

在前置放大器100i中，前置放大器激活信号PAEi为非激活状态时，p沟道MOS晶体管P1和P4为导通状态，n沟道MOS晶体管N1和N3为非导通状态，输出节点ND和ZND由于MOS晶体管P1和P4的作用而上拉到电源电压VCC电平。这里，p沟道MOS晶体管P1和P4只是为了防止输出节点ND和ZND成为悬浮状态而作为上拉元件使用的，它们的电流驱动很小。

前置放大器激活信号PAEi成为激活状态的高电平时，p沟道MOS晶体管P1和P4成为非导通状态，而n沟道MOS晶体管N1和N3导通。输出节点ND和ZND中的一方随全局IO线ZGIOLi和GIOLi的信号电位而变化。

现在，全局IO线GIOLi上的信号电位是高电平、全局IO线ZGIOLi的信号电位为低电平时，MOS晶体管N4的电导大于MOS晶体管N2的电导，节点ZND的电位低于节点ND的电位。随着节点ZND的电位降低，p沟道MOS晶体管P2导通，向节点ND提供电流。随着节点ND的电位上升，p沟道MOS晶体管P3向非导通状态驱动，从而节点ZND的电位进一步降低。最后，输出节点ZND成为低电平，节点ND的电位成为高电平。这样，作为数据DT1和ZDT1，就生成了互补数据。这时，在其他前置放大器100j中，虽然p沟道MOS晶体管P1和P4处于导通状态，但是，由于它们的电流驱动很小，所以，数据DT1和ZDT1便成为与前置放大器100i的输出数据相应的电位电平。

传输门112a包括应答传输控制信号LSW1a的激活而导通并将数据DT1放大、反相和输出的定时反相器112aa和应答传输控制信号LSW1a的激活而激活并将互补的数据ZDT1放大及反相的定时反相器112ab。传输门112b也具有相同的结构。定时反相器112aa和112ab激活时，即使互补数据DT1和ZDT1的电位变化小时，利用定时反相器112aa和112ab的放大作用，小的电位差也可以被充分放大，并向锁存电路113a传输。

锁存电路113包括使定时反相器112aa的输出信号反相后向定时反相器112ab的输出部传输的反相器113aa和使定时反相器112ab的输出信号反相后向定时反相器112aa的输出部传输的反相器113ab。锁存电路113a是所谓反相锁存器。因此，即使在该定时反相器112aa和112ab的输出信号的电位差未充分放大时，也可以利用反相器113aa和113ab进行放大并锁存。因此，在互补数据DT1和ZDT1的电位差小时，也可以应答传输控制信号LSW1a的激活而利用定时反相器112aa、112ab和反相器113aa及113ab将互补数据放大并锁存。这样，便可正确地并且在较早的时刻使锁存电路113的锁存数据成为确定状态。锁存电路113b具有和该锁存电路113a相同的结构。

传输门114包括应答传输控制信号LSW1b的激活而激活、使反相器113ab的输出信号反相并放大后进行传输的定时反相器114aa和应答传输控制信号LSW1b的激活而激活、将反相器113aa的输出信号放大并反相后进行传输的定时反相器114ab。

锁存电路115包括使节点NDD上的信号电位反相后向节点ZNDD传输的反相器115a和使节点ZNDD上的信号电位反相后向节点NDD传输的反相器115b。向该锁存电路115传输传输门114a和114b的互补数据。一边的传输门激活时，另一边的传输门处于非激活状态。因此，在该锁存电路115中，不会发生数据的冲突。另外，不言而喻，锁存电路115的锁存能力远远小于传输门114a和114b包含的定时反相器114aa、114ab的驱动力。

传输门116包括应答传输控制信号LSW3的激活而激活、将节点NDD上的信号电位放大并反相后向读出数据寄存器106b传输的定时反相器116a和应答传输控制信号LSW3的激活而激活、将节点ZNDD上的信号电位放大并反相后向读出数据寄存器106b传输的定时反相器116b。

通过使用定时反相器114a、114b和锁存电路115，在信号振幅小时，通过将互补数据供给锁存电路115，便可高速地利用由反相器115a和115b构成的锁存电路，确定节点NDD和ZNDD的电位。这样，便可在较早的时刻使节点NDD和ZNDD的电位成为电源电压和接地电压电平的确定状态。

使用图34所示的传输互补数据的结构，可以高速放大微小信号电位并使锁存数据成为确定状态，从而可以进行高速数据传输。另外，发生噪音时，对互补数据重叠相同的噪音，所以，互补数据的相对电位差不变化，从而可以正确地传输数据并进行锁存。

如上所述，按照本发明的实施例2，由于从前置放大器开始顺序传输互补数据，所以，可以高速传输小振幅信号并在较早的时刻使锁存数据成为确定状态，从而可以高速动作。另外，在发生噪音等时，对互补数据是相同的噪音，所以，可以正确地进行数据的传输和锁存。

作为前置放大器100i和100j，可以不是所谓动态锁存式前置放大器，而使用别的结构。另外，对于前置放大器100i和100j的输出节点可以共同设置锁存电路。这时，锁存电路成为“与非”门式锁存电路，数据DT1和ZDT1为高电平的预充电状态时，锁存数据的电位电平不变化。

(实施例3)

图35是表示本发明实施例3的SDRAM的主要部分的结构的图。在图35所示的结构中，对于与图33所示的结构对应的部分，标以相同的符号，并省略其说明。在图35中，概略地示出了输出电路106g的内部结构。该输出电路106g包括：应答传输控制信号SW4的激活而传输读出数据寄存器106ba的锁存数据的传输门(TG)6b；应答传输控制信号SW4的激活而传输读出数据寄存器106bb的锁存数据的传输门(TG)6bz；和锁存通过传输门6b和6bz供给的数据并应答输出激活信号OE的激活、根据锁存数据生成输出数据DQ的输出缓冲电路6f。读出数据寄存器106ba和106bb包括在图33所示的读出寄存器106b中。

输出缓冲电路6f包括分别锁存通过传输门6b和6bz供给的数据的锁存电路6d、6dz和应答输出激活信号OE的激活而按照锁存电路6d和6bz锁存的数据生成输出数据的输出缓冲器6e。

该输出缓冲器6e包括：接收锁存电路6d的锁存数据和输出激活信号OE的“与门”电路6m；接收锁存电路6dz的锁存数据和输出激活信号OE的“与门”电路6n；在“与门”电路6m的输出信号为高电平时将输出节点驱动为电源电压VCC电平并输出高电平的数据DQ的n沟道MOS晶体管6eg；和在“与门”电路6n的输出信号为高电平时导通、从而使输出节点放电并生成低电平的输出数据DQ的n沟道MOS晶体管eh。

在图35所示的实施例3的SDRAM中，进而还设置有：应答初始化指示信号INIT2而将传输门104a和传输门106a之间的信号线(内部数据总线)预充电到指定电位(电源电压电平)的初始化门150a；与传输门104az和106az间的信号线对应地设置的、应答初始化指示信号INIT2而激活并将该信号线预充电到指定电位(电源电压电平)的初始化门150b；应答初始化指示信号INIT3的激活而将传输门106a和读出数据寄存器106ba之间的信号线(内部读出数据总线)52a预充电到指定电位(电源电压VCC电平)的初始化门155a；和应答初始化指示信号INIT3的激活而将传输门106az和读出数据寄存器106bb之间的信号线52b预充电到指定电位(电源电压电平)的初始化门155b。

初始化门150a由栅极接收初始化指示信号INIT2的p沟道MOS晶体管150aa构成。初始化门150b包括栅极接收初始化指示信号INIT2的p沟道MOS晶体管150ba。初始化门155a包括栅极接收初始化指示信号INIT3的p沟道MOS晶体管155aa。初始化门155b包括栅极接收初始化指示信号INIT3的p沟道MOS晶体管155ba。传输互补数据时，在各数据传输后的指定期间，通过对数据信号传输线进行预充电，在互补数据传输时，可以高速扩大信号电位差，从而可以高速传输数据。

在图35中，对于传输互补数据的情况，设置了初始化门，但是，在不是互补数据而是只传输一种数据的结构中，也可以设置该初始化门。

图36是表示发生初始化指示信号INIT2的部分的结构的图。在图36中，初始化指示信号INIT2发生电路160包括应答传输控制信号SW3的后沿、而具有在指定时间下降为低电平的脉冲宽度的单触发脉冲发生电路160。该单触发脉冲发生电路160包括使传输控制信号SW3反相并延迟的奇数级的反相器(在图36中为3级)、接收该奇数级的反相器的输出和传输控制信号SW3的“或非”门以及使“或非”门的输出信号反相的反相器。下面，参照图37所示的时序图，说明图36所示的单触发脉冲发生电路160的动作。

在时钟周期0中，给定读指令，数据读出指示信号φread在指定期间成为高电平的激活状态。按照该读指令，从时钟周期0开始，传输控制信号SW3与时钟信号CLK的后沿同步地上升。该传输控制信号SW3使从主控制电路发生的传输控制信号。初始化指示信号INIT2与该传输控制信号SW3的后沿同步地在指定期间成为低电平的激活状态。这样，初始化门150a和150b包含的MOS晶体管150aa和150ba便导通，从而传输门104a和104az的输出节点预充电到电源电压电平。

该初始化指示信号INIT2恢复为高电平时，在时钟周期1中，本地传输控制信号LSW1b成为激活状态的高电平。以后，在各时钟周期中，在指定期间初始化指示信号INIT2与传输控制信号SW2的后沿同步地成为低电平的激活状态。该初始化指示信号INIT2恢复为非激活状态时后，本地传输控制信号LSW1b或LSW2b成为激活状态的高电平。因此，在传输门106a和106az的数据传输动作结束后，初始化门150a和150b激活，传输门104a和104az的输出节点预充电到电源电压电平后，传输门104a和104az导通。这样，在互补信号传输时，便可高速传输信号。

图38是概略地表示初始化指示信号INIT3发生部的结构的图。在图38中，初始化指示信号INIT3发生部170包括将前置放大器激活信号PAE延迟指定时间的延迟电路170a、接收传输控制信号SW4和延迟电路170a的输出信号的门电路170b、应答门电路170b的输出信号的后沿而发生具有指定时间的脉冲宽度的单触发脉冲的单触发脉冲发生电路170c、使单触发脉冲发生电路170c的输出信号反相的反相电路170d和接收反相器170d的输出信号和传输控制信号SW3的“与门”电路170e。

“与门”电路170e的传输控制信号SW3T取代传输控制信号SW3供给各存储体的本地传输控制信号发生部。即，该传输控制信号SW3T取代传输控制信号SW3而使用。门电路170b在延迟电路170a的输出信号处于低电平并且传输控制信号SW4为高电平时，输出高电平的信号。该门电路170b的输出信号SW4T取代传输控制信号SW4供给输出电路106g的传输门6b和6bz。该单触发脉冲发生电路170c的结构与图36所示的发生初始化指示信号INIT2时使用的单触发脉冲发生电路160的结构相同。下面，参照其时序图即图39，说明图38所示的初始化指示信号发生部170的动作。

在指示周期0中，给定读指令时，在各时钟周期中，就应答时钟信号CLK的前沿，在指定时间前置放大器激活信号PAE成为激活状态。该前置放大器激活信号PAE由延迟电路170a延迟指定时间。当给定读指令时，传输控制信号SW4与时钟信号CLK的前沿同步地上升，是与时钟信号CLK同步的信号。因此，门电路170b的输出信号便成为应答传输控制信号SW4的前沿而上升、并且当前置放大器激活信号PAE的延迟信号上升时成为低电平的脉冲信号。

门电路170b的输出信号SW4T下降时，单触发脉冲发生电路170c发生具有指定的时间宽度的脉冲信号。这样，反相器170d的初始化指示信号INIT3便在指定时间成为低电平的激活状态。因此，在传输门6b和6bz成为激活状态进行传输动作、然后成为非导通状态时，初始化指示信号INIT3成为激活状态，从而将读出数据寄存器106ba和106bb的输入节点预充电到指定电位(电源电压电平)。

在初始化指示信号INIT3为低电平的期间，传输控制信号SW3T处于低电平。当初始化门155a和155b的预充电动作结束时，初始化指示信号INIT3恢复为高电平。这样，传输控制信号SW3T便随传输控制信号SW3和高电平的初始化指示信号INIT3上升为高电平。在各时钟周期中，反复进行该动作。因此，在输出电路106g中，利用传输门6b和6bz读入数据，由锁存电路6d和6dz锁存，当传输门6b和6bz成为非导通状态时，便可进行读出数据寄存器106b的输入节点的初始化。在初始化结束后，传输控制信号SW3T成为激活状态，相应地传输控制信号SW3和LSW3成为激活状态，传输门106a和106az导通。因此，在初始化结束后，新的数据便通过传输门106a和106az向读出数据寄存器106ba和106bb传输。这样，利用初始化动作便可防止破坏传输数据。

如上所述，在数据传输时，通过将各信号线预充电到指定电位，便可正确地传输数据，特别是互补数据。特别是在输出电路中接收互补数据、生成输出数据时，从该预充电电位开始，只是一边的逻辑的信号变化，从而可以正确而高速地生成输出数据。

(变形例)

图40是表示本发明实施例3的变形例的结构的图。在图40中，示出了1个存储器阵列的数据传输部的结构。在图40中，设置了：应答初始化指示信号INIT1a的激活而将锁存电路103a的输入节点预充电到指定电位(电源电压电平)的初始化门180aa；应答初始化指示信号INIT1b的激活而激活、并将锁存电路103b的输入节点预充电到指定电位(电源电压电平)的初始化门180ba；应答初始化指示信号INIT1a的激活而将锁存电路103az的输入节点预充电到指定电位的初始化门180ab；和应答初始化指示信号INIT1b的激活而将锁存电路103bz的输入节点预充电到指定电位的初始化门180bb。

其他结构和图35所示的结构相同，对于对应的部分标以相同的符号，并省略其说明。这些初始化门180aa、180ab、180ba和180bb的结构与初始化门150a、150b、155a和155b的结构相同，例如，由p沟道MOS晶体管构成。

当传输门104a和104az的数据传输动作结束时，初始化电路180aa和180ab应答本地传输控制信号LSW1b的后沿，在指定期间成为激活状态。传输门104b和104bz的数据传输动作结束时，初始化门180ba和180bb应答本地传输控制信号LSW2b的后沿(非激活)，在指定期间成为激活状态。这样，便可通过传输门102a、102b、102az和102bz，将前置放大器的数据高速地向锁存电路103a、103b、103az和103bz传输，并将前置放大器100的数据锁存在该处。

图41是表示图40所示的发生初始化指示信号INIT1a和INIT1b的部分的结构的图。在图41中，初始化指示信号发生部182包括应答本地传输控制信号LSW1b的后沿而发生单触发脉冲的单触发脉冲发生电路182a、使单触发脉冲发生电路182a的输出信号反相的反相器182b、应答本地传输控制信号LSW2b的后沿而发生具有指定的时间宽度的单触发脉冲信号的单触发脉冲发生电路182c和使单触发脉冲发生电路182c的输出信号反相的反相器182d。

从反相器182b输出初始化指示信号INIT1a，从反相器182d输出初始化指示信号INIT1b。单触发脉冲发生电路182a和182c具有和图36所示的发生INIT2的单触发脉冲发生电路相同的结构。下面，参照图42所示的时序图说明初始化指示信号发生部的动作。

在时钟周期0中，给定读指令，数据读出动作指示信号φread在指定时间成为激活状态。当给定了该读指令时，在时钟周期1中，本地传输控制信号LSW1b和LSW2b交替地成为激活状态。单触发脉冲发生电路182a应答该本地传输控制信号LSW1b的后沿发生脉冲信号，初始化指示信号INIT1a随着反相器182b的输出信号在指定时间成为低电平的激活状态。相应地，初始化门180aa和180ab也成为激活状态，从而将锁存电路103a和103az的输入节点预充电到指定电位。另一方面，本地传输控制信号LSW2b为激活状态时，应答该本地传输控制信号LSW2b的后沿，利用单触发脉冲发生电路182c和反相器182d，初始化指示信号INIT1b在指定时间成为低电平的激活状态。这样，图40所示的初始化门180ba和180bb就成为激活状态，从而将锁存电路103b和103bz的输入节点预充电到指定电位。

即，从时钟周期1开始，本地传输控制信号LSW1b和LSW2b交替地成为激活状态时，初始化指示信号INIT1a和INIT1b便分别应答本地传输控制信号LSW1b和LSW2b的后沿，在指定时间成为低电平的激活状态。因此，在各传输门104a、104b、104az和104bz的数据传输结束后，锁存电路103a、103b、103az后103bz的输入节点便预充电到指定电位。

在CAS等待时间与4不同时，只对进行数据传输的路径进行初始化。在CAS等待时间与4不同的情况下，一方的本地传输控制信号在各时钟周期中成为激活状态。但是，由图42所示的时序图可知，初始化指示信号成为激活状态的时间是在本地传输控制信号LSW1b和LSW2b为非激活状态的期间，所以，即使在CAS等待时间与4不同时，初始化动作与数据锁存动作也不会发生任何冲突。

在图40所示的结构中，也是传输互补数据，但是，即使在只传输1种数据的情况下，也可以使用将各锁存器输入节点预充电到指定电位的结构。

在数据传输时，通过将各节点预充电到指定电位，可以使数据到信号电位的变化高速化，从而可以高速地确定锁存状态。

(实施例4)

图43是表示本发明实施例4的SDRAM的主要部分的结构的图。在图43中，示出了数据读出部的锁存电路的结构。该锁存电路可以是在读出部设置的任一锁存电路。因此，用信号φSWa、φSWb表示传输控制信号。在图43中，锁存电路190锁存通过应答传输控制信号φSWa而导通的传输门192传输的数据。锁存电路190的锁存数据通过应答传输控制信号φSWb而导通的传输门194进行传输。

锁存电路190包括接收传输控制信号φSWa和从反相器195供给的反相传输控制信号而激活的同步脉冲CMOS反相器192a和192b。同步脉冲CMOS反相器192a在激活时，使通过传输门192供给的数据反相，并供给传输门194。定时反相器192b在激活时，使该同步脉冲CMOS反相器192a的输出信号反相，并向定时反相器192a的输入部传输。这些同步脉冲CMOS反相器192a和192b在传输控制信号φSWa为高电平的激活状态时激活。传输控制信号φSWa成为非激活状态的低电平时，它们成为高输出阻抗状态。

因此，通过传输门192供给数据时，这些同步脉冲CMOS反相器192a和192b激活，并锁存传输来的数据。这样，锁存电路190便可可靠地锁存高速供给的数据。传输控制信号φSWa非激活时，同步脉冲CMOS反相器192a和192b成为非激活状态的高输出阻抗状态。在该状态下，由于传输门194还未导通，所以，不会有任何问题，数据在锁存电路190中锁存。通过该传输门194传输的数据的信号线的负载大时，通过用同步脉冲CMOS反相器构成传输门194，便可高速而可靠地传输数据。

(变形例1)

图44是表示本发明实施例4的变形例1的结构的图。在图44中，锁存电路190包括在传输控制信号φSWa为高电平的激活状态时设定为高输出阻抗状态的同步脉冲CMOS反相器190c和190d。同步脉冲CMOS反相器190c使通过传输门192传输的数据反相。同步脉冲CMOS反相器190d使该同步脉冲CMOS反相器190c的输出信号反相，并向同步脉冲CMOS反相器190c的输入部传输。

在图44所示的结构中，传输门192应答传输控制信号φSWa的激活而导通时，同步脉冲CMOS反相器190c和190d处于高输出阻抗状态。因此，该同步脉冲CMOS反相器190d的输入部的电位随前级电路(锁存电路或前置放大器)供给的数据而变化后，传输门192成为非导通状态时，该同步脉冲CMOS反相器190c和190d起锁存器的作用，可靠地保持供给的数据。因此，在数据传输结束后，在锁存电路190中，可以可靠地锁存数据。通过将该数据传输结束后继续锁存数据的结构应用到在输出缓冲电路内设置的锁存电路中，便可根据稳定地传输的存储器单元数据生成并输出外部读出数据。另外，锁存电路锁存的数据向下级传输时，利用反相器的驱动力，可以高速向下级电路传输锁存数据。

(变形例2)

图45是表示本发明实施例4的变形例2的结构的图。在图45所示的结构中，锁存电路190包括使通过传输门192传输的数据反相的CMOS反相器190e和在传输控制信号φSWa激活时激活、并使反相器190e的输出信号反相后向反相器190e的输入部传输的同步脉冲CMOS反相器190f。

在图45所示的结构中，同步脉冲CMOS反相器190f仅在通过传输门192传输数据时成为激活状态，通过传输门192的数据传输动作结束时，成为高输出阻抗状态。在数据传输结束时，由反相器190e保持锁存电路190的数据(传输门194为非导通状态)。因此，通过仅在数据通过传输门192传输时使锁存电路190进行锁存，便可锁存高速地通过传输门192传输的数据，从而可以在较早的时刻使该锁存电路190的锁存数据成为确定状态。即使同步脉冲CMOS反相器190f成为高输出阻抗状态，这时，传输门194仍然处于非导通状态，从而可以由反相器190e正确地保持该锁存数据。

在图43～图45所示的结构中，传输门194设置在锁存电路194的第二级。但是，在锁存电路190作为输出缓冲电路内的最后一级的读出数据寄存器使用时，当然就不设置锁存电路194。

另外，在图45所示的结构中，同步脉冲CMOS反相器190f可以使用在传输控制信号φSWa非激活时激活的结构。在该结构中，在数据传输时，由反相器190e将数据放大后进行传输，通过传输门192的数据传输结束后，该同步脉冲CMOS反相器190f激活并锁存数据。因此，在该结构中，通过传输门192传输的数据也可以由反相器190e高速放大并锁存，在较早的时刻锁存数据成为确定状态，并且在向下级传输之前可靠地锁存。

图46(A)和(B)是表示传输门192和194的变形例的结构的图。如图46(A)所示，传输门200(192或194)由应答传输控制信号φSW及其反相信号φZSW而导通的CMOS传输门构成。通过将该CMOS传输门作为传输门200使用，便可不会伴有信号传输损耗而传输数据。

在图46(B)所示的结构中，传输门200(192、194)具有在传输控制信号φSW及其反相信号φZSW激活时激活的同步脉冲CMOS反相器。如图46(B)所示，通过将同步脉冲CMOS反相器作为传输门使用，便可高速驱动该传输门200的输出负载，从而可以高速传输数据。

图43～图46(B)所示的结构，可以根据传输门和锁存电路的位置适当地组合使用。

在上述说明中，对外部控制信号和地址信号与时钟信号的前沿同步地读入、并且数据的输入输出也与时钟信号同步地进行的时钟同步型半导体存储装置进行了说明。但是，只要是内部数据读出与时钟信号同步地进行的存储器，本发明就可以应用。

如上所述，按照本发明，由于2系统使从前置放大器读出的数据交替地激活并顺序传输数据，所以，在各时钟周期中可以传输数据，从而可以高速进行数据传输。

另外，应用于时钟同步型半导体存储装置时，即使CAS等待时间为4时，在各时钟周期中也可以不会发生数据冲突地进行数据传输，从而可以高速地进行数据传输。另外，即使增加存储体数，也可以可靠地按照CAS等待时间而高速地输出数据。

Claims (15)

1.一种半导体存储装置，其特征在于，包括：

多个存储体，分别具有多个存储器单元，并且相互独立地向激活/非激活状态驱动；

多个前置放大器装置，与上述多个存储体对应地设置，分别放大激活时对应的存储体的选择存储器单元的数据；

多个读出寄存器装置，与上述多个前置放大器装置对应地设置，分别包括应答对应的前置放大器装置的激活而顺序锁存上述对应前置放大器装置的输出数据的多个相互并列地设置的锁存装置，保持对应的前置放大器装置的数据；

多个传输装置，与上述多个读出寄存器装置对应地设置，分别应答对应的前置放大器装置的激活而顺序选择并传输对应的读出寄存器装置锁存的数据；和

输出装置，应答存储体指定信号，利用上述多个传输装置的上述存储体指定信号选择与指定的存储体对应地设置的传输装置传输的数据，并输出。

2.按权利要求1所述的半导体存储装置，其特征在于：上述输出装置包括锁存装置和输出缓冲电路，锁存装置对于上述多个存储体共同设置，按照上述存储体指定信号，选择与指定的存储体对应地设置的传输装置的输出数据并读入进行锁存，输出缓冲电路锁存上述锁存装置的数据并输出。

3.按权利要求1或2所述的半导体存储装置，其特征在于：上述半导体存储装置与从外部反复供给的时钟信号同步地输出选择存储器单元数据，上述多个传输装置分别包括延迟装置，应答上述对应的前置放大器装置的激活，而将该对应的读出寄存器装置存储的数据延迟上述时钟信号的1时钟周期进行传输。

4.按权利要求2所述的半导体存储装置，其特征在于：上述装置与时钟信号同步地输出选择存储器单元数据，上述输出缓冲电路在锁存装置锁存数据后，在上述时钟信号的1时钟周期后读入锁存并输出从上述锁存装置供给的数据。

5.按权利要求1所述的半导体存储装置，其特征在于：上述多个读出寄存器装置分别包括相互并列地设置的第1和第2传输锁存器，与对应的前置放大器装置并列地设置，应答上述对应的前置放大器装置的激活而交替地读入并锁存供给的数据。

6.按权利要求5所述的半导体存储装置，其特征在于：上述多个传输装置分别包括与上述第1和第2传输锁存器对应地设置的第1和第2传输电路，以与上述第1和第2传输锁存器的数据读入动作相反的形式传输上述第1和第2传输锁存器的锁存数据。

7.按权利要求1所述的半导体存储装置，其特征在于：上述半导体存储装置与从外部反复供给的时钟信号同步地输出数据，进而还具有这样的装置：按照表示从供给数据读出指示信号开始到输出有效数据的上述时钟信号的周期数的CAS等待时间数据，将上述多个读出寄存器装置中激活的与前置放大器装置对应地设置的、读出寄存器装置包含的多个锁存装置中的1个设定为使给定的数据直接通过的导通状态，并且使其余的锁存装置的数据读入和锁存动作停止。

8.按权利要求7所述的半导体存储装置，其特征在于：进而还具有按照上述CAS等待时间数据决定上述多个传输装置和上述输出装置的激活时刻的装置。

9.按权利要求1所述的半导体存储装置，其特征在于：上述多个前置放大器装置分别包括激活时生成互补数据并向对应的读出寄存器装置传输的装置。

10.按权利要求1所述的半导体存储装置，其特征在于：上述多个读出寄存器装置的各锁存装置包括应答上述对应的前置放大器装置的激活而有选择地成为高输出阻抗状态的定时反相器。

11.按权利要求1或9所述的半导体存储装置，其特征在于：上述各传输装置包括传输互补数据的装置。

12.按权利要求1所述的半导体存储装置，其特征在于：进而还具有在上述各读出寄存器装置的输出节点设置的、应答对应的传输装置的数据传输结束而将上述输出节点初始化为指定电位的装置。

13.按权利要求2所述的半导体存储装置，其特征在于：还具有在上述锁存装置的上述输出缓冲电路的数据传输结束时，将上述锁存装置的输入节点初始化为指定电位的装置。

14.按权利要求1所述的半导体存储装置，其特征在于：还具有在上述多个存储体中设置的、用于按照激活时给定的地址信号选择对应的存储体的地址指定的存储器单元的多个译码器；对上述多个存储体共同设置的、应答存取指示信号而生成允许译码器信号的装置；和与上述多个译码器对应地设置的、应答上述允许译码器信号和存储体指定信号而使对应的译码器激活的多个译码器激活装置。

15.按权利要求14所述的半导体存储装置，其特征在于：上述多个存储体分别包括多个内部数据总线，上述多个前置放大器装置分别包括与对应的存储体的多个内部数据总线对应地设置的、并且由上述译码器供给的总线特定信号激活的多个前置放大器。

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