[go: up one dir, main page]

CN115206870A - 一种浅沟槽隔离区域和dram及其制造方法 - Google Patents

一种浅沟槽隔离区域和dram及其制造方法 Download PDF

Info

Publication number
CN115206870A
CN115206870A CN202110410560.4A CN202110410560A CN115206870A CN 115206870 A CN115206870 A CN 115206870A CN 202110410560 A CN202110410560 A CN 202110410560A CN 115206870 A CN115206870 A CN 115206870A
Authority
CN
China
Prior art keywords
mask layer
layer pattern
etching
flow rate
gas flow
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110410560.4A
Other languages
English (en)
Inventor
秋成云
周娜
李俊杰
李琳
王佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, Zhenxin Beijing Semiconductor Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN202110410560.4A priority Critical patent/CN115206870A/zh
Publication of CN115206870A publication Critical patent/CN115206870A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H10W10/0145—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10P76/2043—
    • H10P76/4085—
    • H10W10/17—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明涉及一种浅沟槽隔离区域和DRAM及其制造方法，属于半导体技术领域，解决了现有工艺利用各个不同的刻蚀设备导致工艺复杂等问题。该方法包括：提供半导体衬底；在半导体衬底上方顺序形成下部掩模层、多晶硅掩模层、上部掩模层、旋涂硬掩模层和光刻掩模层图案；将光刻掩模层图案经由旋涂硬掩模层转移至上部掩模层和多晶硅掩模层以形成对准的上部掩模层图案和多晶硅掩模层图案；以对准的上部掩模层图案和多晶硅掩模层图案为掩模，在同一腔室中顺序对下部掩模层和半导体衬底进行刻蚀，以形成浅沟槽隔离区域的沟槽；以及在沟槽中形成介质层以形成浅沟槽隔离区域。实现了在同一腔室中对下部掩模层和半导体衬底进行原位刻蚀，降低了工艺复杂性。

Description

一种浅沟槽隔离区域和DRAM及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种浅沟槽隔离区域和DRAM及其制造方法。
背景技术
在DRAM制造工艺中，在有源区域之间进行电气绝缘的STI(Shallow TrenchIsolation，浅沟槽隔离)区域是以光刻工艺加工形成的硬掩模和使用加工的硬掩模进行以下三个独立的刻蚀步骤：1、氧化物(Oxide)刻蚀/多晶硅(Poly)刻蚀；2、氧化物刻蚀；和3、STI沟槽刻蚀。
STI区域的形成工艺是利用各个不同的刻蚀设备进行以上3个刻蚀步骤，例如硅刻蚀设备、介质刻蚀设备。因此，工艺步骤的增加，具有工艺复杂性，通过各阶段别的堆叠，包含管理CD目标值，产生工艺复杂性，原因追溯难易度等问题。
发明内容
鉴于上述的分析，本发明实施例旨在提供一种浅沟槽隔离区域和DRAM及其制造方法，用以解决现有STI区域的形成工艺利用各个不同的刻蚀设备导致工艺复杂等问题。
一方面，本发明实施例提供了一种浅沟槽隔离区域的制造方法，包括：提供半导体衬底；在所述半导体衬底上方顺序形成下部掩模层、多晶硅掩模层、上部掩模层、旋涂硬掩模层和光刻掩模层图案；将所述光刻掩模层图案经由所述旋涂硬掩模层转移至所述上部掩模层和所述多晶硅掩模层以形成对准的上部掩模层图案和多晶硅掩模层图案；以对准的上部掩模层图案和多晶硅掩模层图案为掩模，在同一腔室中顺序对所述下部掩模层和所述半导体衬底进行刻蚀，以形成所述浅沟槽隔离区域的沟槽；以及在所述沟槽中形成介质层以形成所述浅沟槽隔离区域。
上述技术方案的有益效果如下：根据本发明实施例提供的浅沟槽隔离区域，在同一腔室(同一刻蚀设备)中顺序对下部掩模层和半导体衬底进行原位刻蚀，以形成浅沟槽隔离区域的沟槽，省略了加工部件的转移步骤，降低了工艺复杂性和制造成本，并且提高了生产效率等。
基于上述方法的进一步改进，在形成旋涂硬掩模层之后还包括：在所述旋涂硬掩模层上方顺序形成抗反射层和光刻掩模层；以及对所述光刻掩模层进行光刻以形成光刻掩模层图案。
基于上述方法的进一步改进，将所述光刻掩模层图案经由所述旋涂硬掩模层转移至所述上部掩模层和所述多晶硅掩模层以形成对准的上部掩模层图案和多晶硅掩模层图案进一步包括：以所述光刻掩模层图案为掩模，对所述旋涂硬掩模层进行刻蚀以形成旋涂硬掩模层图案；去除位于所述旋涂硬掩模层图案上方的光刻掩模层图案；以所述旋涂硬掩模层图案为掩模，对所述上部掩模层进行刻蚀以形成所述上部掩模层图案；以对准的所述旋涂硬掩模层图案和所述上部掩模层图案为掩模对所述多晶硅掩模层进行刻蚀，以形成所述多晶硅掩模层图案；以及去除所述旋涂硬掩模层图案。
基于上述方法的进一步改进，在对所述旋涂硬掩模层进行刻蚀之前还包括：以所述光刻掩模层图案为掩模，对所述抗反射层进行刻蚀以形成抗反射层图案；以及在去除所述光刻掩模层图案之后，去除所述抗反射层图案。
基于上述方法的进一步改进，对所述下部掩模层进行刻蚀进一步包括：以对准的上部掩模层图案和多晶硅掩模层图案为掩模，对所述下部掩模层进行刻蚀，以形成下部掩模层图案；对所述下部掩模层和所述半导体衬底之间的界面处的自然氧化物进行刻蚀；以及去除所述对准的上部掩模层图案和多晶硅掩模层图案。
基于上述方法的进一步改进，对所述半导体衬底进行刻蚀，以形成所述浅沟槽隔离区域的沟槽进一步包括：以所述下部掩模层图案为掩模对所述半导体衬底的上部进行第一刻蚀步骤以形成所述上部沟槽并对所述上部沟槽的顶部进行圆角化处理；以所述下部掩模层图案为掩模在所述上部沟槽的底部处对所述半导体衬底进行第二刻蚀步骤，以形成具有倾斜侧壁的下部沟槽，其中，所述下部沟槽位于所述上部沟槽下方；以及以所述下部掩模层图案为掩模在下部沟槽的底部处对所述半导体衬底进行第三刻蚀步骤并对所述下部沟槽的底部进行圆角化处理。
基于上述方法的进一步改进，在第二刻蚀步骤中，通过改变刻蚀气体中的Cl2的气体流量调节所述倾斜侧壁的倾斜角度。
基于上述方法的进一步改进，在第二刻蚀步骤中，使用Cl2、HBr和He的混合气体，其中，HBr的气体流量为160至320sccm和He的气体流量为400至600sccm，当Cl2的气体流量为280至400sccm时，形成具有第一倾斜角度的倾斜侧壁；以及当Cl2的气体流量为250至450sccm时，形成具有第二倾斜角度的倾斜侧壁，其中，所述第一倾斜角度小于所述第二倾斜角度。
基于上述方法的进一步改进，在所述第一刻蚀步骤中，大气压力为5至20mT，电源功率为300至600W，偏置功率为300至500W，刻蚀时间为5至15秒，Cl2的气体流量为300至500sccm，HBr的气体流量为150至300sccm和He的气体流量为400至500sccm，以及在所述第三刻蚀步骤中，大气压力为3至10mT，电源功率为100至300W，偏置功率为15至30W，刻蚀时间为3至10秒，CHF3的气体流量为200至300sccm，Ar的气体流量为200至300sccm和O2的气体流量为20至30sccm。
基于上述方法的进一步改进，在对所述上部沟槽的顶部进行圆角化处理和对所述下部沟槽的底部进行圆角化处理的过程中，使用O2对所述沟槽的顶部或底部处硅进行局部氧化以分别形成圆角化顶部和圆角化底部。
基于上述方法的进一步改进，使用O2对所述沟槽的顶部或底部处的硅进行局部氧化的过程中，选择性地添加N2或Ar，其中，在对所述沟槽的顶部处的硅进行局部氧化时，大气压力为5至20mT，电源功率为1000至2000W，刻蚀时间为5至15秒，和O2的气体流量为160至320sccm；以及在对所述沟槽的底部处的硅进行局部氧化时，大气压力为3至10mT，电源功率为1200至1400W，刻蚀时间为4至10秒，Ar的气体流量为200至300sccm和O2的气体流量为20至30sccm。
另一方面，本发明实施例提供了一种DRAM的制造方法，包括：使用上述实施例所述的浅沟槽隔离区域的制造方法形成所述浅沟槽隔离区域。
与现有技术相比，本发明至少可实现如下有益效果之一：
1、在同一腔室(同一刻蚀设备)中顺序对下部掩模层和半导体衬底进行原位刻蚀，以形成浅沟槽隔离区域的沟槽，省略了加工部件的转移步骤，降低了工艺复杂性和制造成本，并且提高了生产效率等。
2、本申请最小化并整合单位工艺中使用的设备，最大程度地实现设备运营的兼容性。通过加工工艺的简单化，可以使工艺参数的管理及目标值管理单纯化，确保工艺的再现性。最终实现可管理、单纯的过程，确保设备要求的工艺特性，确保器件的裕度，可以制造更稳定的器件。
3、对上部沟槽的顶部进行圆角化处理，能够有效地抑制应力以有效地抑制边缘漏电。通过改变刻蚀气体中的Cl2的气体流量调节沟槽倾斜侧壁的倾斜角度以有效减小漏电流。对下部沟槽的底部进行圆角化处理，能够提高器件的性能。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为根据本发明实施例的浅沟槽隔离区域的制造方法的中间阶段的截面图。
图2为根据本发明实施例的浅沟槽隔离区域的制造方法的中间阶段的截面图。
图3为根据本发明实施例的浅沟槽隔离区域的制造方法的中间阶段的截面图。
图4为根据本发明实施例的浅沟槽隔离区域的制造方法的中间阶段的截面图。
图5为根据本发明实施例的半导体衬底刻蚀及圆角化处理后的沟槽截面图。
图6为根据本发明实施例的浅沟槽隔离区域的制造方法中的原位刻蚀的配方示图。
附图标记：
100-半导体衬底；102-下部掩模层；104-多晶硅掩模层；106-上部掩模层；108-旋涂硬掩模层；110-抗反射层；112-光刻掩模层图案；114-多晶硅掩模层图案；116-上部掩模层图案；118-沟槽；120-下部掩模层图案；122-沟槽
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
本发明的一个具体实施例，公开了一种浅沟槽隔离区域的制造方法。下文中，参考图1至图4，对浅沟槽隔离区域的制造方法的各个步骤进行详细描述。
参考图1，首先提供半导体衬底100。在本实施例中，半导体衬底100的材料为硅(Si)。
参考图1和图2，在半导体衬底100上方顺序形成下部掩模层102、多晶硅掩模层104、上部掩模层106、旋涂硬掩模层108和光刻掩模层图案112。具体地，在半导体衬底100上方顺序形成下部掩模层102、多晶硅掩模层104、上部掩模层106、旋涂硬掩模(SOH，Spin-OnHard mask)层108、抗反射层110和光刻掩模层。可选的，上部掩模层106上方还可以包括旋涂硬掩模层108，在旋涂硬掩模层108上形成光刻掩模层图案112。在实施例中，对光刻掩模层进行光刻以形成光刻掩模层图案112。在实施例中，下部掩模层102的材料可以为垫氧化物(PAD Oxide)，例如，氧化硅(SiO2)。上部掩模层106的材料可以为原子层沉积(ALD，Atomic Layer Deposition)的氧化物。抗反射层110的材料包括SiON。旋涂硬掩模包括旋涂碳、旋涂氧化硅、旋涂硅等。
参考图2和图3，将光刻掩模层图案经由旋涂硬掩模层108转移至上部掩模层106和多晶硅掩模层104以形成对准的上部掩模层图案116和多晶硅掩模层图案114。具体地，将光刻掩模层图案112经由旋涂硬掩模层108转移至上部掩模层106和多晶硅掩模层104以形成对准的上部掩模层图案116和多晶硅掩模层图案114进一步包括：以光刻掩模层图案112为掩模，对抗反射层110和旋涂硬掩模层108进行刻蚀以形成对准的抗反射层图案和旋涂硬掩模层图案；去除位于旋涂硬掩模层图案上方的光刻掩模层图案112和抗反射层图案；以旋涂硬掩模层图案为掩模，对上部掩模层106进行刻蚀以形成与旋涂硬掩模层图案对准的上部掩模层图案116；以对准的旋涂硬掩模层图案和上部掩模层图案116为掩模对多晶硅掩模层104进行刻蚀，以形成多晶硅掩模层图案114以及介于相邻的多晶硅掩模层图案114之间的沟槽118；以及去除旋涂硬掩模层图案，使得剩余的上部掩模层图案116和多晶硅掩模层图案114作为后续步骤的刻蚀掩模。
参考图4，以对准的上部掩模层图案116和多晶硅掩模层图案114为掩模，在同一腔室中顺序对下部掩模层102和半导体衬底100进行刻蚀，以形成浅沟槽隔离区域的沟槽122。具体地，对下部掩模层102进行刻蚀进一步包括：以对准的上部掩模层图案116和多晶硅掩模层图案114为掩模，对下部掩模层102进行刻蚀，以形成下部掩模层图案120。例如，大气压力为10至50mT，电源功率为700至1100W，偏置功率为500至900W，刻蚀时间为10至50秒，C4H6的气体流量为5至20sccm，O2的气体流量为10至20sccm，Ar的气体流量为400至600sccm和He的气体流量为10至30T。对下部掩模层102和半导体衬底100之间的界面处的自然氧化物进行刻蚀。例如，大气压力为5至20mT，电源功率为100至300W，偏置功率为50至250W，刻蚀时间为5至15秒，CHF3的气体流量为60至180sccm，Ar的气体流量为120至360sccm去除对准的上部掩模层图案116和多晶硅掩模层图案114。对半导体衬底100进行刻蚀，以形成浅沟槽隔离区域的沟槽进一步包括以下所述的第一至第三刻蚀步骤。下文中，参考图5，对第一至第三刻蚀步骤进行详细描述。
参考图5，以下部掩模层图案120为掩模对半导体衬底100的上部进行第一刻蚀步骤以形成上部沟槽并对上部沟槽的顶部进行圆角化处理。具体地，在第一刻蚀步骤中，大气压力为5至20mT，电源功率为300至600W，偏置功率为300至500W，刻蚀时间为5至15秒，Cl2的气体流量为300至500sccm，HBr的气体流量为150至300sccm和He的气体流量为400至500sccm。然后，在对上部沟槽的顶部进行圆角化处理的过程中，使用O2对沟槽的顶部处的硅进行局部氧化以形成圆角化顶部。使用O2对沟槽的顶部处的硅进行局部氧化的过程中，选择性地添加N2或Ar。例如，在对沟槽的顶部处的硅进行局部氧化时，大气压力为5至20mT，电源功率为1000至2000W，刻蚀时间为5至15秒，和O2的气体流量为160至320sccm。
与现有技术相比，对上部沟槽的顶部进行圆角化处理，能够有效地抑制应力以有效地抑制边缘漏电。
参考图5，以下部掩模层图案120为掩模在上部沟槽的底部处对半导体衬底100进行第二刻蚀步骤，以形成具有倾斜侧壁的下部沟槽，其中，下部沟槽位于上部沟槽下方。具体地，在第二刻蚀步骤中，通过改变刻蚀气体中的Cl2的气体流量调节倾斜侧壁的倾斜角度。在第二刻蚀步骤中，使用Cl2、HBr和He的混合气体，其中，HBr的气体流量为160至320sccm和He的气体流量为400至600sccm。在实施例中，当Cl2的气体流量为280至400sccm时，形成具有第一倾斜角度的倾斜侧壁。当Cl2的气体流量为250至450sccm时，形成具有第二倾斜角度的倾斜侧壁，其中，第一倾斜角度小于第二倾斜角度。例如，在形成具有第一倾斜角度的倾斜侧壁时，大气压力为4至10mT，电源功率为800至1200W，偏置功率为300至500W(100Hz/50％)，Cl2的气体流量为280至400sccm，He的气体流量为400至600sccm，HBr的气体流量为160至320sccm，温度为40℃以及刻蚀时间为10至50秒。在形成具有第二倾斜角度的倾斜侧壁时，大气压力为4至10mT，电源功率为800至1200W，偏置功率为300至500W(100Hz/30％)，Cl2的气体流量为250至450sccm，He的气体流量为400至600sccm，HBr的气体流量为160至320sccm，温度为40℃以及刻蚀时间为10至50秒。
与现有技术相比，通过改变刻蚀气体中的Cl2的气体流量调节沟槽倾斜侧壁的倾斜角度以有效减小漏电流。
参考图5，以下部掩模层图案120为掩模在下部沟槽的底部处对半导体衬底100进行第三刻蚀步骤并对下部沟槽的底部进行圆角化处理。在第三刻蚀步骤中，大气压力为3至10mT，电源功率为100至300W，偏置功率为15至30W，刻蚀时间为3至10秒，CHF3的气体流量为200至300sccm，Ar的气体流量为200至300sccm和O2的气体流量为20至30sccm。然后，在对下部沟槽的底部进行圆角化处理的过程中，使用O2对沟槽的底部处的硅进行局部氧化以形成圆角化底部。使用O2对沟槽的底部处的硅进行局部氧化的过程中，选择性地添加N2或Ar。例如，在对沟槽的底部处的硅进行局部氧化时，大气压力为3至10mT，电源功率为1200至1400W，刻蚀时间为4至10秒，Ar的气体流量为200至300sccm和O2的气体流量为20至30sccm。
与现有技术相比，对下部沟槽的底部进行圆角化处理，能够提高器件的性能。
在沟槽中形成介质层以形成浅沟槽隔离区域。具体地，在沟槽中形成介电材料层并对介电材料层进行平坦化处理以形成浅沟槽隔离区域。
与现有技术相比，本实施例提供的浅沟槽隔离区域的制造方法，在同一腔室(同一刻蚀设备)中顺序对下部掩模层和半导体衬底进行原位刻蚀，以形成浅沟槽隔离区域的沟槽，省略了加工部件的转移步骤，降低了工艺复杂性和制造成本，并且提高了生产效率等。
下文中，以具体实例的方式，对浅沟槽隔离区域的制造方法进行详细描述。
在进行光刻工艺和第一刻蚀步骤后，使用将第二刻蚀步骤(氧化物刻蚀)和第三刻蚀步骤(沟槽刻蚀)合二为一的配方(Recipe)，能够有效满足目标。
图6示出的配方通过一个工艺设备实现，每个配方包含的工艺参数可根据目标的目标关键尺寸(CD)进行变动。
各个工艺参数包含电源功率、偏置功率、压力、气体种类、气体流量和时间。参考图6，ME为主刻蚀，BT(Break through)一般是指膜表面的自然氧化层的穿通刻蚀，ME1和OX1是对STI槽结构顶角进行圆角化，BT2和OX2是对STI槽结构底部角进行圆角化。
另外，这种配方中，可以包括通过清除产生的聚合物来确保工程再现性的O2Flash Step。聚合物包括碳氟类聚合物，例如，CF2。
为了将STI工艺简单化，不是根据各自的材料使用加工设备，而是使用一个加工设备，统一进行多种材料刻蚀工艺。利用一个加工设备，准备符合各材料的刻蚀配方，并按照顺序使用配方的工艺方案。
使用现有工艺方案对比本申请的原位工艺刻蚀工艺方案，可以简化工艺步骤，缩小整个工艺过程。提出原位工艺方案，可以最小化并整合单位工艺中使用的设备，最大程度地实现设备运营的兼容性。通过加工工艺的简单化，可以使工艺参数的管理及目标值管理单纯化，确保工艺的再现性。最终实现可管理、单纯的过程，确保设备要求的工艺特性，确保器件的裕度，可以制造更稳定的器件。
本发明的另一个具体实施例，公开了一种DRAM的制造方法，包括：以上浅沟槽隔离区域的制造方法形成浅沟槽隔离区域。
与现有技术相比，本发明至少可实现如下有益效果之一：
1、在同一腔室(同一刻蚀设备)中顺序对下部掩模层和半导体衬底进行原位刻蚀，以形成浅沟槽隔离区域的沟槽，省略了加工部件的转移步骤，降低了工艺复杂性和制造成本，并且提高了生产效率等。
2、本申请最小化并整合单位工艺中使用的设备，最大程度地实现设备运营的兼容性。通过加工工艺的简单化，可以使工艺参数的管理及目标值管理单纯化，确保工艺的再现性。最终实现可管理、单纯的过程，确保设备要求的工艺特性，确保器件的裕度，可以制造更稳定的器件。
3、对上部沟槽的顶部进行圆角化处理，能够有效地抑制应力以有效地抑制边缘漏电。通过改变刻蚀气体中的Cl2的气体流量调节沟槽倾斜侧壁的倾斜角度以有效减小漏电流。对下部沟槽的底部进行圆角化处理，能够提高器件的性能。
本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (12)

1.一种浅沟槽隔离区域的制造方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上方顺序形成下部掩模层、多晶硅掩模层、上部掩模层、旋涂硬掩模层和光刻掩模层图案；
将所述光刻掩模层图案经由所述旋涂硬掩模层转移至所述上部掩模层和所述多晶硅掩模层以形成对准的上部掩模层图案和多晶硅掩模层图案；
以对准的上部掩模层图案和多晶硅掩模层图案为掩模，在同一腔室中顺序对所述下部掩模层和所述半导体衬底进行刻蚀，以形成所述浅沟槽隔离区域的沟槽；以及
在所述沟槽中形成介质层以形成所述浅沟槽隔离区域。
2.根据权利要求1所述的浅沟槽隔离区域的制造方法，其特征在于，在形成旋涂硬掩模层之后还包括：
在所述旋涂硬掩模层上方顺序形成抗反射层和光刻掩模层；以及
对所述光刻掩模层进行光刻以形成光刻掩模层图案。
3.根据权利要求1或2所述的浅沟槽隔离区域的制造方法，其特征在于，将所述光刻掩模层图案经由所述旋涂硬掩模层转移至所述上部掩模层和所述多晶硅掩模层以形成对准的上部掩模层图案和多晶硅掩模层图案进一步包括：
以所述光刻掩模层图案为掩模，对所述旋涂硬掩模层进行刻蚀以形成旋涂硬掩模层图案；
去除位于所述旋涂硬掩模层图案上方的光刻掩模层图案；
以所述旋涂硬掩模层图案为掩模，对所述上部掩模层进行刻蚀以形成所述上部掩模层图案；
以对准的所述旋涂硬掩模层图案和所述上部掩模层图案为掩模对所述多晶硅掩模层进行刻蚀，以形成所述多晶硅掩模层图案；以及
去除所述旋涂硬掩模层图案。
4.根据权利要求3所述的浅沟槽隔离区域的制造方法，其特征在于，在对所述旋涂硬掩模层进行刻蚀之前还包括：
以所述光刻掩模层图案为掩模，对所述抗反射层进行刻蚀以形成抗反射层图案；以及
在去除所述光刻掩模层图案之后，去除所述抗反射层图案。
5.根据权利要求1所述的浅沟槽隔离区域的制造方法，其特征在于，对所述下部掩模层进行刻蚀进一步包括：
以对准的上部掩模层图案和多晶硅掩模层图案为掩模，对所述下部掩模层进行刻蚀，以形成下部掩模层图案；
对所述下部掩模层和所述半导体衬底之间的界面处的自然氧化物进行刻蚀；以及
去除所述对准的上部掩模层图案和多晶硅掩模层图案。
6.根据权利要求5所述的浅沟槽隔离区域的制造方法，其特征在于，对所述半导体衬底进行刻蚀，以形成所述浅沟槽隔离区域的沟槽进一步包括：
以所述下部掩模层图案为掩模对所述半导体衬底的上部进行第一刻蚀步骤以形成所述上部沟槽并对所述上部沟槽的顶部进行圆角化处理；
以所述下部掩模层图案为掩模在所述上部沟槽的底部处对所述半导体衬底进行第二刻蚀步骤，以形成具有倾斜侧壁的下部沟槽，其中，所述下部沟槽位于所述上部沟槽下方；以及
以所述下部掩模层图案为掩模在下部沟槽的底部处对所述半导体衬底进行第三刻蚀步骤并对所述下部沟槽的底部进行圆角化处理。
7.根据权利要求6所述的浅沟槽隔离区域的制造方法，其特征在于，在第二刻蚀步骤中，通过改变刻蚀气体中的Cl2的气体流量调节所述倾斜侧壁的倾斜角度。
8.根据权利要求7所述的浅沟槽隔离区域的制造方法，其特征在于，在第二刻蚀步骤中，使用Cl2、HBr和He的混合气体，其中，HBr的气体流量为160至320sccm和He的气体流量为400至600sccm，
当Cl2的气体流量为280至400sccm时，形成具有第一倾斜角度的倾斜侧壁；以及
当Cl2的气体流量为250至450sccm时，形成具有第二倾斜角度的倾斜侧壁，其中，所述第一倾斜角度小于所述第二倾斜角度。
9.根据权利要求6所述的浅沟槽隔离区域的制造方法，其特征在于，
在所述第一刻蚀步骤中，大气压力为5至20mT，电源功率为300至600W，偏置功率为300至500W，刻蚀时间为5至15秒，Cl2的气体流量为300至500sccm，HBr的气体流量为150至300sccm和He的气体流量为400至500sccm，以及
在所述第三刻蚀步骤中，大气压力为3至10mT，电源功率为100至300W，偏置功率为15至30W，刻蚀时间为3至10秒，CHF3的气体流量为200至300sccm，Ar的气体流量为200至300sccm和O2的气体流量为20至30sccm。
10.根据权利要求6所述的浅沟槽隔离区域的制造方法，其特征在于，在对所述上部沟槽的顶部进行圆角化处理和对所述下部沟槽的底部进行圆角化处理的过程中，使用O2对所述沟槽的顶部或底部处的硅进行局部氧化以分别形成圆角化顶部和圆角化底部。
11.根据权利要求10所述的浅沟槽隔离区域的制造方法，其特征在于，使用O2对所述沟槽的顶部或底部处的硅进行局部氧化的过程中，选择性地添加N2或Ar，其中，
在对所述沟槽的顶部处的硅进行局部氧化时，大气压力为5至20mT，电源功率为1000至2000W，刻蚀时间为5至15秒，和O2的气体流量为160至320sccm；以及
在对所述沟槽的底部处的硅进行局部氧化时，大气压力为3至10mT，电源功率为1200至1400W，刻蚀时间为4至10秒，Ar的气体流量为200至300sccm和O2的气体流量为20至30sccm。
12.一种DRAM的制造方法，其特征在于，包括：
使用上述权利要求1至11中的任一项所述的浅沟槽隔离区域的制造方法形成所述浅沟槽隔离区域。
CN202110410560.4A 2021-04-13 2021-04-13 一种浅沟槽隔离区域和dram及其制造方法 Pending CN115206870A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110410560.4A CN115206870A (zh) 2021-04-13 2021-04-13 一种浅沟槽隔离区域和dram及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110410560.4A CN115206870A (zh) 2021-04-13 2021-04-13 一种浅沟槽隔离区域和dram及其制造方法

Publications (1)

Publication Number Publication Date
CN115206870A true CN115206870A (zh) 2022-10-18

Family

ID=83573835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110410560.4A Pending CN115206870A (zh) 2021-04-13 2021-04-13 一种浅沟槽隔离区域和dram及其制造方法

Country Status (1)

Country Link
CN (1) CN115206870A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030199149A1 (en) * 2002-04-18 2003-10-23 Samsung Electronics Co., Ltd. Shallow trench isolation method and method for manufacturing non-volatile memory device using the same
US20060063348A1 (en) * 2004-09-23 2006-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming improved rounded corners in STI features
CN101459116A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
US20090215272A1 (en) * 2008-02-08 2009-08-27 Lam Research Corporation Double mask self-aligned double patterning technology (sadpt) process
CN104425339A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 用于鳍式场效应晶体管的浅沟槽隔离结构的形成方法
US20170256395A1 (en) * 2016-03-04 2017-09-07 Tokyo Electron Limited Trim method for patterning during various stages of an integration scheme

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030199149A1 (en) * 2002-04-18 2003-10-23 Samsung Electronics Co., Ltd. Shallow trench isolation method and method for manufacturing non-volatile memory device using the same
US20060063348A1 (en) * 2004-09-23 2006-03-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming improved rounded corners in STI features
CN101459116A (zh) * 2007-12-13 2009-06-17 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
US20090215272A1 (en) * 2008-02-08 2009-08-27 Lam Research Corporation Double mask self-aligned double patterning technology (sadpt) process
CN104425339A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 用于鳍式场效应晶体管的浅沟槽隔离结构的形成方法
US20170256395A1 (en) * 2016-03-04 2017-09-07 Tokyo Electron Limited Trim method for patterning during various stages of an integration scheme

Similar Documents

Publication Publication Date Title
US20070111467A1 (en) Method for forming trench using hard mask with high selectivity and isolation method for semiconductor device using the same
CN101383320B (zh) 在半导体装置中形成隔离结构的方法
CN110211919B (zh) 浅沟槽隔离结构的形成方法及半导体器件的形成方法
CN106229288A (zh) 有源区制备方法
CN100550339C (zh) 具有沟道隔离的半导体器件的制造方法
JP5137415B2 (ja) 半導体素子のリセスチャネル形成方法
TW200828407A (en) Method for fabricating a semiconductor device
CN109659222B (zh) 半导体装置的形成方法
TWI305665B (en) Method for fabricating semiconductor device having trench type device isolation layer
CN104183533A (zh) 一种制作半导体器件的方法
CN120341174A (zh) 一种半导体结构的制作方法
TW200824002A (en) Method for fabricating semiconductor device
CN115206870A (zh) 一种浅沟槽隔离区域和dram及其制造方法
US20090197388A1 (en) Method of manufacturing semiconductor device
US7498226B2 (en) Method for fabricating semiconductor device with step gated asymmetric recess
KR20030056602A (ko) 반도체 소자의 소자 분리막 형성 방법
CN101188188A (zh) 图案化的方法
CN104882471A (zh) 一种深沟槽隔离结构及其制备方法
KR100801739B1 (ko) 반도체 소자의 트렌치 소자분리막 형성방법
KR100333649B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20040001480A (ko) 랜딩 플러그 형성 방법
KR100512007B1 (ko) 셀로우 트렌치 소자분리 방법
KR20050002440A (ko) 반도체소자의 제조방법
KR20060074693A (ko) 반도체 소자의 트렌치 형성 방법
KR20050118489A (ko) 반도체 소자의 소자분리 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination