CN115132832A - 薄膜晶体管、阵列基板、显示面板及显示装置 - Google Patents

Abstract

本公开涉及显示技术领域，公开了一种薄膜晶体管、阵列基板、显示面板及显示装置；薄膜晶体管位于衬底基板的一侧，包括沟道部、第一电极和第二电极；沟道部设于衬底基板的一侧；第一电极包括第一面，第一面与沟道部接触，第一面包括第一边沿线；第二电极与第一电极分离设置，第二电极包括第二面，第二面与沟道部接触，第二面包括第二边沿线，第二边沿线位于第二面的靠近第一电极的一侧，第二边沿线在衬底基板上的正投影位于沟道部在衬底基板上的正投影内；第一边沿线位于第一面的靠近第二电极的一侧，施加于第二电极的电压高于施加于第一电极的电压，第二边沿线的长度大于第一边沿线的长度。该薄膜晶体管不容易损坏，显示装置能够显示正常。

Description

薄膜晶体管、阵列基板、显示面板及显示装置

技术领域

本公开涉及显示技术领域，具体而言，涉及一种薄膜晶体管，包括该薄膜晶体管的阵列基板，包括该阵列基板的显示面板以及包括该阵列基板的显示装置。

背景技术

随着显示技术的发展，液晶显示(Liquid Crystal Display，LCD)装置和有机发光二极管(Organic Light-Emitting Diode，OLED)显示装置已成为显示装置中的主流。

但是，目前的显示装置容易产生横纹等信赖性不良。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的容易产生横纹等信赖性不良的不足，提供一种薄膜晶体管，包括该薄膜晶体管的阵列基板，包括该阵列基板的显示面板以及包括该阵列基板的显示装置。

根据本公开的一个方面，提供了一种薄膜晶体管，位于衬底基板的一侧，所述薄膜晶体管包括：

沟道部，设于所述衬底基板的一侧；

第一电极，包括第一面，所述第一面与所述沟道部接触，所述第一面包括第一边沿线；

第二电极，与所述第一电极分离设置，所述第二电极包括第二面，所述第二面与所述沟道部接触，所述第二面包括第二边沿线，所述第二边沿线在所述衬底基板上的正投影位于所述沟道部在所述衬底基板上的正投影内；

其中，所述第一边沿线位于所述第一面的靠近所述第二电极的一侧，施加于所述第二电极的电压高于施加于所述第一电极的电压，所述第二边沿线的长度大于所述第一边沿线的长度。

在本公开的一种示例性实施例中，所述第一边沿线的起点到终点之间的距离等于所述第二边沿线的起点到终点之间的距离，所述第一边沿线为直线，所述第二边沿线为曲线。

在本公开的一种示例性实施例中，所述第二边沿线包括弧线和折线中的一种或两种。

在本公开的一种示例性实施例中，所述第一电极靠近所述第二电极的一面为第一侧面，所述第一侧面设置为平面，所述第一侧面与所述第一面的连接线为所述第一边沿线。

在本公开的一种示例性实施例中，所述第二电极靠近所述第一电极的一面为第二侧面，所述第二侧面设置为曲面，所述第二侧面与所述第二面的连接线为所述第二边沿线。

在本公开的一种示例性实施例中，所述第一电极包括第一部分，所述第一部分位于所述沟道部背离所述衬底基板的一侧；所述第二电极包括第二部分，所述第二部分位于所述沟道部背离所述衬底基板的一侧；所述第一部分在所述衬底基板上的正投影的面积小于或等于所述第二部分在所述衬底基板上的正投影的面积。

在本公开的一种示例性实施例中，所述第一面为所述第一部分靠近所述沟道部的一面；所述第二面为所述第二部分靠近所述沟道部的一面。

在本公开的一种示例性实施例中，所述第二电极包括：

第一层，与所述沟道部接触，所述第二边沿线设于所述第一层；

第二层，设于所述第一层背离所述衬底基板的一侧，所述第二层在所述衬底基板上的正投影与所述第二边沿线的一部分有交叠，或所述第二层在所述衬底基板上的正投影与所述第二边沿线无交叠。

在本公开的一种示例性实施例中，所述薄膜晶体管还包括：

栅极，设于所述衬底基板的一侧；

栅绝缘层，设于所述栅极背离所述衬底基板的一侧，所述沟道部设于所述栅绝缘层背离所述衬底基板的一侧。

在本公开的一种示例性实施例中，所述沟道部的材料为氧化物半导体。

在本公开的一种示例性实施例中，第一电极为源极，第二电极为漏级。

根据本公开的另一个方面，提供了一种阵列基板，包括：上述任意一项所述的薄膜晶体管。

根据本公开的再一个方面，提供了一种显示面板，包括上述所述的阵列基板。

根据本公开的又一个方面，提供了一种显示装置，包括上述所述的显示面板。

本公开的薄膜晶体管，施加于第二电极的电压高于施加于第一电极的电压，第二边沿线的长度大于第一边沿线的长度，使得第二电极附近的高阻区的面积S2增加，而且高阻区的电阻R2与低阻区域的电阻R1的比值是固定的，即R2是固定的，而根据电阻的计算公式R2＝ρ2×d2/S2，ρ2为高阻区的电阻率，d2为临界电压位置距离第二电极72的长度，S2增加，将导致d2等比例提升，从而等比例降低高阻区电场E＝(Vpu-Uc)/d2，VPU为施加于第二电极的电压，Uc为高阻区与低阻区的临界电势，电场降低使得热载流子对沟道部(半导体)的氧化物的化学键的冲击也减小，避免薄膜晶体管在较高的电压下损坏，能够正常输出电流，而且输出电流基本没有衰减，PU点能够正常复位，显示装置能够显示正常。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为GOA结构中驱动电路的电路结构示意图。

图2-图4为图1中的驱动电路的工作时序示意图。

图5相关技术中薄膜晶体管对PU点放电时沟道部的电势分布及载流子分布示意图。

图6为图5中的薄膜晶体管中沟道部低阻区和高阻区分布俯视示意图。

图7为图5中的主要电流途经高阻区的立体结构示意图。

图8为随源第二电极电压提升器件损坏前后的电流传输特性曲线示意图。

图9为本公开薄膜晶体管一示例实施方式的结构示意图以及对PU点放电时沟道部的电势分布及载流子分布示意图。

图10为本公开薄膜晶体管另一示例实施方式的结构示意图。

图11为图10中的薄膜晶体管第一电极和第二电极翻转耐电压测试对比示意图。

图12为图9中的薄膜晶体管中沟道部低阻区和高阻区分布俯视示意图。

图13为图12中的主要电流途经高阻区的立体结构示意图。

图14为本公开薄膜晶体管又一示例实施方式的结构示意图。

附图标记说明：

1、衬底基板；2、遮光层；3、缓冲层；4、栅极；5、栅绝缘层；

6、沟道部；61、低阻区；62、高阻区；

71、第一电极；71a、第一部分；711、第一面；7111、第一边沿线；712、第一侧面；

72、第二电极；72a、第二部分；721、第二面；7211、第二边沿线；722、第二侧面；723、第一层；724、第二层。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

GOA是Gate Driven on Array的简称，是阵列基板上栅驱动集成的意思；参照图1所示，GOA单元可以包括四个薄膜晶体管，分别为M1、M2、M3和M4；M1用于对PU点进行充电，M2用于对PU点进行放电复位，M3用于对Gout进行充电，M4用于对Gout进行放电复位。

Input为进位信号输入端；CLK为时钟信号输入端，包括相位相反的CLK和CLKB，其中，CLK可以用于奇数级，CLKB可以用于偶数级；V_GL为低电压输入端；Reset为PU点和Gout复位信号输入端；Gout-N-1为上一行输出端，Gout-N第N行输出端，Gout-N+1为下一行输出端；PU点为控制Gout输出高电平的M3的栅极点。

参照图1和图2所示，第一步，当上一级GOA单元的输出信号来临之前，CLK信号线虽然有高电位输入到M3的源极，但是PU点处于低电位，M3处于关断状态，此时Gout没有输出高电位。

第二步：上一级GOA单元GoutN-1为该级GOA单元提供输入信号，M1开启，PU点电位提升到V1，M3也处于开启状态，但是由于此时连接M3源极的CLK信号仍然为低电位，故GOA单元的Gout-N依然没有输出高电位。

参照图1和图3所示，第三步：CLK信号在此时刻输出高电位，在电容C的作用下，PU点的电位也同步被拉高，即PU点电位由V1提升到V2，此时M3的导通能力也大增，输出电流，使Gout-N输出高电位。

参照图1和图4所示，第四步：因为当前GOA单元的Gout-N是下一级GOA单元的输入信号，所示在Gout-N输出期间，下一级也在预充电。随着CLK信号电位由高电位变为低电位，下一级的高电位信号Gout-N+1输入到当前级作为复位信号，则M2与M4开启，使电容C两端与V_GL低电位相连通进行放电，Gout-N也连接到低电位的V_GL，使该行TFT关闭。

发明人经过各种分析和无数次试验发现：显示装置容易产生横纹等信赖性不良主要原因在于：薄膜晶体管(M2)损坏，不能正常输出，PU点无法正常复位。参照图5-图7所示，图中箭头所指为电流流动方向，而薄膜晶体管损坏的原因在于：在薄膜晶体管对PU点放电时，该薄膜晶体管栅极4的复位(Reset)电压为高电平Vgh＝20V，源极(第一电极71)接低电平V_GL＝-14V，漏极(第二电极72)接PU点Vpu＝40V。由于M2的源极和漏极之间的电压差最大，M2最容易损坏。在沟道部6(半导体)的沟道电势U<Vgh+Vth的区域载流子聚集形成电子沟道，为低阻区61，在沟道部6(半导体)的沟道电势U>Vgh+Vth的区域形成空间电荷区，为高阻区62。

主要电流通过第二电极72(金属)与沟道部6(半导体)的接触面和半导体的高阻区62流向半导体的低阻区61。参照图5所示的沿第一电极71指向第二电极72的方向电势分布示意图，在第一电极71(金属)与沟道部6(半导体)的交叠区因金属电阻远小于半导体，电势基本不变；在第二电极72(金属)与沟道部6(半导体)的交叠区因金属电阻远小于半导体，电势也基本不变；低阻区61与高阻区62类似电阻串联结构，低阻区61和高阻区62交界点电压为临界电势Uc＝Vgh+Vth；假设Vth＝2V，临界电势Uc为22V。沿第一电极71指向第二电极72的方向，低阻区61电势越高，电子沟道越窄，电阻率越大，电势上升越快，直至临界电势时夹断。考虑串联电流恒定，低阻区61的电阻为R1与高阻区62的电阻为R2呈如下关系：(Uc-V_GL)/R1＝(VPU-Uc)/R2，导入前述电压可得，R1/R2＝36/18＝2。

因高阻区62的电阻率ρ2远大于低阻区61的电阻率ρ1，只考虑电阻最小的主要电流途经低阻区61截面S1、高阻区62截面S2，临界电势所在的沟道位置距离第一电极71长度为d1，临界电势位置距离第二电极72的长度为d2，R1＝ρ1×d1/S1，R2＝ρ2×d2/S2，考虑ρ1/S1<<ρ2/S2，因此d1>>d2，临界电势所在位置将非常接近第二电极72，导致第二电极72附近电场E＝(VPU-Uc)/d2非常大，在大电场加速下的热载流子冲击对沟道部6(半导体)的氧化物的化学键造成损伤，从而使得薄膜晶体管损坏，不能正常输出，PU点无法正常复位；导致显示装置产生横纹等信赖性不良。

参照图8所示，图中横坐标为栅极电压，纵坐标为输出电流，L1为第二电极与第一电极的电压差在37V时薄膜晶体管的电流传输曲线，L2为第二电极与第一电极的电压差在38V时薄膜晶体管的电流传输曲线，L3为第二电极与第一电极的电压差在39V时薄膜晶体管的电流传输曲线，L4为第二电极与第一电极的电压差在40V时薄膜晶体管的电流传输曲线；从图中可以得到，在37V时，薄膜晶体管的电流传输保持正常；在38V、39V以及40V时，薄膜晶体管的电流传输均不正常，均有衰减；而且第二电极与第一电极的电压差越大衰减越严重。

本公开示例实施方式提供了一种薄膜晶体管，参照图9-图13图所示，该薄膜晶体管位于衬底基板1上，该薄膜晶体管可以包括沟道部6、第一电极71以及第二电极72；沟道部6设于衬底基板1的一侧；第一电极71可以包括第一面711，第一面711与沟道部6接触，第一面711包括第一边沿线7111；第二电极72与第一电极71分离设置，第二电极72可以包括第二面721，第二面721与沟道部6接触，第二面721包括第二边沿线7211，第二边沿线7211位于第二面721的靠近第一电极71的一侧，第二边沿线7211在衬底基板1上的正投影位于沟道部6在衬底基板1上的正投影内；其中，第一边沿线7111位于第一面711的靠近第二电极72的一侧，施加于第二电极72的电压高于施加于第一电极71的电压，第二边沿线7211的长度大于第一边沿线7111的长度。

本公开的薄膜晶体管，使得第二电极72附近的高阻区62的面积S2增加，而且高阻区62的电阻R2与低阻区61的电阻R1的比值是固定的，即R2是固定的，而根据电阻的计算公式R2＝ρ2×d2/S2，S2增加，将导致d2等比例提升，从而等比例降低高阻区62电场E＝(Vpu-Uc)/d2，电场降低使得热载流子对沟道部6(半导体)的氧化物的化学键的冲击也减小，避免薄膜晶体管在较高的电压下损坏，能够正常输出，而且输出电流基本没有衰减，PU点能够正常复位，显示装置显示正常。

在本示例实施方式中，衬底基板1的材料可以包括无机材料，例如，该无机材料可以为玻璃、石英或金属等。衬底基板1的材料还可以包括有机材料，例如，该有机材料可以为聚酰亚胺、聚碳酸酯、聚丙烯酸酯、聚醚酰亚胺、聚醚砜、聚对苯二甲酸乙二醇酯和聚萘二甲酸乙二醇酯等树脂类材料。该衬底基板1可以由多层材料层形成，例如衬底基板1可以包括多层基底层，基底层的材料可以是上述的任意一种材料。当然，衬底基板1还可以设置为单层，可以是上述任意一种材料。

在衬底基板1的一侧还可以设置有遮光层2，从衬底基板1射入有源层的光线会在有源层产生光生载流子，进而对薄膜晶体管的特性产生巨大影响，最终影响显示装置的显示画质；通过遮光层2可以遮挡从衬底基板1射入的光线，从而避免对薄膜晶体管的特性产生影响，避免影响显示装置的显示画质。

在遮光层2背离衬底基板1的一侧还可以形成缓冲层3，缓冲层3起到阻隔衬底基板1(特别是有机材料)中的水汽以及杂质离子的作用，并且起到为后续形成的有源层增加氢离子的作用，缓冲层3的材质为绝缘材料，可以将遮光层2与有源层绝缘隔离。当然，在本公开的一些示例实施方式中，可以不设置遮光层2和缓冲层3。

在缓冲层3背离衬底基板1的一侧设置有栅极4，栅极4可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。栅极4可为单层膜或多层膜。

在栅极4背离衬底基板1的一侧设置有栅绝缘层5，栅绝缘层5可以包括硅化合物、金属氧化物或类似物。例如，栅绝缘层5可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆、氧化钛或类似物。这些可单独使用，也可相互组合地使用。栅绝缘层5可为单层膜或多层膜，而该多层膜形成为不同材料的层叠结构。栅绝缘层5可以仅设置在栅极4背离衬底基板1的一侧，当然，栅绝缘层5也可以布置在衬底基板1的整个表面上方。

在栅绝缘层5背离衬底基板1的一侧设置有沟道部6，沟道部6在衬底基板1上的正投影与栅极4在衬底基板1上的正投影至少部分交叠，例如，沟道部6在衬底基板1上的正投影可以位于栅极4在衬底基板1上的正投影内，或沟道部6在衬底基板1上的正投影的一部分与栅极4在衬底基板1上的正投影的一部分交叠；还可以是栅极4在衬底基板1上的正投影位于沟道部6在衬底基板1上的正投影内。

沟道部6的材质可以是氧化物半导体，沟道部6的材质可以包括非晶硅、低温多晶硅等显示面板常用半导体。

另外，上述说明的是底栅型的薄膜晶体管，在本公开的另外一些示例实施方式中，可以是顶栅型的薄膜晶体管，具体为，在缓冲层3的背离衬底基板1的一侧可以设置沟道部6，在沟道部6背离衬底基板1的一侧可以设置栅绝缘层5，在栅绝缘层5背离衬底基板1的一侧可以设置栅极4。

在沟道部6背离衬底基板1的一侧设置有电极层，电极层可以包括选自铝(Al)、钼(Mo)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。电极层可为单层膜或多层膜。例如，电极层可形成为具有Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo或MoNb/Cu的层叠结构。电极层可以包括第一电极71和第二电极72。第一电极71可以为源极，第二电极72可以为漏级。

参照图9所示，第一电极71可以包括第一部分71a，第一部分71a位于沟道部6背离所述衬底基板1的一侧；即至少部分第一电极71位于沟道部6背离衬底基板1的一侧。第二电极72可以包括第二部分72a，第二部分72a位于沟道部6背离衬底基板1的一侧；即至少部分第二电极72位于沟道部6背离衬底基板1的一侧。第一面711为第一部分71a靠近沟道部6的一面，更进一步，第一面711为第一部分71a与沟道部6贴合的一面；第二面721为第二部分72a与沟道部6贴合的一面。第一面711的靠近第二电极72的边沿线为第一边沿线7111，第二面721的靠近第一电极71的边沿线为第二边沿线7211。

在本示例实施方式中，第一电极71还可以包括第三部分，第三部分与第一部分71a连接，且第三部分位于沟道部6的侧壁和栅绝缘层5背离衬底基板1的一侧。第二电极72还可以包括第四部分，第四部分与第二部分72a连接，且第四部分位于沟道部6的侧壁和栅绝缘层5背离衬底基板1的一侧。

当然，在本公开的另一些示例实施方式中，可以不设置第三部分和第四部分，仅设置第一部分71a和第二部分72a。

参照图10所示，第一电极71和第二电极72非对称设置，具体为，第一部分71a在衬底基板1上的正投影的面积小于第二部分72a在衬底基板1上的正投影的面积，即第一面711的面积小于第二面721的面积。而且，第二边沿线7211的长度大于第一边沿线7111的长度。

分别在第二电极72施加42V、45V、46V的电压，而第一电极71施加的电压为0V；然后，分别在第一电极71施加40V、41V的电压，而第二电极72施加的电压为0V，得到图11所示的曲线示意图，图中横坐标为栅极电压，纵坐标为输出电流，图中L5为在第一电极71施加40V电压的电流传输特性曲线，L6为在第一电极71施加41V电压的电流传输特性曲线，L7为在第二电极72施加42V电压的电流传输特性曲线，L7为在第二电极72施加45V电压的电流传输特性曲线，L8为在第二电极72施加46V电压的电流传输特性曲线，从图11中可以得到，在第一电极71施加40V以上的高压，传输特性曲线在栅极4打开时出现轻微电流衰减，在第二电极72电压41V出现大幅度电流衰减。在第二电极72施加42V以上的高压，传输特性曲线完全正常；在第二电极72施加45V的电压出现轻微电流衰减；在第二电极72施加46V时，输出电流衰减，但仍优于在第一电极71施加41V电压的情况。

因此，在第二面721的面积大于第一面711的面积，第二边沿线7211的长度大于第一边沿线7111的长度的情况下，有利于电流的传输，不会产生异常现象。

但是，在一些示例实施方式中，第一电极71和第二电极72是需要对称设置的，即第一部分71a与第二部分72a也基本是对称设置的，第一面711与第二面721也基本是对称设置的，使得第一边沿线7111的起点到终点之间的距离等于第二边沿线7211的起点到终点之间的距离，在这种情况下，增加第二边沿线7211的长度较难。

参照图12和图13所示所述，将第二边沿线7211设置为曲线，而第一边沿线7111设置为直线，可以增加第二边沿线7211的长度。

需要说明的是，曲线是相对直线而言的，只要不是直线都是曲线，即曲线不仅可以包括弧线，还可以包括折线。

具体来讲，第二边沿线7211可以设置为矩形锯齿线，即第二边沿线7211可以包括多个矩形折线，多个矩形折线依次连接形成第二边沿线7211。当然，在本公开的另外一些示例实施方式中，第二边沿线7211也可以包括多个圆弧线，多个圆弧线依次连接形成第二边沿线7211；第二边沿线7211还可以包括多个圆弧线和多个矩形折线，圆弧线和矩形折线可以交替设置然后依次连接；也可以是多个圆弧线依次连接，多个矩形折线依次连接，然后相邻的圆弧线与矩形折线之间连接。

还需要说明的是，第二边沿线7211还可以包括多个三角形锯齿线、椭圆形弧线等等，各种形状的曲线。在此就不一一说明。

在沟道部6尺寸不变的情况下，增加第二电极72(金属)和沟道部6(半导体)边界第二边沿线7211的长度，因为主要电流途经第二电极72，并通过第二电极72附近的高阻区62，再到低阻区61。因沟道部6的高阻区62的高度H2等于沟道部6的高度H1是固定值，第二边沿线7211设置为曲线后，增加了高阻区62的宽度，阻区62的宽度等于第二边沿线7211的长度L2，从而增加了电流途经的高阻区62面积S2＝L2*H2。由于高阻区62分压固定，常规设计的R1/R2＝36/18＝2比例固定，即R2是固定的，R2＝ρ2*d2/S2，S2增加，将导致d2等比例提升，从而等比例降低高阻区62电场E＝(Vpu-Uc)/d2，电场降低使得热载流子对沟道部6(半导体)的氧化物的化学键的冲击也减小，避免薄膜晶体管损坏，能够正常输出，PU点能够正常复位，显示装置显示正常。

在本示例实施方式中，第一电极71靠近第二电极72的一面为第一侧面712，第一侧面712设置为平面，第一侧面712与第一面711的连接线为第一边沿线7111。将第一侧面712整体设置为平面，方便工艺制作，直接通过光刻工艺即可形成第一电极71。

在本示例实施方式中，第二电极72靠近第一电极71的一面为第二侧面722，第二侧面722设置为曲面，第二侧面722与第二面721的连接线为第二边沿线7211。将第二侧面722设置为曲面，使得第二边沿线7211形成曲线，而且方便工艺制作，直接通过光刻工艺即可形成第二电极72。而且，第一电极71和第二电极72是通过同一次光刻工艺形成的。

当然，在本公开的其他一些示例实施方式中，参照图14所示，可以将第二电极72分层设置，具体地，第二电极72可以包括第一层723和第二层724，第一层723与沟道部接触，第二面设于第一层723，第二侧面设于第一层723，第二边沿线设于第一层723，即第一层723的具体结构与上述第二电极72的具体结构相同，只是第一层723的厚度小于上述第二电极72的厚度。第二层724设于第一层723背离衬底基板的一侧，第二层724在衬底基板上的正投影与第二边沿线的一部分有交叠，例如，在第二边沿线设置为矩形锯齿线的情况下，第二层724在衬底基板上的正投影可以与第二边沿线远离第一电极的一部分交叠；或者，第二层724在衬底基板上的正投影与第二边沿线无交叠，即第二层724没有覆盖第一层723设置为曲面的部分。第一层723的材质和第二层724的材质可以相同。

当然，在本公开的一些示例实施方式中，第一层723的材质和第二层724的材质可以不相同。例如，在第一电极71和第二电极72设置为Ti/Al/Ti、Mo/Al/Mo、Mo/AlGe/Mo或MoNb/Cu的层叠结构的情况下，可以将第二电极72的靠近沟道部6的第一层723设置为图12中第二电极72的结构，远离沟道部6的一层或两层可以按照现有技术中的结构设置；例如，在第二电极72设置为Ti/Al/Ti，即第二电极72包括依次层叠设置的第一钛层、铝层、第二钛层，第一钛层为第一层723，铝层和第二钛层形成第二层724，第一钛层的靠近第一电极71的一侧面可以设置为曲面，使得第二边沿线7211形成曲线；而铝层和第二钛层的靠近第一电极71的一侧面可以设置为平面，但是铝层和第二钛层不能覆盖第一钛层的设置为曲面的部分。

基于同一发明构思，本公开示例实施方式提供了一种阵列基板，该阵列基板可以包括上述任意一项所述的薄膜晶体管。薄膜晶体管的具体结构上述已经进行了详细说明，因此，此处不再赘述。

与现有技术相比，本发明示例实施方式提供的阵列基板的有益效果与上述示例实施方式提供的薄膜晶体管的有益效果相同，在此不做赘述。

基于同一发明构思，本公开示例实施方式提供了一种显示面板，该显示面板可以包括上述所述的阵列基板。该显示面板可以是液晶显示面板、OLED显示面板等等。

与现有技术相比，本发明示例实施方式提供的显示面板的有益效果与上述示例实施方式提供的薄膜晶体管的有益效果相同，在此不做赘述。

基于同一发明构思，本公开示例实施方式提供了一种显示装置，该显示装置可以包括上述所述的显示面板。该显示装置可以是液晶显示器、OLED显示器等等。

而该显示装置的具体类型不受特别的限制，本领域常用的显示装置类型均可，具体例如手机等移动装置、手表等可穿戴设备、VR装置等等，本领域技术人员可根据该显示设备的具体用途进行相应地选择，在此不再赘述。

需要说明的是，该显示装置除了显示面板以外，还包括其他必要的部件和组成，以显示器为例，具体例如外壳、电路板、电源线，等等，本领域技术人员可根据该显示装置的具体使用要求进行相应地补充，在此不再赘述。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (14)

1.一种薄膜晶体管，位于衬底基板的一侧，其特征在于，所述薄膜晶体管包括：

沟道部，设于所述衬底基板的一侧；

第一电极，包括第一面，所述第一面与所述沟道部接触，所述第一面包括第一边沿线；

第二电极，与所述第一电极分离设置，所述第二电极包括第二面，所述第二面与所述沟道部接触，所述第二面包括第二边沿线，所述第二边沿线位于所述第二面的靠近所述第一电极的一侧，所述第二边沿线在所述衬底基板上的正投影位于所述沟道部在所述衬底基板上的正投影内；

其中，所述第一边沿线位于所述第一面的靠近所述第二电极的一侧，所述第二边沿线的长度大于所述第一边沿线的长度。

2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一边沿线的起点到终点之间的距离等于所述第二边沿线的起点到终点之间的距离，所述第一边沿线为直线，所述第二边沿线为曲线。

3.根据权利要求2所述的薄膜晶体管，其特征在于，所述第二边沿线包括弧线和折线中的一种或两种。

4.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一电极靠近所述第二电极的一面为第一侧面，所述第一侧面设置为平面，所述第一侧面与所述第一面的连接线为所述第一边沿线。

5.根据权利要求4所述的薄膜晶体管，其特征在于，所述第二电极靠近所述第一电极的一面为第二侧面，所述第二侧面设置为曲面，所述第二侧面与所述第二面的连接线为所述第二边沿线。

6.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一电极包括第一部分，所述第一部分位于所述沟道部背离所述衬底基板的一侧；所述第二电极包括第二部分，所述第二部分位于所述沟道部背离所述衬底基板的一侧；所述第一部分在所述衬底基板上的正投影的面积小于或等于所述第二部分在所述衬底基板上的正投影的面积。

7.根据权利要求6所述的薄膜晶体管，其特征在于，所述第一面为所述第一部分靠近所述沟道部的一面；所述第二面为所述第二部分靠近所述沟道部的一面。

8.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二电极包括：

第一层，与所述沟道部接触，所述第二边沿线设于所述第一层；

第二层，设于所述第一层背离所述衬底基板的一侧，所述第二层在所述衬底基板上的正投影与所述第二边沿线的一部分有交叠，或所述第二层在所述衬底基板上的正投影与所述第二边沿线无交叠。

9.根据权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：

栅极，设于所述衬底基板的一侧；

栅绝缘层，设于所述栅极背离所述衬底基板的一侧，所述沟道部设于所述栅绝缘层背离所述衬底基板的一侧。

10.根据权利要求1所述的薄膜晶体管，其特征在于，所述沟道部的材料为氧化物半导体。

11.根据权利要求1所述的薄膜晶体管，其特征在于，第一电极为源极，第二电极为漏级。

12.一种阵列基板，其特征在于，包括：权利要求1～11任意一项所述的薄膜晶体管。

13.一种显示面板，其特征在于，包括：权利要求12所述的阵列基板。

14.一种显示装置，其特征在于，包括：权利要求13所述的显示面板。

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