CN115050410B - 可擦除非易失性存储器的控制装置、系统以及控制芯片 - Google Patents

Abstract

本发明公开了一种可擦除非易失性存储器的控制装置、系统以及控制芯片，装置包括：可擦除非易失性存储阵列，具有多个扇区；读写单元，与可擦除非易失性存储阵列连接；指令寄存器，用于接收系统总线传输的扇区刷新指令，并根据扇区刷新指令输出触发信号和相应的扇区选择信号；刷新控制单元，与读写单元、指令寄存器分别连接，用于在接收到触发信号和扇区选择信号后，取得对可擦除非易失性存储阵列的读写控制权和确定可擦除非易失性存储阵列的目标扇区，并通过读写单元对目标扇区进行刷新操作。该装置可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低。

Description

可擦除非易失性存储器的控制装置、系统以及控制芯片

技术领域

本发明涉及集成电路技术领域，特别涉及一种可擦除非易失性存储器的控制、系统以及控制芯片。

背景技术

在IC（Integrated Circuit，集成电路）设计和应用领域中，可擦除的NVM（NonVolatile Memory，非易失性存储器）如EEPROM（Electrically ErasableProgrammable Read-Only Memory，电可擦编程只读存储器），Flash等可能会因为器件老化或噪声干扰等原因导致存储的数据逐渐丢失。

为此，相关技术提出了基于软件操作的Flash扇区刷新方案。首先通过CPU（Central Processing Unit，中央处理器）或者DMA（Direct Memory Access，直接存储器访问）把目标Flash扇区的内容读取到空置的SRAM（Static Random-Access Memory，静态随机存取存储器）空间缓存，之后通过CPU或者DMA写入Flash扇区擦除命令来擦除目标Flash扇区，再之后通过CPU或者DMA写入Flash烧写命令，把存放在SRAM缓存的数据逐条烧写回目标Flash扇区，最后通过CPU或者DMA读取目标Flash扇区来检测扇区刷新结果。

然而，上述技术需要占用CPU或DMA、SRAM空间等硬件资源，以及较大的软件代码空间和较长的软件执行时间，降低了系统的执行效率。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种可擦除非易失性存储器的控制装置，以提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低。

为达到上述目的，本发明第一方面提出了一种可擦除非易失性存储器的控制装置，所述装置包括：可擦除非易失性存储阵列，具有多个扇区；读写单元，与所述可擦除非易失性存储阵列连接；指令寄存器，用于接收系统总线传输的扇区刷新指令，并根据所述扇区刷新指令输出触发信号和相应的扇区选择信号；刷新控制单元，与所述读写单元、所述指令寄存器分别连接，用于在接收到所述触发信号和所述扇区选择信号后，取得对所述可擦除非易失性存储阵列的读写控制权和确定所述可擦除非易失性存储阵列的目标扇区，并通过所述读写单元对所述目标扇区进行刷新操作。

本发明实施例的可擦除非易失性存储器的控制装置，通过刷新控制单元在接收到触发信号和扇区选择信号后，取得对可擦除非易失性存储阵列的读写控制权和确定可擦除非易失性存储阵列的目标扇区，并通过读写单元对目标扇区进行刷新操作，可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低，易于在集成芯片电路设计中实现。

另外，本发明上述实施例的可擦除非易失性存储器的控制装置还可以具有如下附加的技术特征：

根据本发明的一个实施例，刷新控制单元包括：第一通路选择器，具有第一通路和第二通路，所述第一通路用于实现微控制器对所述可擦除非易失性存储阵列的读写控制；刷新控制电路，与所述指令寄存器、所述第一通路选择器分别连接，用于在接收到所述触发信号和所述扇区选择信号之后，控制所述第一通路选择器选择所述第二通路，并通过所述第二通路实现对所述目标扇区的刷新操作。

根据本发明的一个实施例，所述刷新控制电路还用以通过第二通路选择器连接外部存储器，所述第二通路选择器具有第三通路和第四通路，所述第三通路用于实现微控制器对所述外部存储器的读写控制，所述刷新控制电路还用于：在接收到所述触发信号和所述扇区选择信号后，控制所述第二通路选择器选择所述第四通路，取得对所述外部存储器的读写控制权，以便所述外部存储器在所述目标扇区的刷新操作中，缓存所述目标扇区的存储数据。

根据本发明的一个实施例，所述刷新控制电路还用于：在刷新操作结束后，控制所述第一通路选择器切换所述第二通路至所述第一通路，释放对所述可擦除非易失性存储阵列，以及控制所述第二通路选择器切换所述第四通路至所述第三通路，释放对所述外部存储器的读写控制权。

根据本发明的一个实施例，所述读写单元包括：读写控制电路、ECC编码器和ECC解码器，所述读写控制电路与所述第一通路选择器、所述ECC编码器、所述ECC解码器和所述可擦除非易失性存储阵列分别连接；其中，所述刷新控制电路具体用于通过所述第二通路控制所述读写控制电路将所述目标扇区的存储数据读取到所述外部存储器作为缓存，且读取过程中使能所述ECC解码器对读取数据中可能存在的比特错误进行纠正，以及对所述目标扇区进行擦除操作，之后将所述缓存按照原地址逐条烧写至所述目标扇区，且烧写过程使能所述ECC编码器，以将所述存储数据和其校验码一起烧写至所述目标扇区。

根据本发明的一个实施例，所述扇区刷新指令由所述微控制器根据所述ECC解码器反馈的可纠正比特错误信号生成。

根据本发明的一个实施例，所述刷新控制电路还用于：在烧写完成后，对所述目标扇区进行全地址读取，以通过所述ECC解码器校验刷新结果，并将校验结果输出给所述指令寄存器，以确定刷新操作是否成功。

为达到上述目的，本发明第二方面实施例提出了一种控制芯片，包括上述实施例所述的可擦除非易失性存储器的控制装置。

本发明实施例的控制芯片，通过上述的可擦除非易失性存储器的控制装置，可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低，易于在集成芯片电路设计中实现。

为达到上述目的，本发明第三方面实施例提出了一种可擦除非易失性存储器的控制系统，所述系统包括：上述实施例所述的控制芯片和外部存储器，其中，所述控制芯片与所述外部存储器连接，用于在对所述目标扇区进行刷新操作时，将所述目标扇区的数据搬运至所述外部存储器作为缓存，并对所述目标扇区进行擦除操作，之后将所述缓存按照原地址逐条烧写至所述目标扇区。

本发明实施例的可擦除非易失性存储器的控制系统，通过上述的可擦除非易失性存储器的控制装置，可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低，易于在集成芯片电路设计中实现。

另外，本发明上述实施例所述的可擦除非易失性存储器的控制系统还可以具有如下附加的技术特征：

根据本发明的一个实施例，所述系统还包括：第二通路选择器，具有第三通路和第四通路，所述第三通路用于实现微控制器对所述外部存储器的读写控制；其中，所述控制芯片还用于在接收到所述触发信号和所述扇区选择信号之后，控制所述第二通路选择器选择所述第四通路，并通过所述第四通路实现对所述外部存储器的读写控制，以及在刷新结束后，控制所述第二通路选择器切换所述第四通路至所述第三通路，释放对所述外部存储器的读写控制权。

附图说明

图1是本发明实施例的可擦除非易失性存储器的控制装置的结构示意图；

图2是本发明一个实施例的可擦除非易失性存储器的控制装置的结构示意图；

图3是本发明另一个实施例的可擦除非易失性存储器的控制装置的结构示意图；

图4是本发明一个实施例的刷新控制电路的工作流程图；

图5是本发明实施例的控制芯片的结构框图；

图6是本发明一个实施例的可擦除非易失性存储器的控制系统的结构框图；

图7是本发明另一个实施例的可擦除非易失性存储器的控制系统的结构框图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

ECC是一种常见的数据纠错编码，一般由扩展汉明码或者Hsiao码来实现，它至少能实现对原始数据的1比特错误纠正和报警和2比特错误报警。ECC的使用是可擦除非易失性存储器（如闪存Flash）存储安全的有效保障，当可擦除非易失性存储器遭遇器件老化或者噪声干扰而开始出现数据丢失时，单比特错误的发生概率远大于多比特错误的发生概率。如果对错误不做处理，随着老化程度的加深或者持续的噪声干扰，多比特错误的发生概率会明显提升，进而导致软件执行错误。因此，当可擦除非易失性存储器发生可纠正比特错误如单比特错误时，存储的数据虽然能够正确读取，但数据安全已经面临较大的风险，应及时采取措施进行数据刷新或者其它方式的处理。为此，本发明提出了一种可擦除非易失性存储器的控制装置、系统以及控制芯片。

具体地，当对可擦除非易失性存储器的地址进行烧写时，会把原始数据和其产生的ECC校验码一起烧写到可擦除非易失性存储阵列进行存储；而对可擦除非易失性存储器地址进行读取时，同样会把原始数据和ECC校验码一起读出，然后对原始数据重新校验，把新的校验码和读出的校验码进行对比，依此来判定是否发生比特错误，并对可纠正比特错误进行数据纠正。本发明利用ECC可进行比特纠正的特性，对可擦除非易失性存储阵列的错误扇区进行数据的自主刷新，消除比特错误，提高可擦除非易失性存储器存储数据的可靠性。需要说明的是，已经发生不可纠正比特错误的扇区，不能进行此硬件实现的数据刷新操作。

下面参考附图1-7描述本发明提出的可擦除非易失性存储器的控制装置、系统以及控制芯片。

图1是本发明实施例的可擦除非易失性存储器的控制装置的结构示意图。

如图1所示，该可擦除非易失性存储器的控制装置100包括：可擦除非易失性存储阵列10、读写单元20、指令寄存器30和刷新控制单元40。其中，可擦除非易失性存储阵列10具有多个扇区。

参见图1，读写单元20与可擦除非易失性存储阵列10连接；指令寄存器30用于接收系统总线1传输的扇区刷新指令，并根据扇区刷新指令输出触发信号和相应的扇区选择信号；刷新控制单元40与读写单元20、指令寄存器30分别连接，用于在接收到触发信号和扇区选择信号后，取得对可擦除非易失性存储阵列10的读写控制权和确定可擦除非易失性存储阵列10的目标扇区，并通过读写单元20对目标扇区进行刷新操作。

具体地，可擦除非易失性存储器可以是Flash闪存，当可擦除非易失性存储器发生可纠正比特错误（如单比特错误）时，可通过系统总线1向微处理器MCU反馈相关信息，MCU可根据该信息通过系统总线1向指令寄存器30发送扇区刷新指令，指令寄存器30可根据扇区刷新指令生成触发信号和相应的扇区选择信号。刷新控制单元40在接收到触发信号和扇区选择信号后，可根据触发信号取得对可擦除非易失性存储阵列10的读写控制权，并可根据扇区选择信号确定可擦除非易失性存储阵列10的目标扇区（即需要刷新的扇区），进而可通过读写单元20对目标扇区进行读写，以执行对目标扇区的刷新操作，整个刷新过程可在控制装置100内完成，可无需CPU或DMA参与。由此，通过在控制装置100中设置刷新控制单元40，可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低，易于在集成芯片电路设计中实现。

在一些实施例中，如图2所示，刷新控制单元40可包括：第一通路选择器41和刷新控制电路42。

其中，第一通路选择器41具有第一通路和第二通路，第一通路用于实现微控制器MCU对可擦除非易失性存储阵列10的读写控制。刷新控制电路42与指令寄存器30、第一通路选择器41分别连接，用于在接收到触发信号和扇区选择信号之后，控制第一通路选择器41选择第二通路，并通过第二通路实现对目标扇区的刷新操作。

具体地，参见图2，正常情况下，MCU可通过系统总线1、第一通路、读写单元20对可擦除非易失性存储阵列10进行读控制和写控制。当发生单比特错误时，MCU可通过系统总线1、指令寄存器30使能刷新控制电路42工作，刷新控制电路42控制第一通路选择器41将第一通路切换至第二通路，取得对可擦除非易失性存储阵列10的读写控制权。此时，刷新控制电路42可通过第二通路先将目标扇区的数据搬运至特定存储模块，该存储模块可设在控制装置100中，也可设在控制装置100外，可与控制装置100可插拔连接；然后，擦除目标扇区，以使其恢复到可烧写状态；最后，将特定存储模块中的数据通过第二通路按照原地址烧写至目标扇区，如将从目标扇区的地址1搬运的数据仍烧写回目标扇区的地址1。

在一些实施例中，如图3所示，刷新控制电路42还用以连接外部存储器200，外部存储器200由微控制器MCU进行读写控制，刷新控制电路42还用于：在接收到触发信号和扇区选择信号后，取得对外部存储器200的读写控制权。

其中，外部存储器200可以是SRAM。

作为一个示例，刷新控制电路42可与MCU复用外部存储器200，正常情况下，MCU可具有外部存储器200的读写控制权，当需要对可擦除非易失性存储阵列10进行扇区刷新时，刷新控制电路42可取得外部存储器200的读写控制权。对此，参见图3，可对应外部存储器200设置第二通路选择器400，该第二通路选择器400具有第三通路和第四通路，第三通路用于实现微控制器MCU对外部存储器200的读写控制，第四通道则用于实现刷新控制电路42对外部存储器200的读写控制。

在一些实施例中，刷新控制电路42还用于：在刷新操作结束后，释放对外部存储器200的读写控制权，以及控制第一通路选择器41切换第二通路至第一通路，释放对可擦除非易失性存储阵列10。其中，当刷新控制电路42与MCU复用外部存储器200时，刷新控制电路42在刷新操作结束后，通过控制第二通路选择器400切换第四通路至第三通路，释放对外部存储器200的读写控制权。由此，MCU可继续对可擦除非易失性存储阵列10和外部存储器200进行读写控制。

在一些实施例中，如图2、3所示，读写单元20可包括：读写控制电路21、ECC编码器22和ECC解码器23，读写控制电路21与第一通路选择器41、ECC编码器22、ECC解码器23和可擦除非易失性存储阵列10分别连接。

在该实施例中，刷新控制电路42具体用于通过第二通路控制读写控制电路21将目标扇区的存储数据读取到外部存储器200作为缓存，且读取过程中使能所述ECC解码器对读取数据中可能存在的比特错误进行纠正，以及对目标扇区进行擦除操作，之后将缓存按照原地址逐条烧写至目标扇区，且烧写过程使能ECC编码器22，以将存储数据和其校验码一起烧写至目标扇区。

在本发明的一个实施例中，扇区刷新指令由微控制器MCU根据ECC解码器23反馈的单比特错误信号生成。

具体地，MCU在对可擦除非易失性存储阵列10进行写操作之后的读操作时，若发生单比特错误，则ECC解码器23可通过读写控制电路21、第一通路反馈单比特错误信号至MCU，以便MCU生成扇区刷新指令。

在一些实施例中，刷新控制电路42还可用于：在烧写完成后，对目标扇区进行全地址读取，以通过ECC解码器23校验刷新结果，并将校验结果输出给所述指令寄存器，以便确定刷新操作是否成功。由此，可保证对目标扇区的刷新准确性。

为便于理解，下面结合图4说明刷新控制电路42的工作流程。如图4所示，刷新控制电路42的工作流程包括：

S1，接收扇区选择信号和触发信号。

其中，扇区选择信号和触发信号由指令寄存器30来产生，需要MCU来指定需要刷新的扇区（即目标扇区）和选择合适的时机（如发生单比特错误，且可擦除非易失性存储器处于非读写状态时）下达扇区刷新指令。

S2，根据触发信号产生通路选择信号至第一通路选择器和第二通路选择器，以取得可擦除非易失性存储阵列和外部存储器的总线控制权，并根据扇区选择信号确定目标扇区。

S3，把目标扇区的全部数据搬运到外部存储器作为缓存，并对目标扇区进行擦除操作，使目标扇区恢复到可烧写状态。

其中，可以是在使能ECC纠错的情况下，把目标扇区的全部数据搬运到外部存储器200作为缓存。

S4，把缓存按照原地址逐条烧写回目标扇区。

其中，烧写过程需要使能ECC编码器，保证数据和其校验码一起烧入，直到所有的有效数据都完成回烧。

S5，对烧写好的目标扇区进行全地址读取，检查单比特错误是否被消除，或者是否有其它错误产生，并把刷新指令的完成状态或错误状态反馈给指令寄存器，同时释放通路选择信号。

在该实施例中，在应用层面，MCU只需要下达刷新指令，然后等待指令完成状态位或接收指令完成中断，即可实现此扇区刷新操作。

综上，本发明实施例的可擦除非易失性存储器的控制装置，设置了刷新控制电路和对读写总线进行切换的第一通路选择器，同时还可选择系统中合适的外部存储器，并对应设置第二通路选择器。当刷新控制电路进行扇区刷新操作时，通过切换两通路选择器取得可擦除非易失性存储阵列和外部存储器的读写控制权，以实现必要的执行步骤。在刷新操作结束后，通过切换通路选择器释放对可擦除非易失性存储阵列和外部存储器的总线控制，交还给MCU来控制。由此，可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低，易于在集成芯片电路设计中实现。

图5是本发明实施例的控制芯片的结构框图。

如图5所示，控制芯片300包括上述实施例的控制装置100，即控制芯片300可集成上述的可擦除非易失性存储器的控制装置100。

本发明实施例的控制芯片，通过上述的可擦除非易失性存储器的控制装置，可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低，易于在集成芯片电路设计中实现。

图6是本发明一个实施例的可擦除非易失性存储器的控制系统的结构框图。

如图6所示，可擦除非易失性存储器的控制系统1000包括：上述实施例的控制芯片300和外部存储器200。

参见图6，控制芯片300与外部存储器200连接，用于在对目标扇区进行刷新操作时，将目标扇区的数据搬运至外部存储器200作为缓存，并对目标扇区进行擦除操作，之后将缓存按照原地址逐条烧写至目标扇区。

在一些实施例中，如图7所示，可擦除非易失性存储器的控制系统1000还可包括：第二通路选择器400，具有第三通路和第四通路，第三通路用于实现微控制器MCU对外部存储器200的读写控制；其中，控制芯片300还用于在接收到触发信号和扇区选择信号之后，控制第二通路选择器400选择第四通路，并通过第四通路实现对外部存储器200的读写控制，以及在刷新结束后，控制第二通路选择器400切换第四通路至第三通路，释放对外部存储器200的读写控制权。

需要说明的是，本发明实施例的可擦除非易失性存储器的控制系统1000的其他具体实施方式可参见本发明上述实施例的控制装置100的具体实施方式。

本发明实施例的可擦除非易失性存储器的控制系统，通过上述的可擦除非易失性存储器的控制装置，可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低，易于在集成芯片电路设计中实现。

需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种可擦除非易失性存储器的控制装置，其特征在于，所述装置包括：

可擦除非易失性存储阵列，具有多个扇区；

读写单元，与所述可擦除非易失性存储阵列连接；

指令寄存器，用于接收系统总线传输的扇区刷新指令，并根据所述扇区刷新指令输出触发信号和相应的扇区选择信号；

刷新控制单元，与所述读写单元、所述指令寄存器分别连接，用于在接收到所述触发信号和所述扇区选择信号后，取得对所述可擦除非易失性存储阵列的读写控制权和确定所述可擦除非易失性存储阵列的目标扇区，并通过所述读写单元对所述目标扇区进行刷新操作；

其中，所述刷新控制单元包括：

第一通路选择器，具有第一通路和第二通路，所述第一通路用于实现微控制器对所述可擦除非易失性存储阵列的读写控制；

刷新控制电路，与所述指令寄存器、所述第一通路选择器分别连接，用于在接收到所述触发信号和所述扇区选择信号之后，控制所述第一通路选择器选择所述第二通路，并通过所述第二通路实现对所述目标扇区的刷新操作。

2.根据权利要求1所述的可擦除非易失性存储器的控制装置，其特征在于，所述刷新控制电路还用以通过第二通路选择器连接外部存储器，所述第二通路选择器具有第三通路和第四通路，所述第三通路用于实现微控制器对所述外部存储器的读写控制，所述刷新控制电路还用于：

在接收到所述触发信号和所述扇区选择信号后，控制所述第二通路选择器选择所述第四通路，取得对所述外部存储器的读写控制权，以便所述外部存储器在所述目标扇区的刷新操作中，缓存所述目标扇区的存储数据。

3.根据权利要求2所述的可擦除非易失性存储器的控制装置，其特征在于，所述刷新控制电路还用于：

在刷新操作结束后，控制所述第一通路选择器切换所述第二通路至所述第一通路，释放对所述可擦除非易失性存储阵列的读写控制权，以及控制所述第二通路选择器切换所述第四通路至所述第三通路，释放对所述外部存储器的读写控制权。

4.根据权利要求3所述的可擦除非易失性存储器的控制装置，其特征在于，所述读写单元包括：读写控制电路、ECC编码器和ECC解码器，所述读写控制电路与所述第一通路选择器、所述ECC编码器、所述ECC解码器和所述可擦除非易失性存储阵列分别连接；

其中，所述刷新控制电路具体用于通过所述第二通路控制所述读写控制电路将所述目标扇区的存储数据读取到所述外部存储器作为缓存，且读取过程中使能所述ECC解码器对读取数据中可能存在的比特错误进行纠正，以及对所述目标扇区进行擦除操作，之后将所述缓存按照原地址逐条烧写至所述目标扇区，且烧写过程使能所述ECC编码器，以将所述存储数据和其校验码一起烧写至所述目标扇区。

5.根据权利要求4所述的可擦除非易失性存储器的控制装置，其特征在于，所述扇区刷新指令由所述微控制器根据所述ECC解码器反馈的可纠正比特错误信号生成。

6.根据权利要求4所述的可擦除非易失性存储器的控制装置，所述刷新控制电路还用于：

在烧写完成后，对所述目标扇区进行全地址读取，以通过所述ECC解码器校验刷新结果，并将校验结果输出给所述指令寄存器，以便确定刷新操作是否成功。

7.一种控制芯片，其特征在于，包括根据权利要求1-6中任一项所述的可擦除非易失性存储器的控制装置。

8.一种可擦除非易失性存储器的控制系统，其特征在于，所述系统包括：根据权利要求7所述的控制芯片和外部存储器，其中，

所述控制芯片与所述外部存储器连接，用于在对所述目标扇区进行刷新操作时，将所述目标扇区的数据搬运至所述外部存储器作为缓存，并对所述目标扇区进行擦除操作，之后将所述缓存按照原地址逐条烧写至所述目标扇区。

9.根据权利要求8所述的可擦除非易失性存储器的控制系统，其特征在于，所述系统还包括：

第二通路选择器，具有第三通路和第四通路，所述第三通路用于实现微控制器对所述外部存储器的读写控制；

其中，所述控制芯片还用于在接收到所述触发信号和所述扇区选择信号之后，控制所述第二通路选择器选择所述第四通路，并通过所述第四通路实现对所述外部存储器的读写控制，以及在刷新结束后，控制所述第二通路选择器切换所述第四通路至所述第三通路，释放对所述外部存储器的读写控制权。

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