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CN115036304A - 集成电路器件及其制造方法 - Google Patents

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CN115036304A
CN115036304A CN202210505912.9A CN202210505912A CN115036304A CN 115036304 A CN115036304 A CN 115036304A CN 202210505912 A CN202210505912 A CN 202210505912A CN 115036304 A CN115036304 A CN 115036304A
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彭士玮
邱德馨
陈豪育
程冠伦
曾健庭
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例涉及一种集成电路(IC)器件及其制造方法，该集成电路器件包括在第一方向上延伸并在垂直于第一方向的第二方向上具有第一节距的第一多个有源区，以及在第一方向上延伸的、从所述第一方向偏移的第二多个有源区。第一多个有源区在第一方向上，并且在第二方向上具有第二节距。第二节距与第一节距之比为3:2。

Description

集成电路器件及其制造方法
技术领域
本发明的实施例涉及集成电路器件及其制造方法。
背景技术
集成电路(IC)通常包括多个半导体器件，也称为IC器件。表示IC器件的一种方法是使用称为布局图或IC布局图的平面图。IC布局图是分阶层的，并且包括根据IC器件设计规范执行高级功能的模块。模块通常由可以包括标准单元和定制单元的单元组合构成，每个单元代表一个或多个基于IC布局图制造的半导体结构。
单元被配置为提供常见、低层级功能，该功能通常由晶体管基于栅极区执行，栅极区与有时称为氧化物定义(OD)区的有源区相交。单元的元件布置在单元边界内并且通过互连结构电连接到其他单元。
发明内容
根据本发明的实施例的一个方面，提供了一种集成电路器件，包括：第一多个有源区，在第一方向上延伸并且在垂直于第一方向的第二方向上具有第一节距；以及第二多个有源区，在第一方向上延伸，在第一方向上从第一多个有源区偏移并且在第二方向上具有第二节距，其中，第二节距与第一节距的比率为3:2。
根据本发明的实施例的另一个方面，提供了一种集成电路器件，包括：第一电源轨和第二电源轨，在第一方向上延伸；第一多个有源区，在第一方向上延伸；以及第二多个有源区，在第一方向上延伸并且在第一方向上从第一多个有源区偏移，其中，第一电源轨电连接到第一多个有源区中的第一有源区和第二多个有源区中的第一有源区，第二电源轨电连接到第一多个有源区中的第二有源区和第二多个有源区中的第二有源区，第一多个有源区包括位于第一有源区和第二有源区之间并且电连接到第二电源轨的第三有源区，并且第二多个有源区中的第一有源区和第二有源区是第二多个有源区的相邻有源区。
根据本发明的实施例的又一个方面，提供了一种制造集成电路器件的方法，方法包括：形成第一多个有源区，第一多个有源区在第一方向上延伸并且在垂直于第一方向的第二方向上具有第一节距；以及形成第二多个有源区，第二多个有源区在第一方向上延伸，在第一方向上从第一多个有源区偏移，并且在第二方向上具有第二节距，其中，第二节距与第一节距的比率为3:2。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比率绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B是根据一些实施例的IC器件的示意图。
图2A-图2C是根据一些实施例的IC器件的图。
图3是根据一些实施例的IC器件的示意图。
图4A-图4E是根据一些实施例的IC器件的示意图。
图5是根据一些实施例的制造IC器件的方法的流程图。
图6是根据一些实施例的生成IC布局图的方法的流程图。
图7是根据一些实施例的IC布局图生成系统的框图。
图8是根据一些实施例的IC制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件、材料、值、步骤、操作、布置等的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。也考虑其他组件、材料、值、步骤、操作、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在各种实施例中，基于IC布局图的IC器件包括第一区域和第二区域，在第一区域中单元行具有基于第一单元高度的第一节距，在第二区域中单元行与第一区域的单元行对齐并且具有基于第二单元高度的第二节距，从而比第一区域中的单元更高并且具有更大的速度和功率。在关键路径中包括相对较高的单元而在非关键路径中包括相对较矮的单元的电路设计因此能够比不包括相对较高和较矮的单元的设计更有效地实现高速度。
在各个实施例中，第二节距与第一节距的比率为3:2。与不包括具有3:2节距比率的相邻区域的方法相比，各种实施例能够包括与堆叠在多行中的相对较矮的单元组分离的堆叠在多行中的相对较高的单元组，从而进一步提高电路效率改进。
如下讨论的，图1A-图2C描绘了一些实施例的平面图，图3描绘了一些实施例的截面图。图4A-图4E描绘了单元配置的非限制性示例，以及图5-图8描绘了与制造相关实施例相关的特征。
下面讨论的图1A-图4E中的每个是结构/布局图，其中参考标号表示IC结构部件和IC布局部件，IC结构部件和IC布局部件用于在制造工艺中至少部分地限定相应的IC结构部件，制造工艺例如是下面关于图5讨论的方法500和/或与下面关于图8讨论的IC制造系统800相关联的IC制造流程。在一些实施例中，图1A-图4E中的一个或多个是通过执行下面关于图6讨论的方法600的一些或全部操作而生成的IC布局图中的一些或全部。因此，图1A-图4E中的每个表示从对应视角观察的对应结构的IC布局图以及平面图或截面图。
为了说明的目的，本文中的每个附图(例如图1A-图4E)被简化。这些附图是以便于下面的讨论包含和排除了多种部件的IC结构和器件的视图。在各种实施例中，除了图1A-图4E描绘的部件，IC结构、器件和/或布局图包括对应于配电结构、金属互连件、接触件、通孔、栅极结构或其他晶体管元件、隔离结构等的一个或多个部件。
图1A和图1B是根据一些实施例的IC器件100的示意图。图1A描绘了IC器件100的顶层级平面图并且包括X和Y方向。图1B描绘了IC器件100的部分的平面图、X和Y方向以及对应于下面关于图3讨论的截面图的线A-A'和B-B'。
IC器件100包括区域100A和区域100B。区域100A包括在Y方向上具有单元高度CHA(在一些实施例中也称为节距CHA)的单元行(图1A和图1B中未独立示出)，并且区域100B包括在Y方向上具有单元高度CHB(在一些实施例中也称为节距CHB)的单元行。在图1A和图1B所描绘的实施例中，区域100A在X方向上邻接区域100B，使得沿着在Y方向上延伸的至少一个边界(例如边界100AB)区域100A中的单元行的子集或全部在X方向上与区域100B中的单元行的子集或全部对齐。在一些实施例中，区域100A中的单元行的子集或全部在X方向上与区域100B中的单元行的子集或全部对齐并且通过IC器件100的第三区域(例如隔离结构)分离。
区域100A中的三个单元行的总高度3×单元高度CHA等于区域100B中两个单元行的总高度2×单元高度CHB。因此，单元高度CHB与单元高度CHA的比率，在一些实施例中也称为节距CHB与节距CHA的节距比率，等于3:2。在IC布局图包括等于3:2的节距比率的实施例中，根据IC布局图制造的IC器件100的节距比率具有在3:2的制造公差内的值，在一些实施例中亦称为大约等于3:2。
为了说明的目的，图1A描绘的IC器件100的实施例被简化。在图1A所示的实施例中，区域100A的单个实例包括总共八个单元行并且围绕包括两个单元行的区域100B的单个实例。在各种实施例中，IC器件100包括区域100A或100B中的一个或两个的多个实例，和/或区域100A或100B中的一个的实例围绕区域100A或100B中的另一个的零个、一个或多个实例。在各种实施例中，区域100A或100B的给定实例包括单元行的总数量等于一、二或三或更多。
在图1A所描绘的实施例中，IC器件100的整体以及区域100A和100B中的每个都包括单元行。在各种实施例中，IC器件100、区域100A或区域100B中的一个或多个包括一个或多个未使用部分，例如，给定的单元行的单元之间的在X方向上的间隙或在Y方向上的间隙等于单元高度CHA的一半并且对应于区域100B中的奇数行单元。在一些实施例中，IC器件100包括对应于除了区域100A和100B之外的一个或多个部件的一个或多个间隙，例如具有独立于单元行的配置的诸如电容器件的IC结构。
图1B描绘了沿边界100AB区域100A和100B中的每个的部分。区域100A的部分包括单元行CA1-CA3(由虚线边界指示)，每个都具有单元高度CHA，并且区域100B的部分包括单元行CB1和CB2，每个都具有单元高度CHB。在各种实施例中，单元行CA1-CA3中的一个或多个包括单个单元或多于一个单元，和/或单元行CB1或CB2中的一个或多个包括单个单元或多于一个单元。
单元行CA1包括有源区AA1和AA2；单元行CA2包括有源区AA3和AA4；单元行CA3包括有源区AA5和AA6；单元行CB1包括有源区AB1和AB2；单元行CB2包括有源区AB3和AB4。
有源区(区域)，例如有源区AA1-AA6或AB1-AB4，是包括在作为在半导体衬底(例如下面关于图3讨论的衬底100S)中限定有源区(结构，也称为有源区AA1-AA6或AB1-AB4)(也称为氧化物扩散或定义(OD))的部分的制造工艺中的IC布局图(例如对应于IC器件100的IC布局图)中的区域，在半导体衬底中形成一个或多个IC器件部件(例如源极/漏极区)。在一些实施例中，有源区是平面晶体管、鳍式场效应晶体管(FinFET)或全环栅(GAA)晶体管的n型或p型有源区。在各种实施例中，有源区(结构)包括以下之中的一种或多种：半导体材料，例如硅(Si)、硅锗(SiGe)、碳化硅(SiC)等；或者掺杂剂材料，例如硅酸钾、硼(B)、磷(P)、砷(As)、镓(Ga)或其他合适的材料。
在一些实施例中，有源区是包括在作为限定纳米片结构的部分的制造工艺中的IC布局图中的区域，例如，一种或多种具有n型或p型掺杂的半导体材料的一层或多层的连续体积。在各种实施例中，单独的纳米片层包括给定半导体材料的单个单层或多个单层。
有源区AA1、AA4、AA5、AB1和AB3中的每个是n型或p型中的一个，并且有源区AA2、AA3、AA6、AB2和AB4中的每个是n型或p型中的另一个。在边界100AB处，有源区AA1与有源区AB1连续，有源区AA3与有源区AB2连续，有源区AA4与有源区AB3连续，有源区AA6与有源区AB4连续，有源区AA2和AA5中的每个是不连续的。
在图1B所示的实施例中，连续的有源区对AA1/AB1、AA3/AB2、AA4/AB3和AA6/AB4中的每个包括在边界100AB处在X方向上对齐的顶部或底部边缘中的一个，使得该边缘在边界100AB处是连续的，并且底部或顶部边缘中的另一个在X方向上未对齐，使得另一个边缘在边界100AB处具有不连续性。在一些实施例中，连续有源区对AA1/AB1、AA3/AB2、AA4/AB3或AA6/AB4中的一个或多个不包括在边界100AB处在X方向上对齐的顶部或底部边缘，顶部和底部边缘中的每个由此在边界100AB处包括不连续性。
在一些实施例中，如下面关于图2A-图2C讨论的，n型有源区位于p阱中(图1B中未示出)和/或p型有源区位于n阱中。在一些实施例中，IC器件100的区域100A或100B中的一个或两个不包括n阱或p阱。
电源轨PR1-PR4在X方向上延伸跨过边界100AB。在图2B所示的实施例中，电源轨PR1沿单元行CA1和CB1的顶部边界延伸并覆盖有源区AA1和AB1；电源轨PR2沿单元行CA1和CA2之间的边界延伸覆盖有源区AA2和AA3，并进入单元行CB1覆盖有源区AB2；电源轨PR3沿单元行CA2和CA3之间的边界延伸覆盖有源区AA4和AA5，并进入单元行CB2覆盖有源区AB3；电源轨PR4沿单元行CA3和CB2的底部边界延伸覆盖有源区AA6和AB4。在一些实施例中，电源轨PR1-PR4中的一个或多个不覆盖有源区AA1-AA4、AB1或AB4中对应的一个或多个，例如在Y方向与有源区AA1-AA4、AB1或AB4中的对应一个或多个相邻。
电源轨(例如电源轨PR1-PR4)是包括在作为限定导电结构的部分的制造工艺中的IC布局图(例如对应于IC器件100的IC布局图)中的区域。导电结构包括一种或多种导电材料，诸如多晶硅、铜(Cu)、铝(Al)、钨(W)、钴(Co)、钌(Ru)，或者一种或多种其他金属，和/或一种或多种适用于为电源或参考(例如地)电压提供低电阻路径的其他材料。在一些实施例中，电源轨对应于制造工艺的第一金属层，例如金属零层或金属一层。
在有源区AA1、AA4、AA5、AB1和AB3中的每个是n型并且有源区AA2、AA3、AA6、AB2和AB4中的每个是p型的实施例中，电源轨PR1和PR3被配置为承载参考电压，并且电源轨PR2和PR4被配置为承载电源电压。在有源区AA1、AA4、AA5、AB1和AB3中的每个是p型并且有源区AA2、AA3、AA6、AB2和AB4中的每个是n型的实施例中，电源轨PR1和PR3被配置为承载电源电压，并且电源轨PR2和PR4被配置为承载参考电压。
通过上面讨论的配置以及下面关于图2A-图4E进一步讨论的配置，IC器件100包括在区域100A中的单元行CA1-CA3，区域100A邻接区域100B中的单元行CB1和CB2，并且节距CHB与节距CHA的比率为3:2。因此，IC器件100能够包括与堆叠在多行中的相对较矮的单元组分离的堆叠在多行中的相对较高单元组，使得与不包括具有3:2节距比率的相邻区域的方法相比，电路效率得到提高。
图2A-图2C是根据一些实施例的IC器件100的部分的图。图2A-图2C中的每个描绘了沿边界100AB以及X和Y方向的区域100A的单元行CA1和CA2，区域100A邻接区域100B的单元行CB1和单元行CB2的部分。在图2A-图2C描绘的实施例的每个中，单元行CA1的连续有源区AA1和单元行CB1的AB1位于连续跨越边界100AB的阱W1中，单元行CA1的有源区AA2以及连续的单元行CA2的有源区AA3和单元行CB1的AB2中的每个位于连续跨越边界100AB的阱W2中。
阱W1是n型阱或p型阱中的一个，对应于为相反的p型或n型的有源区AA1和AB1，阱W2是n型阱或p型阱中的另一个，对应于为相反的p型或n型的有源区AA2、AA3和AB2。在一些实施例中，为n型阱的阱W1或W2中的一个对应于为p型衬底或外延层的阱W1或W2中的另一个，或者为p型阱的阱W1或W2中的一个对应于为n型衬底或外延层的阱W1或W2中的另一个。
为了说明的目的，图2A-图2C中的每个描绘了阱W1和W2中的每个的单个实例。在各种实施例中，IC器件100包括阱W1的一个或多个附加实例，例如，单元行CA2的连续有源区AA4和单元行CB2的AB3位于其中的实例，和/或阱W2的一个或多个附加实例。在下面关于图2A-图2C讨论的每个实施例中，区域100A中的阱W2在Y方向上的宽度WWA大于区域100B中的宽度WWB。
阱W1和W2以及在一些实施例中的有源区AB1-AB3在边界100AB处具有对应于IC器件100的各种实施例的配置，如下面关于图2A-图2C讨论的。在一些实施例中，配置是基于IC器件100的符合一个或多个最小间距规则的布局设计，最小间距规则应用于阱W1或W2中的一个或两个与有源区AA1、AA2、AB1或AB2中的一个或多个组合。
图2A-图2C中的每个包括在Y方向上具有宽度WA的有源区AA1-AA4，以及在Y方向上具有宽度WB的有源区AB1-AB3，宽度WB大于宽度WA。随着有源区宽度增加，整体晶体管沟道宽度能够增加，使得电流、功率和速度也增加。从而宽度WB大于宽度WA对应于区域100B包括的晶体管比区域100A中包括的晶体管更大、更快并且能够处理更大功率和产生更多热量。
在一些实施例中，宽度WB比宽度WA大1.5到10倍。在一些实施例中，宽度WB比宽度WA大2到5倍。在一些实施例中，宽度WA具有从10纳米(nm)到30nm范围的值。在一些实施例中，宽度WB具有从30nm到60nm范围的值。
在图2A-图2C描绘的实施例中，区域100A中的每个有源区，例如有源区AA1-AA4，具有相同的宽度WA值，并且区域100B中的每个有源区，例如有源区AB1-AB3，具有相同的宽度WB的值。在各种实施例中，区域100A中的一个或多个有源区具有不同于一个或多个其他有源区域100A的一个或多个值的值，和/或区域100B中的一个或多个有源区具有不同于一个或多个其他有源区域100B的一个或多个值的值。
在图2A所示的实施例中，阱W1和W2共享在区域100A中的有源区AA1和AA2之间、在区域100B中的有源区AB1和AB2之间沿X方向延伸的边界(未标记)，并且在边界100AB处包括不连续性。整体阱W1位于Y方向上高于有源区AA2定位，并且整体阱W2在Y方向上低于有源区AB1定位。
在图2A所示的实施例中，区域100A中的边界在Y方向上高于区域100B中的边界定位，使得宽度WWA大于宽度WWB并且在Y方向上的偏移O1对应于不连续性。在一些实施例中，偏移O1对应于在Y方向上高于区域100A中的边界定位的区域100B中的边界，使得宽度WWB大于宽度WWA。
在一些实施例中，边界在边界100AB处不包括的不连续性，宽度WWA等于宽度WWB，并且偏移O1具有零值。在各种实施例中，偏移O1具有使得阱W1和W2中的每个成为连续的阱的值，连续的阱符合区域100A中边界和有源区AA1和AA2之间以及边界和区域100B中的有源区AB1和AB2之间的距离的最小间距规则。在一些实施例中，偏移O1具有从大于0nm到20nm范围的值。在一些实施例中，偏移O1具有从大于0nm到10nm范围的值。
在图2B所示的实施例中，区域100A中的阱W1和W2之间的边界在X方向上与有源区AB1的底部边缘对齐，并且区域100B中的阱W1和W2之间的边界在X方向上与有源区AA2对齐，使得阱W1的部分在Y方向上低于有源区AA2的部分，并且宽度WWA大于宽度WWB。
在图2B所示的实施例中，Y方向上的偏移O2对应于边界中的不连续性，并且包括在X方向上与区域100B中的阱W1的部分对齐的区域100A中的阱W2和有源区AA2中的每个的部分。在一些实施例中，偏移O2包括在X方向上与区域100B中的阱W1的部分对齐的区域100A中的整体有源区AA2。
在各种实施例中，偏移O2具有使得阱W1和W2中的每个阱成为的连续的阱的值，连续的阱符合区域100A中的边界和有源区AA1和AA2之间以及边界和区域100B中的区域AB1和AB2之间的距离的最小间距规则。在一些实施例中，偏移O2具有使宽度WB能够适应目标部件尺寸(例如鳍的数量)的值。在一些实施例中，偏移O2具有从5nm到50nm范围的值。在一些实施例中，偏移O 2具有从10nm到30nm范围的值。
在图2C描绘的实施例中，每个有源区AB1-AB3的中间部分具有宽度WB，并且每个有源区AB1-AB3的端部具有宽度WA。每个有源区对AA1/AB1、AA3/AB2和AA4/AB3由此包括在边界100AB处在X方向上对齐的顶部边缘和底部边缘中的每个，使得每个边缘在边界100AB处是连续的。
具有宽度WA的有源区AB1-AB3的端部在X方向上从边界100AB延伸偏移O3。在图2C描绘的实施例中，区域100B中的每个有源区(例如有源区AB1-AB3)的偏移O3具有相同的值。在一些实施例中，区域100B的一个或多个有源区的值不同于区域100B的一个或多个其他有源区的一个或多个偏移O3。
在一些实施例中，偏移O3的值等于IC器件100的栅极节距的一半，在一些实施例中栅极节距也称为单元多晶硅节距(CPP)。栅极节距对应于IC器件100的相邻栅极结构之间的间距，并且偏移O3具有等于栅极节距一半的值有利于区域100A和100B之间的均匀性，从而在一些实施例中支持可制造性。
在图2C描绘的实施例中，IC器件100包括在区域100A和100B中的阱W1和W2之间的边界在X方向上对齐，如上面关于图2B讨论的，除了区域100B中的边界以小于偏移O3的距离在X方向上从边界100AB偏移。阱W2由此包括在区域100B中与边界100AB相邻的具有宽度WWA的第一部分和在区域100B中具有宽度WWB的第二部分。整体有源区AA2由此在X方向上与区域100B中的阱W2的第一部分对齐。
在图2A-图2C描绘的每个实施例中，阱W2和在Y方向上位于阱W2下方的另一个阱(未示出)，例如在Y方向上倒置的阱W1的第二实例，共享在X方向上延伸并且在边界100AB处连续的边界。在一些实施例中，共享的边界包括在边界100AB处的不连续性，使得在Y方向上存在偏移(未示出)。
通过上面关于图2A-图2C讨论的配置，IC器件100能够包括区域100A中的单元行CA1-CA3，单元行CA1-CA3邻接区域100B中的单元行CB1和CB2，如上所述，从而能够实现上面关于图1A和图1B讨论的益处。
图3是根据一些实施例的IC器件100的示意图。图3包括Y方向和Z方向，并且描绘了对应于以下两个Y-Z平面的截面图：对应于图1B描绘的区域100A的单元行CA1和线A-A'的X坐标位置XA处的Y-Z平面，对应于图1B描绘的区域100B的单元行CB1和线B-B'的X坐标位置XB处的Y-Z平面。两个Y-Z平面因此由边界100AB(图3中未示出)分离。
区域100A的截面图包括单元高度CHA，区域100B的截面图包括单元高度CHB，并且每个截面图包括电源轨PR1和PR2，每个都在上面关于图1A和图1B进行了讨论。每个截面图还包括在Z方向上位于电源轨PR1和PR2下方的通孔VD的实例、在Z方向上位于通孔VD的实例下方的导电区域MD的实例以及衬底100S。区域100A的截面图包括在导电区域MD的实例和衬底100S之间的外延结构EA1-EA3的实例，并且区域100B的截面图包括在导电区域MD的实例和衬底100S之间的外延结构EB1和EB2的实例。
在一些实施例中，例如外延层EA1-EA3、EB1或EB2的外延层也称为源极/漏极(S/D)区，是包括具有与衬底100S不同的结晶结构的一种或多种半导体材料体积，例如，通过包括具有与衬底100S的掺杂类型和/或取向不同的掺杂类型和/或取向的一种或多种材料。
导电区域MD是包括在作为限定类金属部段的部分的制造工艺中的IC布局图中的区域，也称为导电部段或MD部段或者MD导电线或迹线，位于半导体衬底(例如衬底100S)和/或S/D结构(例如外延层EA1-EA3、EB1或EB2)之中和/或之上。在一些实施例中，MD部段包括至少一个金属层(例如接触层)的部分，至少一个金属层覆盖和接触衬底并且具有足够小的厚度以使得能够在MD部段和上覆金属层(例如第一金属层)之间形成绝缘层。在各种实施例中，MD部段包括铜(Cu)、银(Ag)、钨(W)、钛(Ti)、镍(Ni)、锡(Sn)、铝(Al)或另外的金属材料或者适用于在IC结构元件之间提供低电阻电连接的材料。在各种实施例中，MD部段包括具有(例如基于注入工艺的)掺杂水平的外延层，掺杂水平足以使部段具有低电阻水平。在各种实施例中，掺杂的MD部段包括Si、SiGe、SiC、B、P、As、Ga、金属或适用于提供低电阻水平的另外材料中的一种或多种。在各种实施例中，导电区域MD至少部分地限定对应于包括在一个或多个晶体管中的一个或多个S/D结构的部分或全部的MD部段。
通孔(例如通孔VD)是包括在作为限定通孔结构的部分的制造工艺中的IC布局图(例如对应于IC器件100的IC布局图)中的一个区域，该通孔结构包括如上关于电源轨PR1-PR4讨论的一种或多种导电材料。通孔结构被配置为在上层导电结构(例如电源轨)和下层导电结构(例如导电区域MD)之间提供电连接。
在图3描绘的实施例中，单元行CA1包括通过导电区域MD和通孔VD的第一实例电连接到电源轨PR1的外延层EA1，以及通过导电区域MD和通孔VD的第二实例电连接到电源轨PR2的外延层EA2。电源轨PR1的第一部分覆盖外延层EA1，电源轨PR1的第二部分在Y方向上延伸出单元行CA1并且置于衬底100S上面。电源轨PR2的第一部分覆盖外延层EA2，电源轨PR2的第二部分在Y方向上延伸出单元行CA1并且置于外延层EA2和EA3之间的衬底100S上面。单元行CA1由此不包括电源轨PR1或PR2中的任一个在Y方向上的整体宽度，并且不包括位于外延层EA1和EA2之间的衬底100S上面的电源轨PR1或PR2的部分。
单元行CB1包括通过导电区域MD的第三实例和通孔VD电连接到电源轨PR1的外延层EB1，以及通过导电区域MD的第四实例和通孔VD电连接到电源轨PR2的外延层EB2。电源轨PR1的第一部分置于外延层EB1上面，电源轨PR1的第二部分在Y方向上延伸出单元行CB1并且置于衬底100S上面。电源轨PR2的第一部分置于外延层EB2上面，电源轨PR2的第二部分在单元行CB1内沿Y方向延伸并且置于外延层EB1和EB2之间的衬底100S上面。单元行CB1由此包括电源轨PR2在Y方向上的整体宽度，并且包括置于外延层EB1和EB2之间的衬底100S上面的电源轨PR2的第二部分。
通过上面关于图3讨论的配置，IC器件100能够包括在区域100A中的单元行CA1-CA3，单元行CA1-CA3邻接区域100B中的单元行CB1和CB2，如上所述，从而能够实现上面关于图1A和图1B讨论的益处。
图4A-图4E是根据一些实施例的IC器件400A-400C的图。图4A描绘的IC器件400A是能够被包括在区域100A或100B中的任何一个中的单单元高度反相器阵列的非限制性示例；图4B描绘的IC器件400B是能够被包括在区域100A或100B中的任一个中的双单元高度反相器阵列的非限制性示例；图4C-图4E描绘的IC器件400C是能够被包括在区域100A中的三单元高度触发器的非限制性示例。
在图4A所示的非限制性示例中，IC器件400A或者包括有源区AA1和AA2并且具有对应于区域100A的单元高度CHA，或者包括有源区AB1和AB2并且具有对应于区域100B的单元高度CHB。IC器件400A包括置于有源区AA1或AB1上面的三个导电区域MD、置于有源区AA2或AB2上面的三个导电区域MD、置于有源区AA1和AA2或AB1和AB2上面的两个导电区域MD，以及置于有源区AA1和AA2或AB1和AB2上面的栅极G的六个实例。
栅极(例如栅极G)是包括在作为限定栅极结构的部分的制造工艺中的IC布局图(例如对应于IC器件100的IC布局图)中的区域。栅极结构是包括一个或多个导电部段(例如栅电极)的体积，包括基本上被一种或多种绝缘材料包围的一种或多种导电材料(例如多晶硅)、一种或多种金属和/或一种或多种其他合适的材料，一个或多个导电部段由此被配置为控制提供给下层栅极介电层的电压。
介电层(例如栅极介电层)是包括一种或多种绝缘材料(例如二氧化硅)和/或一种或多种其他合适材料(例如k值小于3.8的低k材料或k值大于3.8的高k材料)的体积，一种或多种绝缘材料适用于在IC结构元件之间提供高电阻，即电阻水平高于与基于电阻影响电路性能的一个或多个容限水平对应的预定阈值。
除了图4A描绘的部件之外，IC器件400A包括导电部件(例如通孔的实例，诸如上面关于图3讨论的通孔VD)，其被配置为在导电区域MD和电源轨PR1和PR2的实例之间、以及在被配置为传播一个或多个电信号的栅极G和导电区域MD的实例以及一个或多个导电部段之间提供电连接。IC器件400A包括图4A描绘的部件和排列为四个反相器的阵列的附加部件。
在图4B所示的非限制性示例中，IC器件400B或者包括有源区AA1-AA4并且具有对应于区域100A的两倍单元高度CHA，或者包括有源区AB1-AB4并且具有对应于区域100B的两倍单元高度CHB。IC器件400B包括置于有源区AA1或AB1上面的导电区域MD的两个实例、置于有源区AA2或AB2上面的导电区域MD的两个实例、置于有源区AA3或AB3上面的导电区域MD的两个实例、置于有源区AA3或AB3上面的导电区域MD的两个实例、置于有源区AA4或AB4上面的导电区域MD的两个实例、置于有源区AA1和AA2或AB1和AB2上面的导电区域MD的一个实例、置于有源区AA3和AA4或AB3和AB4上面的导电区域MD的一个实例、置于有源区AA1和AA2或AB1和AB2上面的栅极G的两个实例、置于有源区AA3和AA4或AB3和AB4上面的栅极G的两个实例、以及置于有源区AA1-AA4或AB1-AB4中的每个上面的栅极G的两个实例。
除了图4B描绘的部件之外，IC器件400B包括导电部件(例如通孔的实例，诸如上面关于图3讨论的通孔VD)，其被配置为在导电区域MD的实例与电源轨PR1-PR4的子集之间、以及在被配置为传播一个或多个电信号的栅极G和一个或多个导电区域MD的实例之间提供电连接。IC器件400B包括图4B描绘的部件和排列为四个反相器的阵列的附加特征。
通过上述配置，IC器件400A和400B中的每个包括IC器件100的区域100A的有源区AA1-AA4的一些或全部，或者IC器件100的区域100B的有源区AB1-AB4的一些或全部。在区域100A中实现的IC器件400A由此被配置为具有与在区域100A中实现的IC器件400B等效的器件性能，并且在区域100B中实现的IC器件400A由此被配置为具有与在区域100B中实现的IC器件400B等效的器件性能。
IC器件400A在X方向上具有对应于栅极G的栅极节距的五倍的宽度，并且在Y方向上具有等于单个单元高度CHA或CHB的高度，并且IC器件400B在X方向上具有对应于栅极节距的三倍的宽度，并且在Y方向上具有等于单元高度CHA或CHB的两倍的高度。IC器件400A由此能够具有比IC器件400B更小的面积。因为IC器件400B包括总共十个导电区域MD的实例并且IC器件400A包括总共八个导电区域MD的实例，所以IC器件400B能够比IC器件400A具有更大的布线灵活性。
基于包括能够被包括在区域100A和/或100B中的IC器件(例如IC器件400A和/或400B的一个或多个实例)的设计过程的IC器件(例如上面关于图1A-图3讨论的IC器件100)，从而能够比基于其他设计方法的IC器件更有效地结合面积和性能设计目标。IC器件400A和400B是为说明目的而提供的非限制性示例。在各种实施例中，具有与IC器件400A和400B的配置不同的配置的一个或多个IC器件能够被包括在IC器件100的区域100A和/或100B中，从而能够比基于其他设计方法的IC器件更有效地结合面积和性能设计目标。
在图4C-图4E描绘的非限制性示例中，IC器件400C包括有源区AA1-AA6和电源轨PR1-PR4，每个都在上面关于IC器件100和图1A-图3进行了讨论。IC器件400C对应于根据图4C描绘的示意图、图4D描绘的后段制程(BEOL)部件的布置、图4E描绘的中段制程(MEOL)和/或前段制程(FEOL)部件的布置配置的触发器电路。
如图4C的示意图所示，IC器件400C包括电路部分P1-P7，部分P1-P7中的每个包括一个或多个PMOS晶体管(未标记)和一个或多个NMOS晶体管(未标记)。部分P1是选择电路，被配置为接收外部信号SI、SE和D、来自部分P5的信号SEB，并且响应于信号SI、SE、SEB和D输出信号mx1和mx2。部分P2是主开关，被配置为接收来自部分P1的信号mx1和mx2、来自部分P3的信号mlb、来自部分P6的时钟信号cb和来自部分P7的时钟信号cbb，并且响应于信号mx1和mx2以及时钟信号cb和cbb输出信号mxx。部分P3是从开关，被配置为接收来自部分P2的信号mxx、来自部分P4的信号slbx、来自部分P6的时钟信号cb和来自部分P7的时钟信号cbb，并且响应于信号mxx和slbx和时钟信号cb和cbb输出信号mlb和sla。部分P4是输出电路，被配置为接收信号sla，并且响应于信号sla输出信号slbx和Q。部分P5是反相器，被配置为接收信号SE，并且响应于信号SE输出信号SEB；部分P6是反相器，被配置为接收时钟信号CP，并且响应于时钟信号CP输出时钟信号cb；部分P7是反相器，被配置为接收时钟信号cb，并且响应于时钟信号cb输出时钟信号cbb。
如图4D描绘的，IC器件400C的部分P1和P7在电源轨PR4和PR3之间彼此相邻地定位，部分P2和P6在电源轨PR3和PR2之间彼此相邻地定位，部分P3和P5在电源轨PR2和PR1之间彼此相邻地定位，并且部分P4在电源轨PR3和PR1之间相邻于部分P2和P3定位。
除了包括电源轨PR1-PR4的对应部分之外，IC器件400C的部分P1-P7中的每个都包括上面关于图4A和图4B讨论的栅极G、金属部段M1、通孔V1和金属部段M2中的每个的一个或多个实例的部分或全部。为了清楚起见，标记了栅极G、通孔V1以及金属部段M1和M2中的每个的单个实例。
金属部段M1是与电源轨PR1-PR4位于相同的层中的导电结构，例如第一金属层或金属零层。金属部段M2是位于金属部段M1和电源轨PR1-PR4之上的金属层中的导电结构，例如第二金属层或金属一层。通孔V1是位于金属部段M1和M2之间的通孔结构，并且被配置为将金属部段M1和M2彼此电连接。
如图4E描绘的，IC器件400C还包括上面关于图3讨论的导电部段MD和通孔VD的实例以及栅极通孔VG。为了清楚起见，标记了导电部段MD、通孔VD和栅极通孔VG中的每个的单个实例。
栅极通孔VG是位于栅极G和金属部段M1之间并且被配置为将栅极G的栅电极和金属部段M1彼此电连接的通孔结构。
IC器件400C具有对应于栅极G的栅极节距的七倍的X方向上的宽度和等于单元高度CHA的三倍的Y方向上的高度。因此，IC器件400C能够比其他方法(例如，Y方向上的高度等于单元高度的一倍或两倍的方法)中的触发器电路具有更小的面积。IC器件400C是为说明目的而提供的非限制性示例。在各种实施例中，具有不同于IC器件400C的配置的一个或多个IC器件包括大于两倍单元高度的高度，并且因此能够比不包括大于两倍单元高度的高度的方法具有更小的面积。
基于包括能够被包括在区域100A中的如图4C-图4E描绘的IC器件400C的设计过程的IC器件(例如上面关于图1A-图3讨论的IC器件100)，因此能够比基于其他设计方法(例如，在Y方向上的高度的倍数被限制为一或二的方法)的IC器件具有减小的面积。
图5是根据一些实施例的制造IC器件的方法500的流程图。方法500可用于形成上面关于图1A-图3讨论的IC器件100和/或上面参考图4A-图4E讨论的IC器件400A-400C。
在一些实施例中，方法500的操作以图5描绘的顺序执行。在一些实施例中，方法500的操作以不同于图5的顺序的顺序执行。在一些实施例中，在方法500的操作之前、期间和/或之后执行一个或多个附加操作。
在一些实施例中，执行方法500的一些或全部操作包括执行如下面关于IC制造系统800和图8讨论的一个或多个操作。
在操作510处，在一些实施例中，在半导体衬底中形成第一阱。形成第一阱包括执行一个或多个制造操作，例如沉积、注入或其他适合于在衬底中形成掺杂区的工艺。
在各种实施例中，形成第一阱包括在p型衬底或外延层中形成n阱，或者在n型衬底或外延层中形成p阱。在一些实施例中，形成第一阱包括在衬底或外延层中形成第一阱和第二阱，第一阱和第二阱包括n阱和p阱。
在一些实施例中，形成第一阱包括形成在第一区域中具有第一宽度并且在与第一区域相邻的第二区域中具有第二宽度的第一阱，第一宽度大于第二宽度。在一些实施例中，形成第一阱包括形成在区域100A中具有宽度WWA并且在区域100B中具有宽度WWB的阱W1，如上面关于图2A-图2C讨论的。在一些实施例中，形成第一阱包括在区域100A和100B中形成阱W1和W2中的每个，如上面关于图2A-图2C讨论的。
在一些实施例中，形成第一阱包括在第一区域中形成第一部分以及在第二区域中形成第二部分，第一部分和第二部分由IC结构(例如隔离结构)分离。
在操作520处，在衬底中形成第一多个有源区和第二多个有源区。形成第一多个有源区和第二有源区包括根据形成一个或多个有源区(例如，上面关于图1A-图4E讨论的有源区AA1-AA6和AB1-AB4)执行一个或多个制造操作，例如沉积和/或注入工艺。
形成第一多个有源区包括第一多个有源区在第一方向上延伸并且在垂直于第一方向的第二方向上具有第一节距，并且形成第二多个有源区包括第二多个有源区在第一方向上延伸、在第一方向上从第一多个有源区偏移并且在第二方向上具有第二节距。第二节距与第一节距的比率为3:2。
在一些实施例中，形成第一多个有源区和第二多个有源区包括形成具有节距CHA的有源区AA1-AA6以及形成具有节距CHB的有源区AB1-AB4，如上面关于图1A-图3讨论的。
在一些实施例中，形成第一多个有源区包括在阱中形成第一多个有源区的第一和第二有源区，例如在阱Wl中形成有源区AA2和AA3，如上面关于图2A-图2C讨论的，并且形成第二多个有源区包括形成在阱中并与第一多个有源区的第一有源区连续的第二多个有源区的第一有源区，例如，在阱W1中形成有源区AB2，如上面关于图2A-图2C讨论的。
在操作530处，在一些实施例中，形成包括第一多个有源区的第一多个晶体管，并且形成包括第二多个有源区的第二多个晶体管。形成第一和第二多个晶体管的晶体管包括执行多个制造操作，例如光刻、扩散、沉积、蚀刻、平坦化或者适合于构建与源极和漏极结构相邻且置于半导体晶圆的有源区上面的栅极结构的其他操作中的一个或多个。在各种实施例中，形成第一和第二多个晶体管包括形成平面晶体管、FinFET晶体管、GAA晶体管或其他合适的IC器件。
在各种实施例中，形成第一和第二多个晶体管包括根据在第一和第二多个有源区中和/或上形成S/D结构(例如上面关于图3讨论的外延结构EA1-EA3、EB1和EB2)、在S/D结构上的导电结构(例如上面关于图3-图4E讨论的导电区域MD)、栅极结构(例如上面关于图4A-图4E讨论的栅极G)以及通孔结构(例如上面关于图3-图4E讨论的通孔VD和VG)，来执行一个或多个制造操作。
在操作540处，在一些实施例中，构造到达第一和第二多个晶体管中的每个的电连接，电连接包括多个电源轨。构建电连接包括构建被配置为传播一个或多个电信号和/或电源电平的多个导电结构。
形成导电结构(例如栅极或漏极通孔、信号线、金属线、电源轨等)包括执行多个制造操作(包括沉积和图案化一个或多个光刻胶层)、执行一个或多个蚀刻工艺以及执行一种或多种沉积工艺，由此将一种或多种导电材料配置为形成由一个或多个连续介电层围绕的连续低电阻结构，由此该连续低电阻结构选择性地电连接到各种相邻部件或与各种相邻部件电隔离。在一些实施例中，形成导电结构包括执行镶嵌或双镶嵌工艺。
在一些实施例中，构建电连接包括构建以上参考图3-图4E讨论的通孔VD、VG或V1以及金属部段MD、M1或M2中的一个或多个。
在一些实施例中，构建包括多个电源轨的电连接包括构建上面关于图1B-图4E讨论的电源轨PR1-PR4。在一些实施例中，构建多个电源轨包括构建置于第一多个有源区的第一和第二有源区以及第二多个有源区的第一有源区上面的多个电源轨的电源轨，例如构建如上面关于图1B讨论的置于有源区AA2、AA3和AB2上面的电源轨PR2。
通过执行方法500的一些或全部操作制造包括第一区域的IC器件，该第一区域包括具有第一节距的第一多个有源区，该第一多个有源区与具有第二节距的第二多个有源区偏移，从而获得上面关于IC器件100和400A-400C讨论的益处。
图6是根据一些实施例生成对应于IC器件的IC布局图的方法600的流程图，例如上面关于图1A-图4E讨论的IC布局图/器件100或400A-400C。
在一些实施例中，方法600中的一些或全部由计算机的处理器执行，例如IC设计系统700的处理器702，如下面关于图7讨论的。
方法600的一些或全部操作能够作为在设计室(例如下面关于图8讨论的设计室820)中执行的设计程序的部分被执行。
在一些实施例中，方法600的操作以图6中的顺序执行。在一些实施例中，方法600的操作同时和/或以不同于图6中的顺序的顺序执行。在一些实施例中，在执行方法600的一项或多项操作之前、之间、期间和/或之后执行一项或多项操作。
在操作610处，在一些实施例中，在IC布局图中限定第一阱。在各种实施例中，限定第一阱包括在p型衬底或外延层中限定n阱或者在n型衬底或外延层中限定p阱。在一些实施例中，限定第一阱包括在衬底或外延层中限定第一阱和第二阱，第一阱和第二阱包括n阱和p阱。
在一些实施例中，限定第一阱包括在IC布局图的相应第一区域和第二区域中限定第一阱的第一部分和第二部分，例如上面关于图1A-图4E讨论的IC器件100的区域100A和100B。
在一些实施例中，限定第一阱包括限定在第一区域中具有第一宽度并且在与第一区域相邻的第二区域中具有第二宽度的第一阱，第一宽度大于第二宽度。在一些实施例中，限定第一阱包括限定阱W1，阱W1在区域100A中具有宽度WWA并且在区域100B中具有宽度WWB，如上面关于图2A-图2C讨论的。
在一些实施例中，限定第一阱包括在区域100A和100B中限定阱W1和W2中的每个，如上面关于图2A-图2C讨论的。
在一些实施例中，限定第一阱包括限定第一区域中的第一部分和第二区域中的第二部分，第一部分和第二部分由限定IC结构的区域分离，例如限定IC结构的隔离结构。
在操作620处，第一多个有源区被布置在IC布局图的第一区域中并且第二多个有源区被布置在IC布局图的第二区域中。第二多个有源区的对应的第二节距与第一多个有源区的对应的第一节距的比率为3:2。
布置第一多个有源区包括第一多个有源区在第一方向上延伸并且在垂直于第一方向的第二方向上具有第一节距，并且布置第二多个有源区包括第二多个有源区在第一方向上延伸、在第一方向上从第一多个有源区偏移并且在第二方向上具有第二节距。
在一些实施例中，布置第一多个有源区和第二多个有源区包括将第一多个有源区和第二多个有源区布置在IC布局图的相应第一区域和第二区域中，例如上面关于图1A-图4E讨论的IC器件100的区域100A和100B。
在一些实施例中，布置第一多个有源区和第二多个有源区包括布置具有节距CHA的有源区AA1-AA6和形成具有节距CHB的有源区AB1-AB4，如上面关于图1A-图3讨论的。
在一些实施例中，布置第一多个有源区包括在阱中限定第一多个有源区的第一有源区和第二有源区，例如在阱Wl中限定有源区AA2和AA3，如上面关于图2A-图2C讨论的，布置第二多个有源区包括在阱中限定第二多个有源区的第一有源区并与第一多个有源区的第一有源区连续，例如，在阱W1中限定有源区AB2，如上面关于图2A-图2C讨论的那样。
在操作630处，具有等于第一节距的第一单元高度的第一多个单元被放置在第一区域中，并且具有等于第二节距的第二单元高度的第二多个单元被放置在第二区域中。
在一些实施例中，将具有第一单元高度的第一多个单元放置在第一区域中并且将具有第二单元高度的第二多个单元放置在第二区域中包括将具有单元高度CHA的单元行CA1-CA3中的一个或多个放置在区域100A中以及将具有单元高度CHB的单元行CB1和CB2中的一个或两个放置在区域100B中，如上面关于图1A-图3讨论的。
在各种实施例中，将具有第一单元高度的第一多个单元放置在第一区域中包括放置总高度等于单元高度或两倍于单元高度的一个或多个单元，例如基于单元高度CHA的IC器件400A和/或400B，如关于图4A和图4B讨论的，和/或具有大于两倍单元高度的一个或多个单元，例如，关于图4C-图4E讨论的IC器件400C。
在各种实施例中，将具有第二单元高度的第二多个单元放置在第二区域中包括放置总高度等于单元高度或两倍单元高度的一个或多个单元，例如基于单元高度CHB的IC器件400A和/或400B，如下面关于图4A和图4B讨论的，和/或一个或多个单元具有大于两倍的单元高度，例如单元高度CHB的多倍。
在一些实施例中，将具有第一单元高度的第一多个单元放置在第一区域中并且将具有第二单元高度的第二多个单元放置在第二区域中包括确定第二多个单元中的一个或多个单元都包括在与IC布局图相对应的IC器件的时序关键路径中。
确定单元是IC器件的时序关键路径的部分包括确定单元的一个或多个晶体管对时序相关的单元性能具有显著影响。对时序相关单元性能的影响的显著性基于一个或多个预定标准，例如上升时间、下降时间、开关速度、电路带宽等。
在各种实施例中，确定单元是IC器件的时序关键路径的部分是通过接收用户输入和/或通过基于布局设计执行一种或多种算法(例如一种或多种电路仿真)来执行的，该布局设计对应于包括单元的IC器件的全部IC布局图的一些。
在各种实施例中，确定单元是IC器件的时序关键路径的部分是基于一个或多个制造配方参数、一个或多个电路性能规范和/或一个或多个电路配置标准，例如并联或串联晶体管排列。
在一些实施例中，将具有第一单元高度的第一多个单元放置在第一区域中并且将具有第二单元高度的第二多个单元放置在第二区域中包括限定与第一和第二区域中的每个重叠的多个电源轨，例如，限定上面关于图1A-图4E讨论的电源轨PR1-PR4。
在操作640处，生成IC布局图，并且在一些实施例中，将IC布局图储存在储存设备中。在一些实施例中，生成IC布局图包括使用IC设计系统(例如IC设计系统700，如下面关于图7讨论的)生成具有GDSII文件格式、DFII文件格式或其他合适格式的电子文件。
在各种实施例中，将IC布局图存储在存储设备中包括将IC布局图存储在非易失性计算机可读存储器或单元库(例如数据库)中，和/或包括通过网络存储IC布局图。在一些实施例中，将IC布局图储存在储存设备中包括将IC布局图储存在IC设计存储器707中或者通过IC设计系统700的网络714，如下面关于图7讨论的。
在操作650处，在一些实施例中，基于IC布局图在半导体IC的层中制造一个或多个半导体掩模中的至少一个或至少一个组件。下面参考图8讨论在半导体IC的层中制造一个或多个半导体掩模或至少一个组件。
在操作660处，在一些实施例中，基于IC布局图执行一个或多个制造操作。在一些实施例中，执行一个或多个制造操作包括基于IC布局图执行一个或多个光刻曝光。基于IC布局图执行一个或多个制造操作，例如，一个或多个光刻曝光，将在下面关于图8进行讨论。
通过执行方法600的一些或全部操作，对应于包括第一区域的IC器件生成IC布局图，第一区域包括第一多个有源区，第一多个有源区具有与第二多个有源区的第二节距偏移的第一节距，从而获得上面讨论的关于IC器件100和400A-400C的益处。
图7是根据一些实施例的IC设计系统700的框图。根据一些实施例，例如使用IC设计系统700，本文描述的根据一个或多个实施例设计IC布局图的方法是可实施的。在一些实施例中，IC设计系统700是可用于执行APR方法的APR系统，包括APR系统或者是APR系统的部分。
在一些实施例中，IC设计系统700是通用计算设备，包括硬件处理器702和非暂时性计算机可读储存介质704。储存介质704除其他外被编码有(即，存储)计算机程序代码706，即一组可执行指令。通过硬件处理器702对指令706的执行(至少部分地)代表EDA工具，EDA工具实现方法的部分或全部，例如生成上述IC布局图的方法600(下面提到的过程和/或方法)。
处理器702经由总线708电耦合到计算机可读储存介质704。处理器702还通过总线708电耦合到I/O接口710。网络接口712也通过总线708电连接到处理器702。网络接口712连接到网络714，使得处理器702和计算机可读储存介质704能够经由网络714连接到外部元件。处理器702被配置为执行编码在计算机可读储存介质704中的计算机程序代码706，以使IC设计系统700可用于执行所述过程和/或方法的部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读储存介质704是电子的、磁性的、光学的、电磁的、红外线的和/或半导体系统(或装置或设备)。例如，计算机可读储存介质704包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读储存介质704包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，储存介质704储存计算机程序代码706，该计算机程序代码706被配置为使IC设计系统700(其中这种执行(至少部分地)表示EDA工具)可用于执行所述过程和/或方法的部分或全部。在一个或多个实施例中，储存介质704还储存有助于执行所述过程和/或方法的部分或全部的信息。在一个或多个实施例中，储存介质704包括IC设计储存器707，其被配置为存储一个或多个IC布局图，例如上面关于图1A-图4E讨论的IC布局图100或400A-400C。
IC设计系统700包括I/O接口710。I/O接口710耦合到外部电路。在一个或多个实施例中，I/O接口710包括用于将信息和命令传送到处理器702的键盘、小键盘、鼠标、轨迹球、轨迹板、触摸屏和/或光标方向键。
IC设计系统700还包括耦合到处理器702的网络接口712。网络接口712允许IC设计系统700与一个或多个其他计算机系统连接到的网络714进行通信。网络接口712包括无线网络接口，例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，提到的过程和/或方法的部分或全部在两个或多个IC设计系统700中实现。
IC设计系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括指令、数据、设计规则、标准单元库和/或其他参数中的一项或多项以供处理器702处理。信息经由总线708传送到处理器702。IC设计系统700被配置为通过I/O接口710接收与UI(用户界面)相关的信息。信息作为用户接口(UI)742储存在计算机可读介质704中。
在一些实施例中，提到的过程和/或方法的部分或全部被实现为由处理器执行的独立软件应用程序。在一些实施例中，提到的过程和/或方法的部分或全部被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，提到的过程和/或方法的部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实现为作为EDA工具的部分的软件应用程序。在一些实施例中，提到的过程和/或方法的部分或全部被实现为由IC设计系统700使用的软件应用程序。在一些实施例中，包括标准单元的布局图是使用诸如可从CADENCE DESIGN SYSTEMS,Inc.获得的
Figure BDA0003636110780000241
或其他合适的布局生成工具的工具生成的。
在一些实施例中，处理被实现为储存在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置储存或存储单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、半导体存储器(诸如ROM、RAM、存储卡等)中的一个或多个。
图8是根据一些实施例的IC制造系统800以及与其相关联的IC制造流程的框图。在一些实施例中，基于IC布局图，使用制造系统800在半导体集成电路的层中制造以下之中的至少一个：(A)一个或多个半导体掩模或(B)至少一个组件。
如图8所示，IC制造系统800包括在设计、开发和制造周期中彼此交互的实体，诸如设计室820、掩模室830和IC厂商/制造商(“fab”)850，和/或与制造IC器件860相关的服务。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和IC fab 850中的两个或更多个由单个更大的公司拥有。在一些实施例中，设计室820、掩模室830和IC fab850中的两个或更多个共存于公共设施中并使用公共资源。
设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822包括各种几何图案，例如，上面讨论的IC布局图。几何图案对应于构成要制造的IC器件860的各种组件的金属、氧化物或半导体层的图案。各层组合形成各种IC部件。例如，IC设计布局图822的部分包括将形成在半导体中形成衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层中的各种IC部件，诸如有源区、栅电极、源极和漏极、层间互连的金属线或通孔、以及用于键合焊盘的开口。设计室820实施适当的设计程序以形成IC设计布局图822。设计程序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图822呈现在一个或多个具有几何图案信息的数据文件中。例如，IC设计布局图822可以以GDSII文件格式或DFII文件格式表示。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模845以用于根据IC设计布局图822制造IC器件860的各个层。掩模屋830执行掩模数据准备832，其中IC设计布局图822被翻译成代表性数据文件(RDF)。掩模数据准备832将RDF提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底(诸如掩模(掩模版)845或半导体晶圆853)上的图像。设计布局图822由掩模数据准备832操作以符合掩模写入器和/或IC fab 850的要求。在图8中，掩模数据准备832和掩模制造844被示为单独的元件。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效果等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用将OPC视为逆成像问题的逆光刻技术(ILT)。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，该掩模规则检查器检查IC设计布局图822，该IC设计布局图822在OPC中利用一组掩模创建规则进行处理，该掩模创建规则包含某些几何和/或连接性限制确保足够的余量以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以撤销由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，其模拟将由IC晶圆厂850实施以制造IC器件860的处理。LPC基于IC设计布局图822模拟该处理以创建模拟的LPC模拟中的处理参数，处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因素等或它们的组合。在一些实施例中，在LPC创建了模拟制造器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图822。
应当理解，为了清楚起见，对掩码数据准备832的上述描述已被简化。在一些实施例中，数据准备832包括附加特征，诸如逻辑操作(LOP)，以根据制造规则修改IC设计布局图822。此外，在数据准备832期间应用于IC设计布局图822的过程可以以各种不同的顺序执行。
在掩模数据准备832之后和掩模制造844期间，基于修改的IC设计布局图822制造掩模845或一组掩模845。在一些实施例中，掩模制造844包括基于在IC设计布局图822执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个电子束的机制用于基于修改的IC设计布局图822在掩模(光掩模或掩模版)845上形成图案。掩模845可以以各种技术形成。在一些实施例中，掩模845使用二元技术形成。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如光致抗蚀剂)的辐射束(例如紫外(UV)或EUV束)被不透明区域阻挡并透过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如铬)。在另一示例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，形成在相移掩模上的图案中的各种特征被配置为具有适当的相位差以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造844产生的掩模用于多种工艺。例如，这样的掩模用于离子注入工艺中以在半导体晶圆853中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆853中形成各种蚀刻区域，和/或用于其他合适的工艺中。
IC fab 850是IC制造企业，其包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC Fab 850是半导体代工厂。例如，可能有一个制造设施用于多个IC产品的前端制造(前端制程(FEOL)制造)，而第二制造设施可以提供用于IC产品的互连件和封装件的后端制造(后端制程(BEOL)制造)，而第三家制造工厂可以为代工业务提供其他服务。
IC fab 850包括晶圆制造工具852，晶圆制造工具852被配置为在半导体晶圆853上执行各种制造操作，从而根据掩模(例如掩模845)制造IC器件860。在各种实施例中，制造工具852包括晶圆步进机、离子注入机、光刻胶涂布机、工艺室(例如CVD室或LPCVD炉)、CMP系统、等离子蚀刻系统、晶圆清洁系统或其他能够执行如本文讨论的一种或多种合适的制造工艺的制造设备。
IC晶圆厂850使用由掩模室830制造的掩模845来制造IC器件860。因此，IC晶圆厂850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，由IC制造厂850使用掩模845制造半导体晶圆853以形成IC器件860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图822进行一次或多次光刻曝光。半导体晶圆853包括其上形成有材料层的硅衬底或其他适当的衬底。半导体晶圆853还包括各种掺杂区、介电特征、多层级互连件等(在随后的制造步骤中形成)中的一个或多个。
关于IC制造系统(例如图8的系统800)和与其相关联的IC制造流程的细节例如在以下各项中找到：2016年2月9日授权的美国专利授予第9,256,709号、2015年10月1日公开的美国专利第20150278429号、2014年2月6日公开的美国专利授权第20140040838号和2007年8月21日授予的美国专利第7,260,442号，该等专利中每个的全部内容通过引用并入于此。
例如，在美国专利号9,256,709中，在设计室(或设计团队)生成IC设计布局。IC设计布局包括为IC器件设计的各种几何图案。几何图案对应于构成要制造的IC器件的各种组件的金属，氧化物或半导体层的图案。各个层组合形成各种IC功能。例如，IC设计布局的部分包括各种IC部件，例如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。设计室执行适当的设计过程以形成IC设计布局。设计过程可以包括逻辑设计、物理设计和/或布局布线。IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。掩模室使用IC设计布局来制造一个或多个掩模，掩模用于根据IC设计布局来制造IC器件的各个层。掩模室执行掩模数据准备，其中将IC设计布局转换成可以由掩模编写器物理写入的形式，其中将由掩模数据准备准备的设计布局修改为遵守特定的掩模制造商和/或掩模厂商，然后进行制造。在本实施例中，掩模数据准备和掩模制造被图示为单独的元件，然而，掩模数据准备和掩模制造可以被统称为掩模数据准备。掩模数据准备通常包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，诸如可能由于衍射、干涉或其他处理效应而引起的那些图像误差。掩模数据准备可以包括其他分辨率增强技术(RET)，例如离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术或其组合。掩模数据准备132还包括掩模规则检查器(MRC)，掩模规则检查器使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则可以包含一些几何和连通性限制以确保足够的裕度。
例如，在美国授权前公开号20150278429中，在一个实施例中，IC制造系统可以采用无掩模光刻技术，诸如电子束光刻或光学无掩模光刻。在这样的系统中，掩模制造被旁路，并且IC设计布局通过适合于利用特定的无掩模光刻技术进行晶圆处理的数据准备来修改。数据准备修改了适合于IC制造系统中的后续操作的设计布局。数据准备的结果以一个或多个数据文件表示，例如GDSII文件格式或DFII文件格式的文件。一个或多个数据文件包括几何图案的信息，例如表示主要设计图案和/或辅助部件的多边形。在本实施例中，一个或多个数据文件还包括由数据准备产生的辅助数据。辅助数据将用于增强IC制造系统的各种操作，例如由掩模室进行的掩模制造和由IC制造商进行的晶圆曝光。
例如，在授权前公告号第20140040838号中，IC设计布局被呈现在具有几何图案信息的一个或多个数据文件中。在一示例中，IC设计布局以本领域已知的“GDS”格式表示。在替代实施例中，IC设计布局可以以诸如DFII、CIF、OASIS或任何其他合适的文件类型的替代文件格式在IC制造系统中的组件之间传输。IC设计布局300包括代表集成电路的部件的各种几何图案。例如，IC设计布局可以包括主要的IC部件，例如有源区、栅电极、源极和漏极、金属线、层间互连通孔，以及用于在半导体中形成的用于焊盘的开口，开口将形成在半导体衬底(例如硅晶圆)和设置在半导体衬底上的各种材料层。IC设计布局还可以包括一些辅助部件，诸如用于成像效果、处理增强和/或掩模识别信息的那些部件。
例如，在美国专利第7,260,442号中，掩模制造系统包括：用于加工掩模的加工工具；与处理工具连接的计量工具，用于检查掩模并获得检查结果；控制器，与处理工具和计量工具耦接，用于生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果对制造模型进行校准。掩模制造系统可以包括至少一个处理工具、计量工具、控制器、数据库和制造执行系统。处理工具可以是曝光工具、显影剂、蚀刻机或光刻胶剥离剂。计量工具执行蚀刻后检查或剥离后检查，并分别获得蚀刻后检查结果或剥离后检查结果。控制器用于处理工具的运行到运行控制，包括前馈控制和后馈控制。控制器从计量工具接收蚀刻后或剥离后检查结果，并从数据库中检索器件和材料数据。与制造执行系统连接的控制器生成处理工具的制造模型，并根据设备数据、材料数据和掩模的检查结果来校准制造模型。控制器还监视处理工具的操作条件并在处理期间调整处理工具的制造模型。
在一些实施例中，IC器件包括：第一多个有源区，在第一方向上延伸并且在垂直于第一方向的第二方向上具有第一节距；以及第二多个有源区，在第一方向上延伸，在第一方向上从第一多个有源区偏移并且在第二方向上具有第二节距，其中，第二节距与第一节距的比率为3:2。在一些实施例中，第一多个有源区包括与相邻n型有源区的对交替的相邻p型有源区的对，并且第二多个有源区包括一个或多个子集，每个子集包括总共四个相邻有源区，四个相邻有源区被布置为与独立n型有源区交替的独立p型有源区。在一些实施例中，第一多个有源区中的有源区在第二方向上具有第一宽度，并且第二多个有源区中的有源区在第二方向上具有大于第一宽度的第二宽度。在一些实施例中，第一多个有源区中的每个有源区具有相同的第一宽度的第一宽度，并且第二多个有源区中的每个有源区具有相同的第二宽度的第二宽度。在一些实施例中，IC器件包括在第一方向上延伸的多个电源轨，其中多个电源轨中的每个电源轨位于第一多个有源区中的相邻p型有源区或者第一多个有源区中的相邻n型有源区之间，并且多个电源轨中的第一至第四相邻电源轨与第二多个有源区的一个或多个子集中的子集对齐。在一些实施例中，多个电源轨中的第一至第四相邻电源轨中的第二电源轨覆盖第二多个有源区的独立p型有源区，并且多个电源轨中的第一至第四相邻电源轨中的第三电源轨覆盖第二多个有源区的独立n型有源区。在一些实施例中，第一多个有源区在第二方向上延伸的边界处与第二多个有源区相邻，连续的阱跨过边界延伸，第一多个有源区中的相邻有源区的对位于连续的阱中，并且第二多个有源区中的单个有源区位于连续的阱中并且与第一多个有源区中的相邻有源区的对中的第一有源区连续。在一些实施例中，对应于第一多个有源区中的相邻有源区的对的位置的连续的阱的第一部分在第二方向上具有第一宽度，对应于第二多个有源区中的单个有源区的位置的连续的阱的第二部分在第二方向上具有第二宽度，并且第一宽度大于第二宽度。在一些实施例中，连续的阱的第二部分在第一方向上与第一多个有源区中的相邻有源区的对中的第二有源区对齐。在一些实施例中，连续的阱是n型阱，并且第一多个有源区中的相邻有源区的对和第二多个有源区中的单个有源区中的有源区中的每个是p型有源区。
在一些实施例中，IC器件包括：第一电源轨和第二电源轨，在第一方向上延伸；第一多个有源区，在第一方向上延伸；以及第二多个有源区，在第一方向上延伸并且在第一方向上从第一多个有源区偏移。第一电源轨电连接到第一多个有源区中的第一有源区和第二多个有源区中的第一有源区，第二电源轨电连接到第一多个有源区中的第二有源区和第二多个有源区中的第二有源区，第一多个有源区包括位于第一有源区和第二有源区之间并且电连接到第二电源轨的第三有源区，并且第二多个有源区中的第一有源区和第二有源区是第二多个有源区的相邻有源区。在一些实施例中，第一多个有源区中的第一有源区与第二多个有源区中的第一有源区连续，并且第一多个有源区中的第二有源区与第二多个有源区中的第二有源区连续。在一些实施例中，IC器件包括阱，其中第一多个有源区中的第二有源区和第三有源区以及第二多个有源区中的第二有源区中的每个位于阱中。在一些实施例中，第一电源轨覆盖第一多个有源区中的第一有源区和第二多个有源区中的第一有源区中的每个，并且第二电源轨覆盖第一多个有源区中的第二有源区和第二多个有源区中的第二有源区中的每个。在一些实施例中，第一多个有源区和第二多个有源区中的每个覆盖衬底，并且第二电源轨在第一多个有源区中的第二有源区和第三有源区之间以及在第二多个有源区中的第一有源区和第二有源区之间覆盖衬底。在一些实施例中，第一多个有源区中的每个有源区在垂直于第一方向的第二方向上具有第一宽度，并且第二多个有源区中的每个有源区在第二方向上具有大于第一宽度的第二宽度。
在一些实施例中，制造IC器件的方法包括：形成第一多个有源区，第一多个有源区在第一方向上延伸并且在垂直于第一方向的第二方向上具有第一节距；形成第二多个有源区，第二多个有源区在第一方向上延伸，在第一方向上从第一多个有源区偏移，并且在第二方向上具有第二节距。第二节距与第一节距的比率为3:2。在一些实施例中，该方法包括形成阱，其中形成第一多个有源区包括形成位于阱中的第一多个有源区的第一有源区和第二有源区，并且形成第二多个有源区包括形成位于阱中并且与第一多个有源区中的第一有源区连续的第二多个有源区的第一有源区。在一些实施例中，形成阱包括形成阱具有在第二方向上对应于第一多个有源区的第一有源区和第二有源区的第一宽度以及在第二方向上对应于第二多个有源区的第一有源区的第二宽度，并且第一宽度大于第二宽度。在一些实施例中，该方法包括：形成包括第一多个有源区的第一多个晶体管和包括第二多个有源区的第二多个晶体管，以及构造到达第一多个晶体管和第二多个晶体管中的每个的电连接，电连接包括多个电源轨，其中多个电源轨中的电源轨覆盖第一多个有源区中的第一和第二有源区以及第二多个有源区中的第一有源区。
本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：
第一多个有源区，在第一方向上延伸并且在垂直于所述第一方向的第二方向上具有第一节距；以及
第二多个有源区，在所述第一方向上延伸，在所述第一方向上从所述第一多个有源区偏移并且在所述第二方向上具有第二节距，
其中，所述第二节距与所述第一节距的比率为3:2。
2.根据权利要求1所述的集成电路器件，其中
所述第一多个有源区包括与相邻n型有源区的对交替的相邻p型有源区的对，并且
所述第二多个有源区包括一个或多个子集，每个子集包括总共四个相邻有源区，所述四个相邻有源区被布置为与独立n型有源区交替的独立p型有源区。
3.根据权利要求2所述的集成电路器件，其中
所述第一多个有源区中的所述有源区在所述第二方向上具有第一宽度，并且
所述第二多个有源区中的所述有源区在所述第二方向上具有大于所述第一宽度的第二宽度。
4.根据权利要求3所述的集成电路器件，其中
所述第一多个有源区中的每个有源区具有相同的第一宽度的第一宽度，并且
所述第二多个有源区中的每个有源区具有相同的第二宽度的第二宽度。
5.根据权利要求2所述的集成电路器件，还包括在所述第一方向上延伸的多个电源轨，其中
所述多个电源轨中的每个电源轨位于所述第一多个有源区中的相邻p型有源区或者所述第一多个有源区中的相邻n型有源区之间，并且
所述多个电源轨中的第一至第四相邻电源轨与所述第二多个有源区的所述一个或多个子集中的子集对齐。
6.根据权利要求5所述的集成电路器件，其中
所述多个电源轨中的所述第一至第四相邻电源轨中的第二电源轨覆盖所述第二多个有源区的独立p型有源区，并且
所述多个电源轨中的所述第一至第四相邻电源轨中的第三电源轨覆盖所述第二多个有源区的独立n型有源区。
7.根据权利要求2所述的集成电路器件，其中
所述第一多个有源区在所述第二方向上延伸的边界处与所述第二多个有源区相邻，
连续的阱跨过所述边界延伸，
所述第一多个有源区中的相邻有源区的对位于所述连续的阱中，并且
所述第二多个有源区中的单个有源区位于所述连续的阱中并且与所述第一多个有源区中的相邻有源区的对中的第一有源区连续。
8.根据权利要求7所述的集成电路器件，其中
对应于所述第一多个有源区中的所述相邻有源区的对的位置的所述连续的阱的第一部分在所述第二方向上具有第一宽度，
对应于所述第二多个有源区中的所述单个有源区的位置的所述连续的阱的第二部分在所述第二方向上具有第二宽度，并且
所述第一宽度大于所述第二宽度。
9.一种集成电路器件，包括：
第一电源轨和第二电源轨，在第一方向上延伸；
第一多个有源区，在所述第一方向上延伸；以及
第二多个有源区，在所述第一方向上延伸并且在所述第一方向上从所述第一多个有源区偏移，
其中
所述第一电源轨电连接到所述第一多个有源区中的第一有源区和所述第二多个有源区中的第一有源区，
所述第二电源轨电连接到所述第一多个有源区中的第二有源区和所述第二多个有源区中的第二有源区，
所述第一多个有源区包括位于所述第一有源区和所述第二有源区之间并且电连接到所述第二电源轨的第三有源区，并且
所述第二多个有源区中的所述第一有源区和所述第二有源区是所述第二多个有源区的相邻有源区。
10.一种制造集成电路器件的方法，所述方法包括：
形成第一多个有源区，所述第一多个有源区在第一方向上延伸并且在垂直于所述第一方向的第二方向上具有第一节距；以及
形成第二多个有源区，所述第二多个有源区在所述第一方向上延伸，在所述第一方向上从所述第一多个有源区偏移，并且在所述第二方向上具有第二节距，
其中，所述第二节距与所述第一节距的比率为3:2。
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