CN115036298A - 用于管芯平铺的技术 - Google Patents

Abstract

本发明的主题是“用于管芯平铺的技术”。提供了用于精细节点异构芯片封装的技术。在示例中，一种制作异构芯片封装的方法可包括：使用硅桥将第一基管芯的第一侧的电端子耦合到第二基管芯的第一侧的电端子，在硅桥周围并且邻近第一基管芯和第二基管芯的第一侧形成有机衬底，以及将精细节点管芯耦合到第一基管芯或第二基管芯中的至少一个的第二侧。

Description

用于管芯平铺的技术

本申请是2019年3月22日提交的、申请号为201980006856.0、发明名称为“用于管芯平铺的技术”的专利申请的分案申请。

本申请要求2018年4月10号提交的、序列号为15/949141的美国专利申请的优先权的权益，通过引用将其完整地并入本文。

技术领域

本文档一般地但非限制性地涉及管芯互连，并且更特别地涉及使用集成管芯桥来提供大异构管芯封装。

背景技术

常规管芯制造技术正被推向它们对于单片管芯的大小的限制，而应用仍在渴望对于使用诸如7nm栅极长度之类的最新技术的大尺寸集成电路而言是可能的能力。随着单片管芯变得更大，对于更小的管芯可忽略的小差异不能被补偿并且通常可显著降低成品率。近期的解决方案可涉及使用与半导体插入器（interposer）互连的或与组装到硅衬底中的硅桥集成的较小集成电路以提供异构芯片封装。然而，用于制作半导体插入器或衬底的常规技术限制了异构芯片封装的大小。

附图说明

在不一定按比例绘制的附图中，相似的标号可在不同的视图中描述类似的组件。具有不同字母后缀的相似标号可表示类似组件的不同实例。在附图的图中，通过示例而非限制的方式示出了一些实施例，在附图中：

图1一般地示出了根据本主题的异构芯片封装100的至少一部分的示例。

图2A-2G示出了根据本主题的制造异构芯片封装100的方法。

图3示出了用于制作异构芯片封装的方法300的流程图。

图4示出了示例机器400的框图，在所述示例机器400上可执行本文所讨论的技术（例如，方法）中的任何一个或多个。

图5示出了系统级图，其描绘了包括如本公开中所描述的异构芯片封装的电子装置（例如，系统）的示例。

具体实施方式

以下描述和附图充分地说明了特定实施例，以使本领域技术人员能够实施它们。其他实施例可结合结构、逻辑、电气、工艺和其他变化。一些实施例的部分和特征可被包括在其他实施例的那些部分和特征中，或替代其他实施例的那些部分和特征。权利要求中阐述的实施例涵盖那些权利要求的所有可用等同物。

在单个解决方案中使用多个异构管芯的封装技术可能要求多个管芯到管芯的连接。虽然是相对新的技术，但是可被称为2.5D解决方案的对该挑战的常规解决方案可利用硅插入器和硅通孔（Through Silicon Vias，TSV）在最小的占用区（footprint）中以所谓的硅互连速度连接管芯。结果是可能延迟下线（tape-out）并压低成品率的日益复杂的布局和制造技术。例如，使用硅插入器的一些技术限制了异构芯片封装的大小。一个限制是硅插入器受限于制造工艺的光刻标线（reticle）大小。第二个限制可以是组装工艺生产可接受封装的能力。例如，组装工艺可包括将精细节点管芯或高级节点管芯安装到硅插入器，并且然后将硅插入器附接到诸如有机衬底之类的衬底。将插入器附接到衬底可涉及热连接接合（TCB）工艺，其可能使大的插入器翘曲并且没有虑及稳健的电连接。

图1一般地示出了根据本主题的异构芯片封装100的至少一部分的示例。在某些示例中，异构芯片封装100可包括衬底101、多个基（base）管芯102、一个或多个硅桥103以及一个或多个精细节点芯片104。衬底101可以是有机衬底，并且可包括用于将异构芯片封装100连接到另一装置的端子或互连105，所述另一装置诸如印刷电路板或较大电子装置的某其他组件。每个基管芯102可提供用于其上连接的精细节点芯片104的互连106以及在基管芯102的第一侧与基管芯102的第二侧之间的一些直通互连（through interconnection）107。在某些示例中，基管芯102是无源的并且可或可不仅能包括无源电路元件，诸如电阻器、电容器、电感器、二极管等，以支持精细节点芯片。在一些示例中，基管芯102可包括有源组件以支持精细节点芯片。在一些示例中，基管芯102可包括无源组件和有源组件两者以支持精细节点芯片104的操作或异构芯片封装100的操作。基管芯102的电路可包括但不限于电压转换器、电平位移器、缓冲器、时钟电路等。在某些示例中，基管芯电路的大小可由用于制造基管芯102的光刻设备的标线大小限制。在某些示例中，基管芯102可包括用于经由硅桥103耦合到其他基管芯的额外互连108。

硅桥103可使用用于制造基管芯102或精细节点芯片104的相同晶圆制造工艺来制造。在某些方面，硅桥可由其小的大小、薄度以及精细布线来表征。例如，硅桥的长度和宽度可以是2mm、4mm、6mm的组合，并且在一些情况下甚至更大。硅桥可具有2微米（um）宽度和2um间隔的迹线布线。硅桥通常具有35um和150um之间的厚度，但是可取决于应用而更厚。在某些示例中，硅桥可包括至少两个导电材料接地层和两个导电材料布线层。硅桥103可提供基管芯102的小节点间隔之间的互连109，并且可允许异构芯片封装100的总体大小变得相当大，同时提供包括精细节点芯片的常规组装的异构芯片封装所不能获得的成品率。精细节点芯片104可包括l2nm、l0nm、7nm和更精细数量级的节点间隔，但不限于此。随着晶体管间距技术发展以解决小于7nm的节点长度，预期本主题允许制造或组装不受到可用于制作单片插入器或基管芯102的标线面积限制的异构芯片封装。因此，使用精细节点芯片的大异构芯片封装可使用便宜的、大面板的、基于有机衬底的处理以稳健的成品率来制造。在某些示例中，利用7nm精细节点芯片的异构芯片封装的互连基管芯可定义具有25mm、50mm、75mm或更长的宽度、长度或其组合的最终封装，并且仍然维持高成品率。

图2A-2G示出了根据本主题的制造异构芯片封装100的方法。图2A示出了附接到可移除制造衬底211或制造载体的种子层210。在某些示例中，种子层210可沉积在脱模剂（release agent）或可释放粘合剂212上。种子层210可用于构建金属柱213，其可充当用于在柱213之间准确放置两个或更多个基管芯102的基准（fiducial）。柱213可使用常规方法来制造。在某些示例中，金属柱可提供异构芯片封装100的主表面之间的功能连接，例如，以用于将异构芯片封装100与其他组件堆叠。

可使用常规方法将基管芯102定位并附接到种子层210。在某些示例中，可使用第二粘合剂214将基管芯102附接到种子层。在某些示例中，制造衬底211是诸如玻璃之类的尺寸稳定的衬底。如上文所讨论的，每个基管芯102可提供用于其上连接的精细节点芯片104的第一互连215以及基管芯102的第一侧与基管芯102的第二侧之间的一些直通连接216。

在图2B处，在将基管芯102放置在种子层210上之后，可诸如通过模制来制造介电材料217以覆盖基管芯102。然后，可研磨或蚀刻介电材料217以露出每个基管芯102的第一侧上的连接。在图2C处，硅桥103可安装并且电连接在两个基管芯102之间。硅桥103可提供基管芯102之间的互连。与在衬底处理的最后阶段中并且在尺寸较不稳定的多层有机衬底上放置桥的常规硅桥嵌入工艺相比，在工艺的最初阶段中使用尺寸稳定的载体或制造衬底211（例如玻璃）和硅桥103的附接可提供显著更高的放置精度和互连可靠性的机会。

在图2D处，可制造诸如有机衬底之类的衬底101以包封（envelop）硅桥103的暴露侧并且以提供基管芯102的外部连接。在图2E处，制造衬底211可连同可释放粘合剂212一起移除，种子层210可被蚀刻或被移除，并且第二粘合剂214可被蚀刻或被钻孔以暴露基管芯102的第二侧上的端子。在某些示例中，可在移除制造衬底211之前或之后倒装异构芯片的中间组装件。

在图2F处，精细节点管芯104可附接到每个基管芯102。在某些示例中，精细节点管芯104经由制造的互连220电连接到每个基管芯102的第二侧上的端子并且接着被底部填充（underfill）218。在图2G处，可制造第二电介质219以覆盖精细节点管芯104。可研磨第二电介质219来暴露精细节点管芯104的背面以便散热。在某些示例中，可附接集成散热器（IHS）（未示出）以便增强散热。在某些示例中，可对第二电介质219钻孔以暴露基准柱213中的一个或多个的端子。附加的制造可涉及沉积导电材料以形成衬垫或凸起，从而允许异构芯片封装被电连接到另一组件，诸如但不限于印刷电路板。在某些示例中，图2A-2G示出了具有两个基管芯和单个硅桥的异构芯片的制造。在某些示例中，图2A-2G示出了较大异构芯片封装的一部分的制造。理解的是，使用上述方法的异构芯片封装可包括更多的基管芯和硅桥，而不脱离本主题的范围。

图3示出了用于制作异构芯片封装的方法300的流程图。在301处，可将硅桥附接到两个基管芯以促进基管芯之间的电互连。在某些示例中，桥管芯可以是具有耦合外部端子的迹线的非常薄的硅管芯，所述外部端子诸如外部微凸起端子，其具有55微米、35微米的数量级的间距间隔、诸如10微米之类的未来更小的间距、或其组合。在302处，可制造衬底以包封硅桥并且以覆盖基管芯的对应表面。如一并使用的，制造衬底不包括将预制衬底与组装后的基管芯和硅桥组装。在此实例中以及关于图2D的制造包括在基管芯和桥管芯的组装件上沉积一个或多个材料层，使得在制造衬底时，衬底符合耦合到硅桥的基管芯的表面的形貌并且符合硅桥的暴露部分的形貌。在某些示例中，在完成衬底时，除了耦合到基管芯的桥管芯的表面之外，硅桥可被包封在衬底内。在某些示例中，基底可以是有机基底。在某些示例中，可在层中完成制造衬底以虑及要被制造和形成的导电层和通孔。衬底的导电层和通孔可允许基管芯的间距被扇出到用于异构芯片封装的外部端子的可接受间距。

在某些示例中，方法300可包括在稳定的制造衬底上制造基准标记。这种标记可用于将基管芯相对于彼此定位，使得基管芯的外部连接被适当定位以便经由桥管芯互连。在某些示例中，基准标记可由附接到稳定制造衬底的种子层上的金属形成。在一些示例中，基准标记可以是垂直于制造衬底延伸的金属柱。在某些示例中，在桥管芯和基管芯的对应表面上方制造衬底时，可移除制造衬底，并且在303处，可在基管芯的与硅桥附接到的基管芯的表面相对的表面上将精细节点管芯的节点附接到基管芯的对应节点。

图4示出了示例机器400的框图，在该示例机器400上可执行本文所讨论的技术（例如，方法）中的任何一个或多个。在备选实施例中，机器400可作为独立装置操作或可连接（例如，联网）到其他机器。在联网部署中，机器400可在服务器-客户端网络环境中以服务器机器、客户端机器或两者的能力来操作。在示例中，机器400可充当对等（或其他分布式）网络环境中的对等机器。如本文所使用的，对等是指直接在两个装置之间的数据链路（例如，它不是轴辐式（hub-and spoke）拓扑）。因此，对等联网正在使用对等数据链路联网到机器的集合。机器400可以是单板计算机、集成电路封装、片上系统（SOC）、个人计算机（PC）、平板PC、机顶盒（STB）、个人数字助理（PDA）、移动电话、web设备、网络路由器或能够执行指定要由该机器采取的动作的（顺序或其他方式的）指令的其他机器。此外，虽然仅示出了单个机器，但是术语“机器”还应被视为包括单独或联合地执行指令集（或多个指令集）以执行本文讨论的方法中的任何一个或多个的机器的任何集合，诸如云计算、软件即服务（SaaS）、其他计算机集群配置。

如本文所描述的，示例可包括逻辑或多个组件或机制，或可通过逻辑或多个组件或机制来操作。电路系统（circuitry）是在包括硬件（例如，简单电路、门、逻辑等）的有形实体中实现的电路的集合。电路系统构件数（membership）可随着时间和底层硬件可变性而是灵活的。电路包括操作时可单独或组合地执行指定操作的构件。在示例中，电路系统的硬件可以不可改变地设计为实现特定操作（例如，硬连线）。在示例中，电路系统的硬件可包括可变地连接的物理组件（例如，执行单元、晶体管、简单电路等），包括物理修改（例如，磁、电、质量不变的粒子的可移动放置等）以编码特定操作的指令的计算机可读介质。在连接物理组件时，硬件组成部分的底层电特性被改变，例如从绝缘体改变为导体，或反之亦然。指令使嵌入式硬件（例如，执行单元或加载机制）能够经由可变连接在硬件中创建电路系统的构件，从而在操作时实现特定操作的部分。因此，当装置正在操作时，计算机可读介质通信地耦合到电路系统的其他组件。在示例中，物理组件中的任何物理组件可用在多于一个电路系统的多于一个构件中。例如，在操作时，执行单元可在一个时间点在第一电路系统的第一电路中使用，并且在不同时间由第一电路系统中的第二电路或由第二电路系统中的第三电路重用。

机器（例如，计算机系统）400可包括硬件处理器402（例如，中央处理单元（CPU）、图形处理单元（GPU）、硬件处理器核、异构芯片封装或其任何组合）、主存储器404和静态存储器406，其中的一些或全部可经由互连（interlink）（例如，总线）408彼此通信。机器400还可包括显示单元410、字母数字输入装置412（例如，键盘）和用户界面（UI）导航装置414（例如，鼠标）。在示例中，显示单元410、输入装置412和UI导航装置414可以是触摸屏显示器。机器400可另外包括存储装置（例如，驱动器单元）416、信号生成装置418（例如，扬声器）、网络接口装置420、以及一个或多个传感器421，诸如全球定位系统（GPS）传感器、罗盘、加速计、或其他传感器。机器400可包括输出控制器428，诸如串行（例如，通用串行总线（USB）、并行或其他有线或无线（例如，红外（IR）、近场通信（NFC）等）连接，以通信或控制一个或多个外围装置（例如，打印机、读卡器等）。

存储装置416可包括机器可读介质422，其上存储了体现本文所描述的技术或功能中的任何一个或多个或由本文所描述的技术或功能中的任何一个或多个利用的数据结构或指令424（例如，软件）的一个或多个集合。指令424还可在其由机器400执行期间完全或至少部分地驻留在主存储器404内、静态存储器406内或硬件处理器402内。在示例中，硬件处理器402、主存储器404、静态存储器406、异构芯片封装或存储装置416中的一个或任何组合可构成机器可读介质。在某些示例中，诸如但不限于服务器机器、异构芯片封装可包括机器400或上述组件402的任何组合。

虽然机器可读介质422被示为单个介质，但是术语“机器可读介质”可包括被配置成存储一个或多个指令424的单个介质或多个介质（例如，集中式或分布式数据库，和/或相关联的高速缓存和服务器）。

术语“机器可读介质”可包括能够存储、编码或携带用于由机器400执行的指令并且使机器400执行本公开的技术中的任何一个或多个的任何介质，或者能够存储、编码或携带由这样的指令使用或与这样的指令相关联的数据结构的任何介质。非限制性机器可读介质示例可包括固态存储器以及光和磁介质。在示例中，大容量（massed）机器可读介质包括具有多个粒子的机器可读介质，所述多个粒子具有不变（例如，静止）质量。因此，大容量机器可读介质不是暂时性传播信号。大容量机器可读介质的特定示例可包括：非易失性存储器，诸如半导体存储器装置（例如，电可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM））以及闪存装置；磁盘，诸如内部硬盘和可移除盘；磁光盘；以及CD-ROM和DVD-ROM盘。

指令424还可利用多种传输协议（例如，帧中继、互联网协议（IP）、传输控制协议（TCP）、用户数据报协议（UDP）、超文本传输协议（HTTP）等）中的任何一种经由网络接口装置420使用传输介质通过通信网络426来传送或接收。示例通信网络可包括局域网（LAN）、广域网（WAN）、分组数据网络（例如，因特网）、移动电话网络（例如，蜂窝网络）、普通老式电话（POTS）网络和无线数据网络（例如，电气和电子工程师协会（IEEE）802.11标准系列（被称为Wi-Fi®）、IEEE 802.16标准系列（被称为WiMax®）、IEEE 802.15.4标准系列（对等（P2P）网络）及其他）。在示例中，网络接口装置420可包括一个或多个物理插孔（例如，以太网、同轴或电话插孔）或一个或多个天线以连接到通信网络426。在示例中，网络接口装置420可包括多个天线，以使用单输入多输出（SIMO）、多输入多输出（MIMO）或多输入单输出（MISO）技术中的至少一个来进行无线通信。术语“传输介质”应当被视为包括能够存储、编码或携带用于由机器400执行的指令的任何无形介质，并且包括数字或模拟通信信号或促进这样的软件的通信的其他无形介质。

图5示出了系统级图，其描绘了可包括如本公开中所描述的异构芯片封装的电子装置（例如，系统）的示例。在一个实施例中，系统500包括但不限于台式计算机、膝上型计算机、上网本、平板、笔记本计算机、个人数字助理（PDA）、服务器、工作站、蜂窝电话、移动计算装置、智能电话、因特网设备或任何其他类型的计算装置。在一些实施例中，系统500是片上系统（SOC）系统。

在一个实施例中，处理器510具有一个或多个处理器核512和512N，其中512N表示处理器510内的第N个处理器核，其中N是正整数。在一个实施例中，系统500包括多个处理器，包括510和505，其中处理器505具有与处理器510的逻辑类似或相同的逻辑。在一些实施例中，处理核512包括但不限于用于取指令的预取逻辑、用于解码指令的解码逻辑、用于执行指令的执行逻辑等。在一些实施例中，处理器510具有高速缓存存储器516，以高速缓存用于系统500的指令和/或数据。高速缓存存储器516可被组织成包括高速缓存存储器的一级或多级的分层结构。

在一些实施例中，处理器510包括存储器控制器514，其可操作以执行使处理器510能够访问包括易失性存储器532和/或非易失性存储器534的存储器530并与所述存储器530通信的功能。在一些实施例中，处理器510与存储器530和芯片集520耦合。处理器510还可耦合到无线天线578，以与被配置成传送和/或接收无线信号的任何装置通信。在一个实施例中，用于无线天线578的接口根据但不限于IEEE 802.11标准及其相关系列、Home Plug AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议来操作。

在一些实施例中，易失性存储器532包括但不限于同步动态随机存取存储器（SDRAM）、动态随机存取存储器（DRAM）、RAMBUS动态随机存取存储器（RDRAM）和/或任何其他类型的随机存取存储器装置。非易失性存储器534包括但不限于闪存、相变存储器（PCM）、只读存储器（ROM）、电可擦除可编程只读存储器（EEPROM）或任何其他类型的非易失性存储器装置。

存储器530存储信息和要由处理器510执行的指令。在一个实施例中，存储器530还可在处理器510正在执行指令时存储临时变量或其他中间信息。在所示的实施例中，芯片集520经由点对点（PtP或P-P）接口517和522与处理器510连接。芯片集520使处理器510能够连接到系统500中的其他元件。在示例系统的一些实施例中，接口517和522根据诸如Intel®QuickPath互连（QPI）等的PtP通信协议来操作。在其他实施例中，可使用不同的互连。在某些示例中，如上参考图1、图2A-2G和图3所讨论的异构芯片封装可包括处理器510、存储器530、芯片集520、接口517、接口522或其组合。

在一些实施例中，芯片集520可操作以与处理器510、505N、显示装置540和其他装置通信，所述其他装置包括总线桥572、智能TV 576、I/O装置574、非易失性存储器560、存储介质（诸如一个或多个大容量存储装置）562、键盘/鼠标564、网络接口566和各种形式的消费性电子产品577（诸如PDA、智能电话、平板等）等。在一个实施例中，芯片集520通过接口524与这些装置耦合。芯片集520还可耦合到无线天线578，以与被配置成传送和/或接收无线信号的任何装置通信。

芯片集520经由接口526连接到显示装置540。显示器540可以是例如液晶显示器（LCD）、等离子显示器、阴极射线管（CRT）显示器或任何其他形式的视觉显示装置。在示例系统的一些实施例中，处理器510和芯片集520合并成单个SOC。此外，芯片集520连接到一个或多个总线550和555，它们互连各种系统元件，诸如I/O装置574、非易失性存储器560、存储介质562、键盘/鼠标564和网络接口566。总线550和555可经由总线桥572互连在一起。

在一个实施例中，大容量存储装置562包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪存驱动器或任何其他形式的计算机数据存储介质。在一个实施例中，网络接口566由任何类型的众所周知的网络接口标准来实现，网络接口标准包括但不限于以太网接口、通用串行总线（USB）接口、外围组件互连（PCI）快速接口、无线接口和/或任何其他合适类型的接口。在一个实施例中，无线接口根据（但不限于）IEEE 802.11标准及其相关系列、Home Plug AV（HPAV）、超宽带（UWB）、蓝牙、WiMax或任何形式的无线通信协议来操作。

虽然图5所示的模块被描述为系统500内的单独的块，但是由这些块中的一些块执行的功能可被集成在单个半导体电路内或可使用两个或多个单独的集成电路来实现。例如，虽然高速缓存存储器516被描绘为处理器510内的单独的块，但是高速缓存存储器516（或516的所选方面）可以被并入到处理器核512中。

附加注释

在第一示例示例1中，一种形成异构芯片封装的方法可包括使用硅桥将第一基管芯的第一侧的电端子耦合到第二基管芯的第一侧的电端子；在所述硅桥周围并且邻近所述第一基管芯和第二基管芯的所述第一侧形成有机衬底；以及将高级节点管芯耦合到所述第一基管芯或所述第二基管芯中的至少一个的第二侧。

在示例2中，根据权利要求1所述的方法可选地包括：在使用所述硅桥将所述第一基管芯的所述第一侧的所述电端子耦合到所述第二基管芯的所述第一侧的所述电端子之前：将所述第一基管芯的所述第二侧附接到载体；以及将所述第二基管芯的所述第二侧附接到所述载体。

在示例3中，示例1-2中的任一个或多个的载体可选地是基于玻璃的载体。

在示例4中，示例1-3中的任一个或多个的方法可选地包括：在所述载体上对所述第一基管芯或所述第二基管芯定速（pace）之前，在所述载体上制造基准标记以辅助放置所述第一基管芯和第二基管芯。

在示例5中，示例1-4中的任一个或多个的基准标记的制造可选地包括：在所述载体上沉积种子层，并且在所述种子层上制造所述基准标记。

在示例6中，示例1-5中的任一个或多个的基准标记可选地被配置成辅助将多于两个基管芯放置在所述载体上。

在示例7中，示例1-6中的任一个或多个的方法可选地包括：在使用所述硅桥将所述第一基管芯的所述第一侧的所述电端子耦合到所述第二基管芯的所述第一侧的所述电端子之前，利用介电材料对所述第一基管芯和所述第二基管芯二次注塑（over-molding）。

在示例8中，示例1-2中的任一个或多个的方法可选地包括：研磨所述介电材料以暴露所述第一基管芯的所述第一侧的所述电端子。

在示例9中，示例1-8中的任一个或多个的方法可选地包括：研磨所述介电材料以暴露所述第二基管芯的所述第一侧的所述电端子。

在示例10中，示例1-2中的任一个或多个的方法可选地包括：在形成所述有机衬底之后移除所述载体。

在示例11中，示例1-2中的任一个或多个的方法可选地包括：蚀刻邻近所述第一基管芯的所述第二侧和所述第二基管芯的第二侧的粘合剂以暴露所述第一基管芯的所述第二侧的电端子并且以暴露所述第二基管芯的所述第二侧的电端子。

在示例12中，示例1-11中的任一个或多个的方法可选地包括：对所述高级节点管芯进行底部填充。

在示例13中，示例1-2中的任一个或多个的方法可选地包括：对所述高级节点管芯进行二次注塑。

在示例14中，异构芯片封装可包括第一基管芯；第二基管芯；硅桥，所述硅桥被配置成将所述第一基管芯的第一侧的端子与所述第二基管芯的第一侧的端子耦合；有机衬底，所述有机衬底在所述硅桥周围并且邻近所述第一基管芯和第二基管芯的所述第一侧而被设置，所述有机衬底被配置成提供用于将所述异构芯片封装耦合到电路的电端子；以及高级节点管芯，所述高级节点管芯耦合到所述第一基管芯或所述第二基管芯中的一个的第二侧的电连接。

在示例15中，示例1-14中的任一个或多个的所述第一基管芯可选地被配置成将所述第一基管芯的所述第一侧的第二端子与所述第一基管芯的所述第二侧的第二端子连接。

在示例16中，示例1-15中的任一个或多个的所述第二基管芯可选地被配置成将所述第二基管芯的所述第一侧的第二端子与所述第二基管芯的所述第二侧的第二端子连接。

在示例17中，示例1-16中的任一个或多个的异构芯片封装的占用区的面积可选地大于700 mm²，并且所述高级节点管芯包括7nm技术。

在示例18中，示例1-17中的任一个或多个的异构芯片封装可选地包括：大于50mm的长度尺寸。

在示例19中，示例1-18中的任一个或多个的异构芯片封装可选地包括：大于50mm的宽度尺寸。

在示例20中，示例1-19中的任一个或多个的异构芯片封装可选地包括：支持附加精细节点管芯的连接的附加基管芯，所述附加基管芯经由第一附加硅桥彼此互连并且经由第二附加硅桥与所述第一基管芯和所述第二基管芯互连。

以上详细描述包括对附图的参考，所述附图形成详细描述的一部分。附图通过图示的方式示出了其中可实施本发明的特定实施例。这些实施例在本文中也被称为“示例”。这样的示例可包括除了所示出或所描述的那些示例之外的元素。然而，本发明人还设想其中仅提供了所示出或所描述的那些元件的示例。此外，本发明人还设想使用关于特定示例（或其一个或多个方面）或关于本文所示出或所描述的其他示例（或其一个或多个方面）所示出或所描述的那些元素（或其一个或多个方面）的任何组合或排列的示例。

在本文档中，如在专利文档中常见的，术语“一”或“一个”用于包括一个或多于一个，而与“至少一个”或“一个或多个”的任何其他实例或使用无关。在本文档中，除非另有指示，否则术语“或”用于指非排他性的或，使得“A或B”包括“A但不是B”、“B但不是A”以及“A和B”。在本文档中，术语“包括”和“在其中（in which）”用作相应术语“包含”和“其中（wherein）”的普通英语等价物。同样，在下面的权利要求中，术语“包括”和“包含”是开放式的，也就是说，包括除了权利要求中的这种术语之后列出的那些元素之外的元素的系统、装置、制品、组成、配方或工艺仍被视为落入该权利要求的范围内。此外，在下面的权利要求中，术语“第一”、“第二”和“第三”等仅用作标签，而并非意在对其对象强加数字要求。

以上描述意在举例说明而不是限制。例如，可彼此组合使用上述示例（或者其中的一个或多个方面）。诸如本领域普通技术人员在审阅以上描述时，能够使用其他实施例。提供摘要以遵照37 C.F.R.第1.72（b）节，从而允许读者迅速断定技术公开的性质。提交摘要是基于它不会被用于解释或限制权利要求的范围或含义的理解。同样，在以上详细描述中，可将各种特征编组在一起以简化本公开。这不应被解释为预期未要求保护的所公开特征对于任何权利要求是必要的。相反，发明主题可在于所公开的特定实施例的少于全部的特征。因此，下面的权利要求据此被结合到详细描述中，其中，每个权利要求作为分离的实施例自立，并且设想了这样的实施例能够在各种组合或置换中彼此组合。应参考所附权利要求连同这类权利要求合法享有的等价物的全部范围来确定本发明的范围。

Claims (25)

1.一种芯片封装，所述芯片封装包括：

模制材料中的基管芯，所述基管芯包括互连；

所述模制材料中的金属功能连接，所述金属功能连接在侧面邻近所述基管芯；

电耦合至所述基管芯的第一芯片；

电耦合至所述基管芯的第二芯片，所述第二芯片通过所述基管芯中的所述互连而被电耦合至所述第一芯片；以及

所述第一芯片和所述第二芯片之间的并且与所述第一芯片和所述第二芯片接触的介电材料，所述介电材料具有与所述第一芯片的上表面共平面的上表面。

2.如权利要求1所述的芯片封装，其中，所述金属功能连接具有至少等于所述模制材料的厚度的高度。

3.如权利要求1所述的芯片封装，其中，所述基管芯与所述模制材料直接接触，并且其中，所述金属功能连接与所述模制材料直接接触。

4.如权利要求1所述的芯片封装，进一步包括：

包括互连的层，所述层垂直地在所述基管芯下方。

5.如权利要求1所述的芯片封装，进一步包括：

所述模制材料中的第二基管芯，所述第二基管芯在侧面与所述基管芯间隔开。

6.如权利要求5所述的芯片封装，进一步包括：

电耦合至所述第二基管芯的第三芯片。

7.如权利要求1所述的芯片封装，其中，所述基管芯包括多个直通互连。

8.如权利要求1所述的芯片封装，其中，所述基管芯是无源管芯。

9.如权利要求1所述的芯片封装，其中，所述基管芯是有源管芯。

10.如权利要求9所述的芯片封装，其中，所述第一芯片具有小于所述基管芯的晶体管间距的晶体管间距。

11.如权利要求1所述的芯片封装，其中，所述介电材料的所述上表面与所述第二芯片的上表面共平面。

12.如权利要求1所述的芯片封装，其中，所述第一芯片和所述第二芯片完全在所述基管芯的占用区内。

13.如权利要求1所述的芯片封装，其中，所述第一芯片是第一节点芯片并且所述第二芯片是第二节点芯片。

14.如权利要求1所述的芯片封装，进一步包括：

所述基管芯下方的多个导电互连。

15.一种芯片封装，所述芯片封装包括：

模制材料中的基管芯，所述基管芯包括互连；

所述模制材料中的金属功能连接，所述金属功能连接在侧面邻近所述基管芯；

电耦合至所述基管芯的第一芯片；

电耦合至所述基管芯的第二芯片，所述第二芯片通过所述基管芯中的所述互连而被电耦合至所述第一芯片；

所述第一芯片和所述基管芯之间的以及所述第二芯片和所述基管芯之间的底部填充材料；以及

在侧面邻近所述第一芯片和所述第二芯片的介电材料。

16.如权利要求15所述的芯片封装，其中，所述金属功能连接具有至少等于所述模制材料的厚度的高度。

17.如权利要求15所述的芯片封装，其中，所述基管芯包括多个直通互连。

18.如权利要求15所述的芯片封装，其中，所述基管芯是无源管芯。

19.如权利要求15所述的芯片封装，其中，所述基管芯是有源管芯。

20.如权利要求19所述的芯片封装，其中，所述第一芯片具有小于所述基管芯的晶体管间距的晶体管间距。

21.如权利要求15所述的芯片封装，其中，所述介电材料具有与所述第一芯片的上表面共平面的上表面。

22.如权利要求21所述的芯片封装，其中，所述介电材料的所述上表面与所述第二芯片的上表面共平面。

23.如权利要求15所述的芯片封装，其中，所述第一芯片和所述第二芯片完全在所述基管芯的占用区内。

24.如权利要求15所述的芯片封装，其中，所述第一芯片是第一节点芯片并且所述第二芯片是第二节点芯片。

25.如权利要求15所述的芯片封装，进一步包括：

所述基管芯下方的多个导电互连。

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