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CN115000120A - 存储器阵列、半导体芯片与存储器阵列的制造方法 - Google Patents

存储器阵列、半导体芯片与存储器阵列的制造方法 Download PDF

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CN115000120A
CN115000120A CN202210048475.2A CN202210048475A CN115000120A CN 115000120 A CN115000120 A CN 115000120A CN 202210048475 A CN202210048475 A CN 202210048475A CN 115000120 A CN115000120 A CN 115000120A
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dielectric layer
signal lines
memory array
carbon
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林毓超
邱荣标
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本揭露提供一种存储器阵列、半导体芯片及存储器阵列的制造方法。存储器阵列包括第一信号线、第二信号线与记忆胞元。第一信号线沿第一方向延伸。第二信号线在第一信号线上沿第二方向延伸。记忆胞元定义在第一与第二信号线的交错处，且分别包括可变电阻层、切换层、电极层与含碳介电层。切换层交迭于可变电阻层。电极层延伸于可变电阻层与切换层之间。含碳介电层侧向环绕包括可变电阻层、切换层与电极层的堆叠结构。

Description

存储器阵列、半导体芯片与存储器阵列的制造方法
技术领域
本揭露实施例是有关于一种存储器阵列、一种包括存储器阵列的半导体芯片以及一种存储器阵列的制造方法。
背景技术
随着数位科技的进步，对于更高容量、较低写入能耗、更快写入/读取速度以及更长寿命的非易失性存储器的需求不断增加。为了因应上述需求，改进了快闪存储器的设计。另一方面，展开对于包括分别具有可变电阻单元的记忆胞元的非易失性存储器器件的研究与开发。
最主要地，此些非易失性存储器器件包括用于将可变电阻单元连接至驱动电路或自驱动电路断开连接的场效晶体管(field effect transistor，FET)。此FET具有高开关比(on/off ratio)，而阻止漏电流穿过未选择的记忆胞元。然而，由于FET为三端点器件，此藉由FET控制可变电阻单元的存取的配置可明显地限制了非易失性存储器器件的设计灵活性以及集成度(integration level)。
发明内容
本揭露的一态样提供一种存储器阵列，包括：多条第一信号线，沿第一方向延伸；多条第二信号线，沿第二方向延伸且位于所述多条第一信号线上方；以及多个记忆胞元，定义于所述多条第一信号线与所述多条第二信号线的多个交错处。所述多个记忆胞元分别包括：可变电阻层；切换层，交迭于所述可变电阻层；电极层，延伸于所述可变电阻层与所述切换层之间；以及含碳介电层，侧向环绕包括所述可变电阻层、所述切换层与所述电极层的堆叠结构。
本揭露的另一态样提供一种存储器阵列的形成方法，包括：在第一介电层中的多个沟渠中形成多条第一信号线；在所述多条第一信号线上形成多个堆叠结构，其中所述多个堆叠结构彼此侧向间隔开，且各堆叠结构包括可变电阻层、切换层与延伸于所述可变电阻层与所述切换层之间的电极层；形成覆盖所述第一介电层、所述多条第一信号线与所述多个堆叠结构的暴露表面的含碳介电层；移除所述含碳介电层的延伸于所述第一介电层的顶面、所述多条第一信号线的顶面以及所述多个堆叠结构的顶面的部分；形成延伸于分别包括所述多个堆叠结构中的一者及所述含碳介电层的侧向环绕所述多个堆叠结构中的所述一者的保留部分的多个柱状结构之间的第二介电层；以及在所述第二介电层与所述多个柱状结构上形成多条第二信号线，其中所述多个柱状结构位于所述多条第一信号线与所述多条第二信号线的多个交错处。
本揭露的又一态样提供一种半导体芯片，包括：多个有源器件，形成于所述基底的表面；多个介电层的堆叠，形成于所述基底的所述表面上，且覆盖所述多个有源器件；以及存储器阵列，嵌入于所述多个介电层的所述堆叠中。所述存储器阵列包括：多条第一信号线；多条第二信号线，延伸于所述多条第一信号线上并交错于所述多条第一信号线；以及多个记忆胞元，定义于所述多条第一信号线与所述多条第二信号线的多个交错处，且分别包括柱状结构，其中所述柱状结构具有定义所述柱状结构的侧壁的含碳介电层。
附图说明
结合附图阅读以下详细说明，会理解本公开的各个方面。应理解，图式所示器件和/或结构未必按比例绘制。因此，为使论述清晰起见，可任意增大和/或减小各种特征的尺寸。
图1A是绘示出本揭露一些实施例的存储器阵列的三维示意图。
图1B为绘示出图1A所示的存储器阵列的等效电路的电路图。
图2A是绘示出本揭露一些实施例中定义于第一信号线与第二信号线之间的记忆胞元的剖视示意图。
图2B是图2A所示的柱状结构的上视示意图。
图3A是绘示出本揭露一些实施例中包括存储器阵列的半导体芯片的沿着其中一字线的剖视示意图。
图3B是绘示出本揭露一些实施例中包括存储器阵列的半导体芯片的沿着其中一位线的剖视示意图。
图4是绘示出本揭露一些实施例的在半导体芯片的制造期间用于形成存储器阵列的方法的流程图。
图5A至图5L为绘示出在如图4所示的存储器阵列的形成过程中各阶段的中间结构的三维示意图。
图6A是绘示出本揭露一些实施例的存储器阵列的三维示意图。
图6B是图6A所示的存储器阵列中的一记忆胞元的剖视示意图。
图7是绘示出本揭露一些实施例的存储器阵列与设置在存储器阵列下方的驱动电路的配置关系的方块图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述器件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个器件或特征与另一(其他)器件或特征的关系。除了图中所绘示的取向以外，所述空间相对性用语还旨在囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地作出解释。
图1A是绘示出本揭露一些实施例的存储器阵列10的三维示意图。
请参照图1A，存储器阵列10包括沿着多数列与多数行排列的记忆胞元100。各列记忆胞元100沿着方向Y排列，而各行记忆胞元100沿着交错于方向Y的方向X排列。记忆胞元100定义于第一信号线SL1与延伸于第一信号线SL1上的第二信号线SL2之间。各记忆胞元100的底部端点耦接至一条第一信号线SL1，且各记忆胞元100的顶部端点耦接至一条第二信号线SL2。第一信号线SL1可称作位线，而第二信号线SL2可称作字线。作为替代地，第一信号线SL1可称作字线，而第二信号线SL2可称作位线。在一些实施例中，各记忆胞元100位于一第一信号线SL1与一第二信号线SL2的交错处(或称为交点(cross-point))。在此些实施例中，第一信号线SL1可沿方向Y延伸，而第二信号线SL2可沿方向X延伸。此外，各列的记忆胞元100可共用一第一信号线SL1，且各行的记忆胞元100可共用一第二信号线SL2。换言之，各第一信号线SL1可耦接至一列记忆胞元100的底部端点，且各第二信号线SL2可耦接至一行记忆胞元100的顶部端点。
图1B为绘示出图1A所示的存储器阵列10的等效电路的电路图。
请参照图1A与图1B，各记忆胞元100包括可变电阻单元110与选择器120。可变电阻单元110可为双端点器件。可藉由改变经由对应的第一信号线SL1与第二信号线SL2提供的写入电信号的极性来改变可变电阻单元110的电阻。如此一来，可变电阻单元110可被写入为低电阻态或高电阻态，且逻辑资料「0」或逻辑资料「1」可存储于可变电阻单元110中。再者，即便移除所述写入电信号，仍可保留所存储的资料，且可变电阻单元110可描述为非易失性存储器单元。写入电信号可为提供至可变电阻单元110的输入电流，或施加至可变电阻单元110两端的偏置电压。在一些实施例中，藉由形成/断开可变电阻单元110中的导电路径(或称为导电丝)而改变可变电阻单元110的电阻，且包括分别具有可变电阻单元110的记忆胞元100的存储器阵列10可为电阻式随机存取存储器(resistive random access memory，RRAM)。在其他实施例中，藉由改变可变电阻单元110中的材料层的结晶度来改变可变电阻单元110的电阻，且包括分别具有可变电阻单元110的记忆胞元100的存储器阵列10可为相变随机存取存储器(phase change random access memory，PCRAM)。
耦接至可变电阻单元110的选择器120亦为双端点器件。基于选择器120的非线性电流-电压(IV)特性，在选择器120两端的偏置电压超过阀值电压(threshold voltage)时选择器120被导通且作为导体，而在选择器120两端的偏置电压低于阀值电压时选择器120处于关闭状态且作为绝缘体。如此一来，在选择器120导通时可变电阻单元110可耦接至对应的第一信号线SL1与第二信号线SL2，而在选择器120处于关闭状态时可变电阻单元110可解耦接于连接至选择器120的第一信号线SL1或第二信号线SL2。换言之，选择器120可作为可变电阻单元110的存取开关。作为实例，选择器120为包括穿遂层的选择器、混合型离子-电子传导(mixed ionic electronic conduction，MIEC)选择器、金属-绝缘体相变(metalinsulator transition，MIT)选择器、临界真空开关(threshold vacuum switch，TVS)选择器、易失性导电桥接随机存取存储器(conductive-bridging random access memory，CBRAM)类型选择器、双向阀值开关(ovonic threshold switching，OTS)选择器或其类似者。如图1B所示，可变电阻单元110与选择器120藉由共用端点而耦接。举例而言，选择器120可设置于可变电阻单元110上，且通过由选择器120与可变电阻单元110共用的端点而耦接至可变电阻单元110。藉由控制选择器120，可使可变电阻单元110耦接至连接于选择器120的第二信号线SL2，或可解耦接于此第二信号线SL2。作为替代地，选择器120可设置于可变电阻单元110下方。在此些替代实施例中，藉由控制选择器120，可使可变电阻单元110耦接至连接于选择器120的第一信号线SL1，或可解耦接于此第一信号线SL1。
图2A是绘示出图1A中定义于一第一信号线SL1与一第二信号线SL2之间的记忆胞元100的剖视示意图。
请参照图1A与图2A，定义于一第一信号线SL1与一第二信号线SL2之间的记忆胞元100包括柱状结构112。柱状结构112包括沿着垂直方向堆叠的多个膜层，且设置于第一信号线SL2与第二信号线SL2之间。柱状结构112包括作为可变电阻单元110的资料存储层的可变电阻层114，且可包括作为可变电阻单元110与选择器120的共用端点的电极层116。在一些实施例中，第一信号线SL1的交迭于柱状结构112的一部分作为可变电阻单元110的另一端点。在此些实施例中，由可变电阻层114、电极层116与第一信号线SL1的所述部分定义可变电阻单元110。可变电阻层114可为单一膜层，或包括沿着垂直方向堆叠的多个子层。在存储器阵列10为RRAM的实施例中，可变电阻层114可由氧化铪(HfOx)、氧化锆(ZrOx)或其类似者构成，或可包括分别由此些材料中的一者所构成的多个子层堆叠。在存储器阵列10为PCRAM的实施例中，可变电阻层114的材料可包括GeTe、InSe、SbTe、GaSb、InSb、AsTe、AlTe、GeSbTe、TeGeAs、InSbTe、TeSnSe、GeSeGa、BiSeSb、GaSeTe、SnSbTe、InSbGe、TeGeSbS、TeGeSnO、TeGeSnAu、PdTeGeSn、InSeTiCo、GeSbTePd、GeSbTeCo、SbTeBiSe、AgInSbTe、GeSbSeTe、GeSnSbTe、GeTeSnNi、GeTeSnPd、GeTeSnPt、过渡金属氧化物材料、二元合金(例如是包括过渡金属、碱土金属及/或稀土金属)或其组合。作为实例，可变电阻层114的厚度可在5纳米至20纳米的范围中。另一方面，电极层116与第一信号线SL1分别由导体材料构成。举例而言，电极层116由TiN、Ta、TaN、Ru或其组合而构成，而第一信号线SL1可由Al-Cu合金、W、Cu、TiN、TaN、Ru、AlN、Co或其组合而构成。在一些实施例中，电极层116的厚度范围为10纳米至20纳米，而第一信号线SL1的厚度范围为20纳米至50纳米。
柱状结构112更包括切换层118。切换层118作为选择器120的有源层，且在施加至切换层118的电压逐渐变化的过程中可展现出非线性的电流-电压(IV)特性。在一些实施例中，切换层118堆叠在电极层116上，其中电极层116可作为可变电阻单元110与选择器120的共用端点。此外，第二信号线SL2的交迭于柱状结构112的一部分可作为选择器120的另一端点。如此一来，可由切换层118、电极层116以及第二信号线SL2的所述部分定义选择器120。切换层118可为单一膜层，或可包括沿垂直方向堆叠的多个子层。在一些实施例中，切换层118由GeTe、GeCTe、AsGeSe、GeSbTe、GeSiAsTe、GeSe、GeSbSe、GeSiAsSe、GeS、GeSbS、GeSiAsS、其类似者或其组合而构成。作为替代地，切换层118的材料可包括BTe、CTe、BCTe、CSiTe、BSiTe、BCSiTe、BTeN、CTeN、BCTeN、CSiTeN、BSiTeN、BCSiTeN、BTeO、CTeO、BCTeO、CSiTeO、BSiTeO、BCSiTeO、BTeON、CTeON、BCTeON、CSiTeON、BSiTeON、BCSiTeON、其类似者或其组合。作为实例，切换层118的厚度范围可为3纳米至10纳米。另一方面，第二信号线SL2由导体材料构成，且此导体材料可相同于或相异于第一信号线SL1的导体材料。举例而言，第二信号线SL2可由Al-Cu合金、W、Cu、TiN、TaN、Ru、AlN、Co或其组合而构成。在一些实施例中，第二信号线SL2的厚度范围为20纳米至50纳米。
在一些实施例中，在电极层116与切换层118之间形成粘着层117，以改进电极层116与切换层118之间的粘着性。粘着层117可由导体材料构成，且电极层116与粘着层117可共同地作为可变电阻单元110与选择器120的共用端点。举例而言，粘着层117可由钨系材料构成。钨系材料例如是钨、氧化钨、氮化钨或其类似者。在一些实施例中，粘着层117的厚度范围为3纳米至10纳米。
柱状结构112更包括含碳介电层122，定义出柱状结构112的侧壁。在一些实施例中，含碳介电层122侧向环绕包括可变电阻层114、电极层116与切换层118(或更包括粘着层117)的堆叠结构ST。含碳介电层122具有极低介电常数(k)，其可更低于低介电常数材料的介电常数。上述低介电常数材料例如是氟化硅玻璃(fluorinated silicon glass(FSG或SiOF))、磷硅酸盐玻璃(phosphosilicate glass，PSG)、包括硅、碳、氧与氢的经掺杂碳的氧化物介电质(SiCOH)、含氢硅酸盐(hydrogen silsesquioxane，HSQ)、甲基硅氧烷(methyl-silsesquioxane，MSQ)、聚亚芳香醚(polyarylene ether，PAE)、聚酰亚胺(polyimide)、N型聚对二甲苯(parylene N)、F型聚对二甲苯(parylene F)、聚四氟乙烯(Polytetrafluoroethylene，PTFE)、氟化非晶碳(fluorinated amorphous carbon，a-C:F)或其类似者。在一些实施例中，含碳介电层122由多孔性SiCOH构成。在此些实施例中，含碳介电层122可为非晶态，且具有介电常数(k)可实质上等与或大于1.5且小于2。举例而言，含碳介电层122的介电常数可约为1.8。如下将进一步描述，可在刻蚀设备中形成含碳介电层122。相较于使用化学气相沈积(chemical vapor deposition，CVD)设备沈积含碳介电层122，使用刻蚀设备沈积含碳介电层122可导致含碳介电层122形成为多孔性结构且具有低结晶度(crystallinity)，此可归因于低的膜层致密性。基于多孔性结构与低结晶度，含碳介电层122可具有极低介电常数。如图1A与图2A所示，由于记忆胞元100的推迭结构ST被具有极低介电常数的含碳介电层122侧向环绕，可有效地降低相邻堆叠结构ST之间的寄生电容。如此一来，可以减少存储器阵列10的电阻-电容延迟(RC delay)。再者，含碳介电层122可保护堆叠结构ST以防受到由存储器阵列的制造期间所产生的水汽(moisture)、刻蚀剂的伤害。因此，存储器阵列10的制造能够较不受等候时间(queue time)的限制。在一些实施例中，含碳介电层122的厚度在约1纳米至约3纳米的范围中。假如含碳介电层122的厚度小于约1纳米，可能无法有效降低寄生电容以及有效防止水汽以与刻蚀剂所造成的伤害。另一方面，假如含碳介电层122的厚度大于约3纳米，含碳介电层122可能意外地从堆叠结构ST剥离。再者，在堆叠结构ST与含碳介电层122的总占据面积固定的情况下，过度增加含碳介电层122的厚度可导致堆叠结构ST占据面积的大幅减少，此可能不利地提高堆叠结构ST与第一信号线SL1、第二信号线SL2之间的接触电阻。
柱状结构112的轮廓可由含碳介电层122的外侧壁所定义。在一些实施例中，如图2A所示，柱状结构112的轮廓些微地自下伏的第一信号线SL1的轮廓内缩。在其他实施例中，柱状结构112的轮廓实质上齐平于下伏的第一信号线SL1的轮廓。在又一些实施例中，柱状结构112的轮廓自下伏的第一信号线SL1的轮廓向外凸出。相似地，柱状结构112的轮可可自上覆的第二信号线SL2的轮廓些微内缩、实质上齐平于上覆的第二信号线SL2的轮廓或自上覆的第二信号线SL2的轮廓而向外凸出。
在一些实施例中，堆叠结构ST在被含碳介电层122覆盖之前被氮化，而氮化层124可形成于堆叠结构ST的边缘区域。氮化层124可从堆叠结构ST的侧壁侧向延伸至堆叠结构ST中，且可被含碳介电层122侧向环绕。氮化层124可进一步保护堆叠结构ST(亦即堆叠结构ST的内部)免于遭受水汽及刻蚀剂的伤害。由于堆叠结构ST的各膜层可具有不同的氮化程度，氮化层124的厚度可在堆叠结构ST中的不同膜层处变化。作为实例，氮化层124的厚度可在约0.1纳米至约1纳米的范围中。在其他实施例中，堆叠结构ST并未被氮化，故堆叠结构ST的边缘区域可不具有氮化层。
图2B是图2A所示的柱状结构112的上视示意图。
请参照图2A与图2B，在一些实施例中，立于第一信号线SL1上的柱状结构112形成为圆柱状。在此些实施例中，当从柱状结构112的上方观之，含碳介电层122与氮化层124可分别为圆环形。然而，柱状结构112可作为替代地被形成为其他形状，本揭露并不以柱状结构112的尺寸与几何形状为限。此外，如上所述，在一些实施例中，柱状结构112的轮廓可内缩于第一信号线SL1的轮廓。在替代实施例中，柱状结构112的轮廓可实质上对齐于第一信号线SL1的轮廓，或自第一信号线SL1的轮廓而外凸。
图3A是绘示出本揭露一些实施例中包括存储器阵列10的半导体芯片30的沿着其中一第二信号线SL2的剖视示意图。图3B是绘示出本揭露一些实施例中包括存储器阵列10的半导体芯片30的沿着其中一第一信号线SL1的剖视示意图。
请参照图3A与图3B，存储器阵列10可形成于半导体芯片30中。半导体芯片30可包括前段工艺(front-end-of-line，FEOL)结构300F与堆叠于FEOL结构300F上的后段工艺(back-end-of-line，BEOL)结构300B。FEOL结构300F包括半导体基底302与形成于半导体基底302的前侧表面的有源器件304。半导体基底302可为半导体晶片或半导体上覆绝缘体(semiconductor-on-insulator，SOI)晶片。有源器件304可为场效应晶体管(field effecttransistor，FET)，且各有源器件304可包括栅极结构306与位于栅极结构306的相对两侧的一对源极/漏极结构308。在一些实施例中，栅极结构306可设置于半导体基底302的平坦部分上，且源极/漏极结构308可为形成于半导体基底302中的掺杂区或形成于半导体基底302的前侧表面的凹陷中的磊晶结构。在此些实施例中，有源器件304可为平面式FET。在替代实施例中，半导体基底302的前侧表面可经图案化形成鳍状结构或在垂直方向上彼此分隔开的奈米片/奈米线，且栅极结构306交错于并覆盖此些鳍状结构或奈米片/奈米线。在此些替代实施例中，有源器件304可为鳍式FET(fin-type FET，finFET)或栅极全环绕FET(gate-all-around FET，GAA-FET)。然而，本揭露并不限于FET的种类，且FEOL结构300F更可包括形成于半导体基底302的前侧表面的其他有源器件及/或无源器件。再者，FEOL结构300F更可包括介电层310与形成于介电层310中的接触插塞312。介电层310覆盖有源器件304。接触插塞312自栅极结构306与源极/漏极结构308延伸至介电层310的顶面。
BEOL结构300B可包括层间介电层314的堆叠。存储器阵列10可形成于某些层间介电层314中，以使得第一信号线SL1、柱状结构112与第二信号线SL2分别被一层间介电层314环绕。形成于FEOL结构300F中的有源器件304位于BEOL结构300B下方，且可或可不交迭嵌入于BEOL结构300B中的存储器阵列10。尽管图3A与图3B所绘示的存储器阵列10嵌入于最顶层的数个层间介电层314中，实际上可能有更多的层间介电层314堆叠于存储器阵列10上，且存储器阵列10可能与最上方的层间介电层314隔开。此外，BEOL结构300B亦包括形成于层间介电层314堆叠中的内连线316。尽管图3A与图3B仅部分绘示，内连线316实际上可分布于存储器阵列10的下方、侧边与上方，且经配置以对有源器件304进行内连并将存储器阵列10的第一信号线SL1与第二信号线SL2绕线至有源器件304。如图3A与图3B所绘示，内连线316可包括分别延伸于一层间介电层314中的导电垫/导电线。尽管未绘示，内连线316亦可包括分别贯穿一或多个层间介电层314以与不同水平阶层的导电垫/导电线建立电性连接的导电通孔。在一些实施例中，BEOL结构300B更包括分别延伸于相邻层间介电层314之间的刻蚀停止层318。举例而言，如图3A所示，一刻蚀停止层318可延伸于其中形成有第一信号线SL1的层间介电层314下方，且第一信号线SL1可贯穿此刻蚀停止层318并延伸至更下方的另一层间介电层314。
由于各柱状结构112中的堆叠结构ST被含碳介电层122侧向环绕，相邻柱状结构112中的堆叠结构ST彼此之间延伸有此些柱状结构112的含碳介电层122。因此，除了延伸于相邻柱状结构112的堆叠结构ST之间的一层间介电层314之一部分外，此些柱状结构112的含碳介电层122亦延伸于此些堆叠结构ST之间。基于含碳介电层122具有极低介电常数，相邻柱状结构112的堆叠结构ST之间的寄生电容得以降低。在一些实施例中，各层间介电层314的介电常数高于含碳介电层122的介电常数。举例而言，各层间介电层314的介电常数可在约3.0至约4.2的范围中，而含碳介电层122的介电常数可低于大约2(如参照图2A所说明)。作为实例，含碳介电层122可由多孔性SiCOH构成，而层间介电层314可分别由氧化硅、先前所提到的低介电常数材料或其类似者构成。
再者，半导体芯片30亦可包括形成于BEOL结构300B上的电连接件(未绘示)。电连接件可电性连接于BEOL结构300B中的内连线316，且可作为半导体芯片30的芯片输入/输出(input/ouput，I/O)。
图4是绘示出本揭露一些实施例的在半导体芯片30的制造期间用于形成存储器阵列10的方法的流程图。图5A至图5L为绘示出在如图4所示的存储器阵列10的形成过程中各阶段的中间结构的三维示意图。
请参照图4与图5A，进行步骤S100，以在一层间介电层314(此后称为层间介电层314a)上形成另一层间介电层314(此后称为层间介电层314b)。如参照图3A与图3B所描述，层间介电层314a、314b(亦即两层间介电层314)为堆叠在FEOL结构300F上的BEOL结构300B的一部分。在一些实施例中，在形成层间介电层314b之前，在层间介电层314a上形成刻蚀停止层318(此后称为刻蚀停止层318a)。刻蚀停止层318a可具有相对于层间介电层314a、314b的充足刻蚀选择比。在一些实施例中，层间介电层314a、314b与刻蚀停止层318分别由沈积工艺(例如是CVD工艺)形成。
请参照图4与图5B，进行步骤S102，以在层间介电层314b中形成沟渠TR。沟渠TR贯穿层间介电层314b，且在层间介电层314b中分离地沿方向Y延伸。在刻蚀停止层318a设置于层间介电层314a、314b之间的实施例中，沟渠TR更可贯穿刻蚀停止层318a。用于形成沟渠TR的方法可包括光刻工艺与至少一刻蚀工艺(例如是非等向性刻蚀工艺)。
请参照图4与图5C，进行步骤S104，以在沟渠TR中形成第一信号线SL1。第一信号线SL1可填满沟渠TR。在一些实施例中，用于形成第一信号线SL1的方法包括藉由沈积工艺、镀覆工艺或其组合而将导体材料提供至图5B的结构上。随后，藉由平坦化工艺移除导体材料的位于层间介电层314上方的部分，而导体材料的位于沟渠TR内的保留部分成为第一信号线SL1。举例而言，平坦化工艺可包括研磨工艺、刻蚀工艺(例如是非等向性刻蚀工艺)或其组合。
请参照图4与图5D，进行步骤S106，以在目前结构上形成可变电阻材料层500、电极材料层502、粘着材料层504与切换材料层506。可变电阻材料层500、电极材料层502、粘着材料层504与切换材料层506将被图案化而分别形成参照图2A所描述的可变电阻层114、电极层116、粘着层117与切换层118。目前而言，可变电阻材料层500、电极材料层502、粘着材料层504与切换材料层506全面地覆盖层间介电层314b与第一信号线SL1。在一些实施例中，分别藉由例如是CVD工艺、物理气相沈积(physical vapor deposition，PVD)工艺或原子层沈积(atomic layer deposition，ALD)工艺的沈积工艺来形成可变电阻材料层500、电极材料层502、粘着材料层504与切换材料层506。
请参照图4与图5E，进行步骤S108，以在可变电阻材料层500、电极材料层502、粘着材料层504与切换材料层506上形成罩幕图案508。罩幕图案508将在随后用于图案化此些堆叠层的步骤中作为罩幕。换言之，罩幕图案508的位置决定随后形成的图案的位置，且罩幕图案508经形成为此些图案的预期形状。举例而言，罩幕图案508经形成为柱状形状。在一些实施例中，罩幕图案508为光蚀剂图案，且经由光刻工艺形成。
请参照图4与图5F，进行步骤S110，以将可变电阻材料层500、电极材料层502、粘着材料层504与切换材料层506图案化为参照图2A所描述的堆叠结构ST。各堆叠结构ST中的可变电阻层114、电极层116、粘着层117与切换层118分别为可变电阻材料层500的一部分、电极材料层502的一部分、粘着材料层504的一部分与切换材料层506的一部分。如上所述，罩幕图案508在此图案化步骤中作为罩幕。在刻蚀设备中藉由刻蚀工艺(例如是非等向性刻蚀工艺)移除堆叠层的未被罩幕图案508覆盖的部分。作为实例，刻蚀设备可为感应耦合等离子体(inductive coupling plasma，ICP)刻蚀设备或变压耦合等离子体(transformercoupling plasma，TCP)刻蚀设备。另一方面，堆叠层的被罩幕图案508覆盖的部分保留下来，而形成堆叠结构ST。在形成堆叠结构ST之后，可藉由剥除(stripping)工艺、灰化工艺或其类似者移除罩幕图案508。
请参照图4与图5G，进行步骤S112，以在目前结构上进行等离子体清洁工艺。在一些实施例中，在用于参照图5F所描述的先前图案化步骤的刻蚀设备中进行等离子体清洁工艺。再者，在一些实施例中，以刻蚀设备所产生氮气等离子体与氩气等离子体之混和来进行等离子体清洁工艺。在此些实施例中，目前结构可由暴露的表面而被氮化，且可在目前结构的表层区域形成氮化层510。氮化层510可进一步地被图案化而成为参照图2A所描述的氮化层124。由于目前结构的不同暴露部分可具有不同的氮化程度，氮化层510的厚度可在目前结构的不同暴露部分处变化。在替代实施例中，以在刻蚀设备中所产生氢气等离子体与氩气等离子体之混和来进行等离子体清洁工艺。在此些替代实施例中，目前结构可不被氮化，故可不存在氮化层510。
请参照图4与图5H，进行步骤S114，以在目前结构上全面地形成含碳介电层512。含碳介电层512将被图案化而形成分别参照图2A所描述的含碳介电层122。目前而言，含碳介电层512可共形地覆盖堆叠结构ST、层间介电层314b与第一信号线SL1。在先前形成有氮化层510的实施例中，氮化层510可全然地被含碳介电层512覆盖。可在用于执行参照图5F所描述的图案化步骤的刻蚀设备来进行用于形成含碳介电层512的沈积工艺。藉由在刻蚀设备中进行沈积工艺，所沈积的含碳介电层512可能具有低的膜致密性，而可为非晶态且具有多孔性结构。基于多孔性结构，含碳介电层512可具有极低的介电常数。在含碳介电层512的沈积期间，将碳氢化合物气体提供至刻蚀设备中，随后碳氢化合物气体游离化而沈积至工件(例如是图5G所示的结构)上以形成含碳介电层512。在一些实施例中，碳氢化合物气体包括甲烷(methane，CH4)、乙炔(ethyne，C2H2)、乙烯(ethene，C2H4)、其类似者或其组合。
请参照图4与图5I，进行步骤S116，以移除含碳介电层512的沿堆叠结构ST、层间介电层314b与第一信号线SL1的顶面延伸的部分。含碳介电层512的保留在堆叠结构ST的侧壁上的部分成为含碳介电层122。在形成含碳介电层512之前形成有氮化层510的实施例中，亦可在目前步骤中移除氮化层510的沿堆叠结构ST、层间介电层314b与第一信号线SL1的顶面延伸的部分。氮化层510的沿堆叠结构ST的侧壁延伸的保留部分成为氮化层124。堆叠结构ST与含碳介电层122(以及氮化层124)形成柱状结构112。此外，目前可暴露出层间介电层314b与第一信号线SL1在柱状结构112周围的部分的顶面。在一些实施例中，用于图案化含碳介电层512(以及氮化层510)的方法包括刻蚀工艺，例如是非等向性刻蚀工艺。
请参照图4与图5J，进行步骤S118，以在柱状结构112周围形成另一层间介电层314(此后称为层间介电层314c)。层间介电层314c侧向环绕柱状结构112，且层间介电层314b、第一信号线SL1的先前暴露出的顶面此时被层间介电层314c所覆盖。在一些实施例中，柱状结构112的顶面实质上齐平于层间介电层314c的顶面。用于形成层间介电层314c的方法可包括藉由沈积工艺(例如是CVD工艺)而在图5I所示的结构上提供介电材料。随后，藉由平坦化工艺移除介电材料的位于柱状结构112顶面上方的部分，且介电材料的保留部分成为层间介电层314c。举例而言，平坦化工艺可包括研磨工艺、刻蚀工艺(例如是等向性刻蚀工艺)或其组合。
请参照图4与图5K，进行步骤S120，以在目前结构上形成第二信号线SL2。第二信号线SL2可在层间介电层314c上沿着方向X延伸，且分别电性连接于一行柱状结构112。在一些实施例中，用于形成第二信号线SL2的方法包括藉由沈积工艺、镀覆工艺或其组合而在图5J所示的结构上全面地形成导体层。随后，藉由光刻工艺与至少一刻蚀工艺而将导体层图案化而形成第二信号线SL2。在此些实施例中，柱状结构112的顶面保持被覆盖，故可避免由刻蚀工艺所带来的伤害。
请参照图4与图5L，进行步骤S122，以在第二信号线SL2周围形成又一层间介电层314(此后称为层间介电层314d)。层间介电层314d可侧向环绕第二信号线SL2。在一些实施例中，层间介电层314d的顶面实质上齐平于第二信号线SL2的顶面。用于形成层间介电层314d的方法可包括藉由例如是CVD工艺的沈积工艺而在图5K所示的结构上全面地提供介电材料。随后，藉由平坦化工艺移除介电材料的位于第二信号线SL2顶面上方的部分，使得介电材料的保留部分成为层间介电层314d。举例而言，平坦化工艺可包括研磨工艺、刻蚀工艺或其组合。由于柱状结构112的顶面维持被第二信号线SL2覆盖，在形成层间介电层314d期间可避免柱状结构112的顶面遭受可能的伤害。
至此，已在层间介电层314堆叠(例如是包括层间介电层314a、314b、314c、314d)中形成参照图1A、图1B、图2A与图2B所描述的存储器阵列10。可对目前结构进行后续的BEOL工艺以及封装工艺，以完成半导体芯片的制造。
图6A是绘示出本揭露一些实施例的存储器阵列10a的三维示意图。图6B是图6A所示的存储器阵列中的一记忆胞元100’的剖视示意图。
图1A所示的存储器阵列10包括连接至在垂直方向上分离的第一信号线SL1、第二信号线SL2的单层记忆胞元100。另一方面，如图6A所示的存储器阵列10a为多层结构。如图6A所示，具有存储器胞元100所组成的阵列的层以及具有记忆胞元100’所组成的阵列的层可沿着垂直方向交替地堆叠。在一些实施例中，在一层中的记忆胞元100实质上对齐于相邻一层中的记忆胞元100’。除记忆胞元100、100’之外，具有第一信号线SL1的层以及具有第二信号线SL2的层亦可沿垂直方向交替地堆叠。各层的记忆胞元100定义于下伏的第一信号线SL1层以及上覆的第二信号线SL2层之间。另一方面，各层记忆胞元100’定义于下伏的第二信号线SL2层与上覆的第一信号线SL1层之间。再者，各第一信号线SL1层或第二信号线SL2层位于相邻的记忆胞元100层与记忆胞元100’层之间，且由此些记忆胞元100、100’所共用。
记忆胞元100’相似于记忆胞元100，除了各记忆胞元100’中的堆叠顺序可相反于各记忆胞元100中的堆叠顺序。如参照图2A所描述，各记忆胞元100中的可变电阻层114、电极层116、粘着层117(选择性配置)与切换层118依序由第一信号线SL1的顶侧堆叠至第二信号线SL2的底侧。另一方面，如图6B所示，各记忆胞元100’中的切换层118、粘着层117(选择性配置)、电极层116与可变电阻层114可依序地由第二信号线SL2的顶侧堆叠至第一信号线SL1的底侧。记忆胞元100’中的可变电阻单元110’(类似于参照图1B与图2A所描述的记忆胞元100中的可变电阻单元110)由第一信号线SL1、可变电阻层114、电极层116与粘着层117(选择性配置)来定义。此外，记忆胞元100’中的选择器120’(类似于参照图1B与图2A所描述的记忆胞元100中的选择器120)由第二信号线SL2、切换层118、粘着层117(选择性配置)与电极层116来定义，且从可变电阻单元110’下方连接至可变电阻单元110’。
请参照图6A，在一些实施例中，上层第一信号线SL1的末端部分相较于下层第一信号线SL1的末端部分而侧向凸出，以使上层第一信号线SL1的末端部分EP1不交迭于下层第一信号线SL1。如此一来，上层第一信号线SL1可由末端部分EP1向外绕线，且各层第一信号线SL1可被独立地控制。相似地，上层的第二信号线SL2可相较于下层第二信号线SL2而侧向凸出，使得上层第二信号线SL2的末端部分EP2不交迭于下层第二信号线SL2。如此一来，上层第二信号线SL2可由末端部分EP2向外绕线，且各层第二信号线SL2可独立地被控制。
相似于参照图1、图3A与图3B所描述的存储器阵列10，图6A所示的存储器阵列10a亦可嵌入于半导体芯片的BEOL结构中，且可被绕线至半导体芯片中位于BEOL结构下方的FEOL结构的有源器件。
基于沿着垂直方向配置，存储器阵列10a不再受到二维设计的限制，且可在不增加存储器阵列10a的占据面积的情况下显著地提高存储密度。可由一层记忆胞元100/100’以及与其连接的一层第一信号线SL1与一层第二信号线SL2定义存储器阵列10a的各水平阶层。尽管存储器阵列10a被绘示为具有四层水平阶层，所属领域中具有通常知识者可调整存储器阵列10a的水平阶层数量。举例而言，存储器阵列10可具有2至10层水平阶层。
图7是绘示出本揭露一些实施例的存储器阵列70a与设置在存储器阵列70a下方的驱动电路70b的配置关系的方块图。
请参照图7，存储器阵列70a可为参照图1A所描述的存储器阵列10或参照图6A所描述的存储器阵列10a。在半导体芯片中，存储器阵列70a位于驱动电路70b上方。相似于参照图3A、图3B所描述的存储器阵列10，存储器阵列70a可嵌入于BEOL结构中。另一方面，如参照图3A与图3B所描述，驱动电路70b的有源器件可形成于位在BEOL结构下方的FEOL结构。由于存储器阵列70a可形成于FEOL结构上，在器件密度已相当高的FEOL结构中的有源器件的设计可较不受限制。作为替代地，可将更多有源器件整合在FEOL结构中。
驱动电路70b耦合至存储器阵列70a，且经配置以驱动存储器阵列70a。在一些实施例中，驱动电路70b包括写入驱动器700、读取驱动器702以及列解码器704。在一些实施例中，写入驱动器700、读取驱动器702与列解码器704排列为阵列。写入驱动器700分别耦合至1到8条字线，且可经配置以进行写入操作。例如是感测放大器的读取驱动器700可分别耦合至8条位线，且可经配置以进行读取操作。字线可为第二信号线SL2，且位线可为第一信号线SL1。作为替代地，字线可为第一信号线SL1，而位线可为第二信号线SL2。列解码器704可耦合至写入驱动器700与读取驱动器702，且可经配置以进行列选择。
此外，驱动电路70b更包括行解码器706与字线驱动器708。行解码器706可耦合至列解码器704，且可经配置以进行行选择。字线驱动器708可耦合至字线(亦即第一信号线SL1或第二信号线SL2)，且可经配置以将写入电流/电压提供至字线。在一些实施例中，写入驱动器700、读取驱动器702、列解码器704、行解码器706与字线驱动器708交迭于上覆的存储器阵列70a，故以虚线绘示。另一方面，如将进一步说明，驱动电路70b更可包括位于上覆存储器阵列70a周围的构件。
在存储器阵列70a具有多层记忆胞元的实施例中，驱动电路70b更可包括层选择电路710。层选择电路710可经配置以进行层选择，以决定选择存储器阵列70a的哪一水平阶层而进行写入/读取操作。再者，驱动电路70b更可包括错误校正电路(error correctioncircuit，ECC)712、电荷泵电路(charge pumping circuit)714以及时序控制电路(timingcontrol circuit)716。ECC 712可经配置以校正所存储资料中的错误。电荷泵电路714可经配置以提供写入操作可能所需的大电流/电压。再者，时序控制电路716可经配置以安排存储器阵列70a中的多个子阵列的操作顺序。如上所述，层选择电路710、ECC 712、电荷泵电路714与时序控制电路716可配置于FEOL结构的并未交迭于上覆存储器阵列70a的一区域内。在一些实施例中，层选择电路710、ECC 712、电荷泵电路714与时序控制电路716侧向环绕FEOL结构的交迭于上覆存储器阵列70a的一区域(例如是其中设置有包括写入驱动器700、读取驱动器702、列解码器704、行解码器706与字线驱动器708的构件的区域)。
然而，所属领域中具有通常知识者可依据设计需求改变驱动电路70b。本揭露并不以驱动电路70b中的构件及/或构件的配置关系为限。
综上所述，本揭露实施例的存储器阵列包括定义于在不同水平阶层延伸的信号线的交错处(或称交点)的记忆胞元。记忆胞元分别包括具有沿垂直方向堆叠的功能性层的柱状结构。此些功能性层与上覆及下伏的信号线定义出可变电阻单元与经由共用端点而连接至可变电阻单元的选择器。此外，各记忆胞元更包括含碳介电层，侧向环绕此些功能性层所组成的堆叠结构。如此一来，一记忆胞元中的选择器与可变电阻单元以及另一记忆胞元中的选择器与可变电阻单元之间可延伸有此些记忆胞元中的含碳介电层。含碳介电层具有极低介电常数，且因此可有效地降低相邻记忆胞元之间的寄生电容。据此，可降低存储器阵列的RC延迟。再者，含碳介电层可保护上述堆叠结构以在存储器阵列的制造期间防止水汽与刻蚀剂所造成的伤害。因此，存储器阵列的制造期间的等候时间可较不受限制。
本揭露的一态样提供一种存储器阵列，包括：多条第一信号线，沿第一方向延伸；多条第二信号线，沿第二方向延伸且位于所述多条第一信号线上方；以及多个记忆胞元，定义于所述多条第一信号线与所述多条第二信号线的多个交错处。所述多个记忆胞元分别包括：可变电阻层；切换层，交迭于所述可变电阻层；电极层，延伸于所述可变电阻层与所述切换层之间；以及含碳介电层，侧向环绕包括所述可变电阻层、所述切换层与所述电极层的堆叠结构。
在一些实施例中，所述含碳介电层的介电常数低于2，且大于或实质上等于1.5。在一些实施例中，存储器阵列更包括介电层，延伸于分别包括所述多个记忆胞元中的一者的所述堆叠结构与所述含碳介电层的多个柱状结构之间，其中各记忆胞元中的所述含碳介电层的介电常数低于所述介电层的介电常数。在一些实施例中，所述含碳介电层具有多孔性结构。在一些实施例中，所述含碳介电层为非晶态。在一些实施例中，所述含碳介电层由包括硅、碳、氧与氢的氧化物介电材料构成。在一些实施例中，各记忆胞元的所述堆叠结构具有从所述堆叠结构的侧壁侧向延伸进入所述堆叠结构的氮化区域。在一些实施例中，各记忆胞元中的可变电阻单元由所述电极层、所述可变电阻层与所述多条第一信号线中的下伏一者所定义，且各记忆胞元中的双端点选择器由所述电极层、所述切换层与所述多条第二信号线中的上覆一者所定义。在一些实施例中，各记忆胞元中的所述堆叠结构更包括延伸于所述电极层与所述切换层之间的粘着层。在一些实施例中，所述粘着层由导体材料构成。
本揭露的另一态样提供一种存储器阵列的形成方法，包括：在第一介电层中的多个沟渠中形成多条第一信号线；在所述多条第一信号线上形成多个堆叠结构，其中所述多个堆叠结构彼此侧向间隔开，且各堆叠结构包括可变电阻层、切换层与延伸于所述可变电阻层与所述切换层之间的电极层；形成覆盖所述第一介电层、所述多条第一信号线与所述多个堆叠结构的暴露表面的含碳介电层；移除所述含碳介电层的延伸于所述第一介电层的顶面、所述多条第一信号线的顶面以及所述多个堆叠结构的顶面的部分；形成延伸于分别包括所述多个堆叠结构中的一者及所述含碳介电层的侧向环绕所述多个堆叠结构中的所述一者的保留部分的多个柱状结构之间的第二介电层；以及在所述第二介电层与所述多个柱状结构上形成多条第二信号线，其中所述多个柱状结构位于所述多条第一信号线与所述多条第二信号线的多个交错处。
在一些实施例中，用于形成所述多个堆叠结构的方法包括：在所述第一介电层与所述多条第一信号线上形成可变电阻材料层，电极材料层与切换材料层；在包括所述可变电阻材料层、所述电极材料层与所述切换材料层的多个堆叠层上形成多个罩幕图案；进行刻蚀工艺，以移除所述多个堆叠层的围绕所述多个罩幕图案的部分，其中所述可变电阻材料层的多个保留部分分别形成各堆叠结构中的所述可变电阻层，所述电极材料层的多个保留部分分别形成各堆叠结构中的所述电极层，且所述切换材料层的多个保留部分分别形成各堆叠结构中的所述切换层；以及移除所述多个罩幕图案。在一些实施例中，在用于进行所述刻蚀工艺的刻蚀设备中形成所述含碳介电层。在一些实施例中，在形成所述含碳介电层期间，将碳氢化合物源气体提供至所述刻蚀设备中，且使所述碳氢化合物源气体游离并沈积于所述第一介电层、所述多条第一信号线与所述多个堆叠结构的所述暴露表面上。在一些实施例中，用于形成存储器阵列的方法更包括在形成所述含碳介电层之前且在形成所述多个堆叠结构之后对所述多个堆叠结构、所述第一介电层与所述多条第一信号线进行等离子体清洁工艺。在一些实施例中，在用于进行所述刻蚀工艺的刻蚀设备中进行所述等离子体清洁工艺。在一些实施例中，用于形成所述多条第二字线的方法包括：在所述第二介电层与所述多个柱状结构上形成导体层；以及移除所述导体层的多个部分，以使所述导体层的多个保留部分形成所述多条第二信号线。
本揭露的又一态样提供一种半导体芯片，包括：多个有源器件，形成于所述基底的表面；多个介电层的堆叠，形成于所述基底的所述表面上，且覆盖所述多个有源器件；以及存储器阵列，嵌入于所述多个介电层的所述堆叠中。所述存储器阵列包括：多条第一信号线；多条第二信号线，延伸于所述多条第一信号线上并交错于所述多条第一信号线；以及多个记忆胞元，定义于所述多条第一信号线与所述多条第二信号线的多个交错处，且分别包括柱状结构，其中所述柱状结构具有定义所述柱状结构的侧壁的含碳介电层。
在一些实施例中，各记忆胞元中的所述含碳介电层的介电常数低于所述多个介电层的介电常数。在一些实施例中，所述多个有源器件的至少一部分交迭于所述存储器阵列。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。

Claims (12)

1.一种存储器阵列，包括：
多条第一信号线，沿第一方向延伸；
多条第二信号线，沿第二方向延伸且位于所述多条第一信号线上方；以及
多个记忆胞元，定义于所述多条第一信号线与所述多条第二信号线的多个交错处，且分别包括：
可变电阻层；
切换层，交迭于所述可变电阻层；
电极层，延伸于所述可变电阻层与所述切换层之间；以及
含碳介电层，侧向环绕包括所述可变电阻层、所述切换层与所述电极层的堆叠结构。
2.根据权利要求1所述的存储器阵列，其中所述含碳介电层的介电常数低于2，且大于或实质上等于1.5。
3.根据权利要求1所述的存储器阵列，更包括介电层，延伸于分别包括所述多个记忆胞元中的一者的所述堆叠结构与所述含碳介电层的多个柱状结构之间，其中各记忆胞元中的所述含碳介电层的介电常数低于所述介电层的介电常数。
4.根据权利要求1所述的存储器阵列，其中所述含碳介电层具有多孔性结构。
5.根据权利要求1所述的存储器阵列，其中所述含碳介电层为非晶态。
6.根据权利要求1所述的存储器阵列，其中所述含碳介电层由包括硅、碳、氧与氢的氧化物介电材料构成。
7.根据权利要求1所述的存储器阵列，其中各记忆胞元的所述堆叠结构具有从所述堆叠结构的侧壁侧向延伸进入所述堆叠结构的氮化区域。
8.根据权利要求1所述的存储器阵列，其中各记忆胞元中的可变电阻单元由所述电极层、所述可变电阻层与所述多条第一信号线中的下伏一者所定义，且各记忆胞元中的双端点选择器由所述电极层、所述切换层与所述多条第二信号线中的上覆一者所定义。
9.根据权利要求1所述的存储器阵列，其中各记忆胞元中的所述堆叠结构更包括延伸于所述电极层与所述切换层之间的粘着层。
10.根据权利要求9所述的存储器阵列，其中所述粘着层由导体材料构成。
11.一种用于形成存储器阵列的方法，包括：
在第一介电层中的多个沟渠中形成多条第一信号线；
在所述多条第一信号线上形成多个堆叠结构，其中所述多个堆叠结构彼此侧向间隔开，且各堆叠结构包括可变电阻层、切换层与延伸于所述可变电阻层与所述切换层之间的电极层；
形成覆盖所述第一介电层、所述多条第一信号线与所述多个堆叠结构的暴露表面的含碳介电层；
移除所述含碳介电层的延伸于所述第一介电层的顶面、所述多条第一信号线的顶面以及所述多个堆叠结构的顶面的部分；
形成延伸于分别包括所述多个堆叠结构中的一者及所述含碳介电层的侧向环绕所述多个堆叠结构中的所述一者的保留部分的多个柱状结构之间的第二介电层；以及
在所述第二介电层与所述多个柱状结构上形成多条第二信号线，其中所述多个柱状结构位于所述多条第一信号线与所述多条第二信号线的多个交错处。
12.一种半导体芯片，包括：
基底；
多个有源器件，形成于所述基底的表面；
多个介电层的堆叠，形成于所述基底的所述表面上，且覆盖所述多个有源器件；以及
存储器阵列，嵌入于所述多个介电层的所述堆叠中，且包括：
多条第一信号线；
多条第二信号线，延伸于所述多条第一信号线上并交错于所述多条第一信号线；以及
多个记忆胞元，定义于所述多条第一信号线与所述多条第二信号线的多个交错处，且分别包括柱状结构，其中所述柱状结构具有定义所述柱状结构的侧壁的含碳介电层。
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