CN114977802A - 电压转换器与使用其的电路系统 - Google Patents

Abstract

本发明提供了一种电压转换器与使用其的电路系统，该电压转换器具有开关、门闩与电压箝位电路。开关接收输入信号，并根据输入信号而打开或关闭。门闩＝接收电源电压。电压箝位电路具有第一节点、第二节点与第三节点，所述第一节点电连接所述门闩的用于输出输出信号的输出端，所述第二节点与所述开关电连接所述门闩的另一输出端，以及所述第三节点为所述第二节点的电压追随节点。相较于现有技术，本发明实施例的电压转换器仅需要单一个电源即可以操作，而且在电源刚启动时，输出信号不会是未知。

Description

电压转换器与使用其的电路系统

技术领域

本发明涉及一种电压转换器，且特别是一种单电源的电压转换器与使用其的电路系统。

背景技术

电压转换器是一种可以将输入信号的电压进行转换以输出具有转换后电压的输出信号的装置。传统的电压转换器使用双电源，故仍有些缺失尚待改进。具体地，电压转换器是使用常用的标准单元(standard cell)来进行的逻辑设计电路，因此，设计上需要有模拟高压电源(AVDD)及数字低压电源(VDDL)同时供应才能正常使用。然而，数字低压电源(VDDL)又是由模拟高压电源(AVDD)所产生。在开机过程中，在模拟高压电源(AVDD)备妥完成前，数字低压电源(VDDL)需要有正确的逻辑信号来保证数字低压电源信号不会误发，以防止导致后端的数字电路误动作，即避免信号误发或输出电压不对的技术问题。

以下说明数个传统电压转换器，以作为本案的背景技术。首先，请参照图1，图1是另一种传统电压转换器的电路图。电压转换器2设计成为单电源供应的电压转换器，其包括反相器200、201、PMOS晶体管203与NMOS晶体管。反相器200、201为高压反相器，反相器200的供应电压(VDD，即节点VL的电压)由呈现二极管连接的NMOS晶体管204将电压VDDH降压至电压VDDL的位准，且接着利用PMOS2晶体管203构成的输出回授开关来切换节点VL的电压至电压VDDH。如此，电压转换电路实现单供应电源转换。然而，由于电压VDDL是呈现二极管连接的NMOS晶体管204所提供(即，VDDL＝VDDH-VTH，其中VTH为NMOS晶体管204门限电压)，因此，需要考虑NMOS晶体管204的制程、操作电压与操作温度的范围，以获取相应的电压VDDL，亦即，受限于NMOS晶体管204的工艺、操作电压与操作温度的范围，不易获得大电压范围的电压VDDL。

之后，请参照图2，图2是又一种传统电压转换器的电路图。电压转换器3包括PMOS晶体管301、303、304、305、NMOS晶体管302、306与307。PMOS晶体管301、303与NMOS晶体管302可以构成放电路径来使得高压的门闩(由PMOS晶体管304与305构成)转态。当输入信号VIN为逻辑高电平时，NMOS晶体管307打开且PMOS晶体管301的栅极为逻辑低电平，故输入信号VIN可以被暂存在节点VC。此时，节点VC的电压实质上等于输入信号VIN的电压，且NMOS晶体管302为关闭状态。当输入信号VIN为逻辑低电平，NMOS晶体管307与PMOS晶体管301为关闭状态，使得输出信号VOUT的电压为0。电压转换器3通过自举(boost trap)方式将输入信号VIN垫高，作为电压转换器3转态时要使用的控制信号(节点VC的电压)。然而，在电源启动的过程中，因为输入信号VIN的电压为0，所以导致节点VC的电压为0，所以导致输出信号VOUT与反相输出信号VOUTB的电压皆为未知(unknown)。

发明内容

本发明的实施例提供了一种电压转换器，所述电压转换器包括：开关，接收输入信号，并根据所述输入信号而打开或关闭；门闩，接收电源电压；以及电压箝位电路，具有第一节点、第二节点与第三节点，所述第一节点电连接所述门闩的输出端，所述第二节点与所述开关电连接所述门闩的另一输出端，以及所述第三节点为所述第二节点的电压追随节点；其中在所述输入信号为逻辑低电平时，所述开关关闭使所述第二节点的电压被拉高，所述第三节点的电压因为所述第二节点的电压被拉高而跟着被拉高，以及所述第一节点的电压等于所述逻辑低电平的电压，且所述门闩进入转态，所述门闩的所述输出端的输出信号的输出电压为所述逻辑低电平；其中在所述输入信号为逻辑高电平时，所述开关打开使所述第二节点的电压为所述逻辑低电平的电压，所述门闩转态，所述第三节点的电压降低至一门限电压，所述第一节点的电压连接所述电源电压，且所述门闩的所述输出端的所述输出信号的所述输出电压为所述逻辑高电平。

在一个实施例中，所述电压转换器更包括：输入暂存电路，电连接所述输入信号，所述输入暂存电路具有暂存节点，所述暂存节点电连接所述电压箝位电路，当所述输入信号为所述逻辑高电平时，所述暂存节点用于暂存所述输入信号。

在一个实施例中，所述电压箝位电路包括：第一NMOS晶体管、第二NMOS晶体管、第一PMOS晶体管与第二PMOS晶体管；其中所述第二PMOS晶体管的源极接收所述电源电压，所述第二PMOS晶体管的栅极与漏极彼此电连接，所述第一NMOS晶体管的源极接收所述输入信号，所述第一NMOS晶体管的漏极电连接所述第一节点，所述第一NMOS晶体管与所述第二NMOS晶体管的栅极彼此电连接，所述第一NMOS晶体管与所述第二NMOS晶体管的栅极电连接到所述第三节点，所述第三节点电连接所述第二PMOS晶体管的漏极与所述第一PMOS晶体管的源极，所述第一PMOS晶体管与所述第二NMOS晶体管的漏极彼此电连接，所述第一PMOS晶体管的栅极电连接到所述第二节点，所述第一PMOS晶体管的栅极电连接所述开关，所述第二NMOS晶体管的源极电连接到所述输入暂存电路的所述暂存节点。

在一个实施例中，所述输入暂存电路包括：第三PMOS晶体管以及电荷储存电容；其中所述电荷储存电容的一端电连接接地，所述电荷储存电容的另一端电连接到所述暂存节点与所述第三PMOS晶体管的漏极，所述第三PMOS晶体管的源极接收所述输入信号，以及所述第三PMOS晶体管的栅极电连接所述开关。

在一个实施例中，所述输入暂存电路包括：二极管以及第三NMOS晶体管；其中所述二极管的两端分别连接所述输入信号与所述暂存节点，所述第三NMOS晶体管的栅极连接所述暂存节点，以及所述第三NMOS晶体管的源极与漏极连接接地。

在一个实施例中，所述第一节点与所述输入信号之间的压降由所述电压箝位电路的所述第一NMOS晶体管承受。

在一个实施例中，所述电压箝位电路包括：第一NMOS晶体管、第一PMOS晶体管与第二PMOS晶体管；其中所述第一PMOS晶体管的源极接收所述电源电压，所述第一PMOS晶体管的栅极与漏极彼此电连接，并连接到所述第三节点，所述第一NMOS晶体管的源极接收所述输入信号，所述第一NMOS晶体管的栅极电连接所述第三节点，所述第一NMOS晶体管的漏极电连接所述第一节点，所述第二PMOS晶体管的源极连接所述第三节点，所述第二PMOS晶体管的栅极连接所述第二节点，以及所述第二PMOS晶体管的漏极连接接地。

在一个实施例中，所述门闩包括：两个PMOS晶体管，所述两个PMOS晶体管的源极连接所述电源电压，所述两个PMOS晶体管每一者的漏极电连接所述另一PMOS晶体管的栅极，且所述两个PMOS晶体管的漏极作为所述门闩的所述两个输出端。

在一个实施例中，所述电压转换器更包括：缓冲器，由偶数个反相器构成，所述缓冲器的输入端电连接所述电压箝位电路的所述第一节点，所述缓冲器的输出端用于输出所述输出信号。

本发明实施例另提供一种电路系统，所述电路系统包括：输入电路、负载与任一个前述的电压转换器；其中所述电压转换器电连接所述输入电路与所述负载，所述输入电路用于提供所述输入信号，以及所述负载用于接收所述输出信号。

综上所述，相较于现有技术，本发明实施例的电压转换器仅需要单一个电源即可以操作，而且在电源刚启动时，输出信号不会是未知。

为了进一步理解本发明的技术、手段和效果，可以参考以下详细描述和附图，从而可以彻底和具体地理解本发明的目的、特征和概念。然而，以下详细描述和附图仅用于参考和说明本发明的实现方式，其并非用于限制本发明。

附图说明

通过下面结合附图对实施例的详细描述，可以更全面地理解本发明，其中：

图1是一种传统电压转换器的电路图；

图2是另一种传统电压转换器的电路图；

图3是本发明实施例的电压转换器的电路图；

图4是本发明另一实施例的电压转换器的电路图；

图5是本发明又一实施例的电压转换器的电路图。

图式中所标示的符号说明如下：

2～6电压转换器；

41、61门闩；

203、301、303～305、411、412、443、444、421、522、611、612、642、644PMOS晶体管；

42、52输入暂存电路；

422电荷储存电容；

VL、VC、VR、O、P节点；

43、63开关；

204、302、306、307、431、441、442、631、641NMOS晶体管；

44、64电压箝位电路；

45、65缓冲器；

200、201、451、452、651、652反相器；

521二极管；

VDDH、VDDL电压；

VIN输入信号；

VOUT输出信号；

VOUTB反相输出信号；

GND接地。

具体实施方式

现在将详细参考本发明的示范实施例，其示范实施例会在附图中被绘示出。在可能的情况下，在附图和说明书中使用相同的组件符号来指代相同或相似的部件。另外，示范实施例的做法仅是本发明的设计概念的实现方式的一者，下述的该等示范皆非用于限定本发明。

本发明实施例提供一种单电源的电压转换器，其仅需要低压逻辑信号及高压电源即可将低压的输入信号转换成高压的输出信号，同时输出信号可做为低压电源的备妥(ready)信号。当高压电源刚开启时，本发明实施例的电压转换器的切换开关不会因为电源来不及备妥，而产生信号误发或是电平不对的技术问题。简单地说，本发明实施例的电压转换器的其中一个目的是针对传统电压转换器需要双电源的缺点进行改善。

首先，请参照图3，图3是本发明实施例的电压转换器的电路图。电压转换器4包括门闩41、输入暂存电路42、开关43、电源箝位电路44与缓冲器45。门闩41由PMOS晶体管411与412构成，PMOS晶体管411与412的源极分别电连接电压VDDH(电源电压)，PMOS晶体管411的栅极电连接PMOS晶体管412的漏极，以及PMOS晶体管412的栅极电连接PMOS晶体管411的漏极。门闩41的PMOS晶体管411的漏极(即门闩41的输出端)电连接电源箝位电路44的节点O与连接缓冲器45的输入端，以及门闩41的PMOS晶体管412的漏极(即门闩41的另一输出端)电连接电源箝位电路44的节点P。

缓冲器45由两个反相器451与452所构成，反相器451与452彼此串接，即反相器451的输出端电连接反相器452的输入端，反相器451的输入端(即缓冲器45的输入端)电连接电源箝位电路44的节点O与门闩41的PMOS晶体管411，以及反相器452的输出端用于产生输出信号VOUT。反相器451与452的电源端与接地端分别电连接电压VDDH与接地GND。在此请注意，缓冲器45可以是本发明的非必要组件，且缓冲器45也可以由例如4个或6个彼此串接的反相器实现(即，缓冲器45通过偶数个反相器实现)，甚至缓冲器45可以由反向缓冲器(通过奇数个反相器实现)来取代。

电压箝位电路44由NMOS晶体管441、442与PMOS晶体管443、444所构成，并具有节点O、P与VR。PMOS晶体管444的源极接收电压VDDH，PMOS晶体管444的栅极与漏极彼此电连接。NMOS晶体管441的源极接收输入信号VIN，且NMOS晶体管441的漏极电连接节点O。NMOS晶体管441与442的栅极彼此电连接，且NMOS晶体管441与442的栅极还电连接到节点VR。节点VR电连接PMOS晶体管444的漏极与PMOS晶体管443的源极。PMOS晶体管443与NMOS晶体管442的漏极彼此电连接。PMOS晶体管443的栅极电连接到节点P，且节点P电连接到开关43，即PMOS晶体管443的栅极电连接开关43。NMOS晶体管442的源极则电连接到输入暂存电路42的节点VC，即NMOS晶体管442的源极电连接输入暂存电路42。

开关43由NMOS晶体管431构成。NMOS晶体管431的源极电连接到接地GND，NMOS晶体管431的栅极接收入信号VIN，且NMOS晶体管431的漏极电连接到节点P与输入暂存电路42。

输入暂存电路42由PMOS晶体管421与电荷储存电容422所构成，并具有节点VC。电荷储存电容422的一端电连接接地GND，电荷储存电容42的另一端电连接到节点VC与PMOS晶体管421的漏极。PMOS晶体管421的源极接收输入信号VIN，以及PMOS晶体管421的栅极电连接NMOS晶体管431的漏极。

通过上述电压转换器4的架构，电压转换器4可以在仅有提供电压VDDH的电平时，将较低电平(电压VDDL，低于电压VDDH)的输入信号VIN调整为与电压VDDH相同高电平的输出信号VOUT，以藉此提供电压转换器4后端电连接的负载(图3未绘示)使用。进一步地说，开关43受控于输入信号VIN而使得节点P的电压为0或被抬高的非零分压。当输入信号VIN为逻辑低电平(即0)，NMOS晶体管431被关闭，当输入信号VIN为逻辑高电平(电压VDDL)，NMOS晶体管431被打开。

当NMOS晶体管431被关闭(输入信号VIN为逻辑低电平)时，门闩41为未知状态，节点P的电压，因为PMOS晶体管412与NMOS晶体管431的组件分压，而被抬高。然后，节点P的电压被抬高，将使PMOS晶体管443被关闭，故节点VR的电压会因为连接到呈现二极管连接的PMOS晶体管444的漏极而被拉高(即节点VR的电压等于节点P的电压(非零分压)加上PMOS晶体管443的门限电压，或称，节点VR为节点P的电压追随节点)。节点VR的电压拉高后，会使NMOS晶体管441被打开，迫使节点O的电压实质上等于输入信号VIN的逻辑低电平的电压(0)。如此，门闩41进入转态，且缓冲器45则根据节点O上的电压(为0的低电压或逻辑低电平的电压)，输出电压为低电压(0或逻辑低电平的电压)的输出信号VOUT。

当NMOS晶体管431被打开(输入信号VIN为逻辑高电平)时，节点P的电压为低电压(0或逻辑低电平的电压)，使得门闩41转态，暂存电路42的PMOS晶体管421打开，电荷储存电容422则可以储存输入信号VIN，从而使得节点VC的电压实质上等于输入信号VIN的电压。电压箝位电路44的PMOS晶体管443被打开，电压箝位电路44进入正常工作模式，使得呈现二极管连接的PMOS晶体管444提供瞬间的偏压电流给节点VR，并让节点VR的电压追随节点P的电压(即节点VR的电压等于节点P的电压(0或逻辑低电平的电压)加上PMOS晶体管443的门限电压，或称，节点VR为节点P的电压追随节点)，NMOS晶体管441与晶体管442实现电压箝位效果，迫使输入信号VIN的电压等于节点VC的电压。此时，节点O因为门闩41的转态，而连接到电压VDDH，同时，过高的电平降压在NMOS晶体管441上，使得在NMOS晶体管441可以保护用于形成电压VDDL的输入信号VIN的输入电路。最后，缓冲器45则根据节点O上的电压VDDH，输出电压为VDDH的输出信号VOUT。

由上述可以知悉，电压转换器4仅需单一电源(电压VDDH)即可以操作，且电源刚启动时，输出信号VOUT不会是未知，再者，电压箝位电路44可以保护用于形成电压VDDL的输入信号VIN的输入电路，例如，节点O与输入信号VIN之间的压降由电压箝位电路44承受(如前面所述，通过过高的电平降压在NMOS晶体管441上来实现)。

接着，请参照图4，图4是本发明另一实施例的电压转换器的电路图。电压转换器5同样包括门闩41、输入暂存电路52、开关43、电压箝位电路44与缓冲器45，相较于图3的实施例，电压转换器5的输入暂存电路52与电压转换器4的输入暂存电路42略有差异。于此实施例中，输入暂存电路52由二极管521与NMOS晶体管522构成，其中二极管521的两端分别连接输入信号VIN与节点VC，二极管521的作用与图3的PMOS晶体管421相同，NMOS晶体管522的栅极连接节点VC，以及NMOS晶体管522的源极与漏极连接接地GND，以形NMOS晶体管522的作用与图3的电荷储存电容422相同。

之后，请参照图5，图5是本发明又一实施例的电压转换器的电路图。不同于图3与图4的实施例，于此实施例中，电压转换器6包括门闩61、开关63、电压箝位电路64与缓冲器65，但不具有输入暂存电路。门闩61由PMOS晶体管611与612构成，缓冲器65由两个反相器651与652所构成，且门闩61与缓冲器65的作用分别与图3及图4的门闩41与缓冲器45相同。

电压箝位电路64由NMOS晶体管641与PMOS晶体管642、644所构成，并具有节点O、VR与P。PMOS晶体管644的源极接收电压VDDH，PMOS晶体管644的栅极与漏极彼此电连接，并连接到节点VR。NMOS晶体管641的源极接收输入信号VIN，NMOS晶体管641的栅极电连接节点VR，且NMOS晶体管641的漏极电连接节点O。PMOS晶体管642的源极连接节点VR，PMOS晶体管642的栅极连接节点P，以及PMOS晶体管642的漏极连接接地GND。

开关63由一个NMOS晶体管631所构成。NMOS晶体管631的源极电连接到接地GND，NMOS晶体管631的栅极接收入信号VIN，且NMOS晶体管631的漏极电连接到节点P。

开关63受控于输入信号VIN而使得节点P的电压为0或被抬高的非零分压。当输入信号VIN为逻辑低电平(即0)，NMOS晶体管631被关闭，当输入信号VIN为逻辑高电平(电压VDDL)，NMOS晶体管631被打开。

当NMOS晶体管631被关闭(输入信号VIN为逻辑低电平)时，门闩61为未知状态，节点P的电压，因为PMOS晶体管612与NMOS晶体管631的组件分压，而被抬高。然后，节点P的电压被抬高，且节点VR的电压为节点P的电压加上PMOS晶体管642的门限电压。NMOS晶体管641会被打开，故节点O的电压被放电至等于输入信号VIN的电压(0)。如此，门闩61进入转态，且缓冲器65则根据节点O上的电压(0)，输出电压为0的输出信号VOUT。

当NMOS晶体管631被打开(输入信号VIN为逻辑高电平)时，节点P的电压为0，门闩61转态，且节点VR的电压为PMOS晶体管642的门限电压。NMOS晶体管641会被关闭。节点O因为门闩61的转态，而连接到电压VDDH，同时，过高的电平降压在NMOS晶体管641上，使得在NMOS晶体管641可以保护用于形成电压VDDL的输入信号VIN的输入电路。最后，缓冲器65则根据节点O上的电压VDDH，输出电压为VDDH的输出信号VOUT。

由上述可以知悉，电压转换器6仅需单一电源(电压VDDH)即可以操作，且电源刚启动时，输出信号VOUT不会是未知，再者，电压箝位电路64可以保护用于形成电压VDDL的输入信号VIN的输入电路。相较于图3与图4的实施例，通过电压箝位电路64的设计，电压转换器6的作法还可以省下了NMOS晶体管的数量与电荷储存电容的配置。

另外，本发明实施例还提供一种电路系统，电路系统包括电压转换器、输入电路以及与用于接收输出信号的至少一个负载，其中电压转换器电连接于输入电路与负载，输入电路用于产生具有电压VDDL的输入信号VIN，电压转换器可以是前述图3～图5其中一者的电压转换器4～6，且负载可以是各种类型电路，例如数字电路或逻辑电路，但本发明不以此为限制。较佳地，电路系统可以整合成为一个单芯片，但本发明不以此为限制。

综合以上所述，相较于现有技术，本发明实施例的电压转换器仅需要单一个电源即可以操作，而且在电源刚启动时，输出信号不会是未知。换句话说，本发明实施例的电压转换器不会因为电源来不及备妥，而产生信号误发或是输出信号的电平不对的技术问题。另外，通过电压箝位电路的设计，电压转换器更可以保护用于形成输入信号的输入电路。再者，在其中一个实施例中，电压转换器可以不使用电荷储存电容，并能减少NMOS晶体管的数量。另一方面，本发明实施例的电压转换器可以被各种电路系统所使用，故极具实用性。

将理解的是，上述实施例仅作为示例被引用，并且本发明不限于以上已经具体示出和描述的内容。取而代之地，本发明的范围包括上述各种特征的组合和子组合、本领域技术人员在阅读前述说明后将想到的这些变化及其变形和修饰，以及已知技术所未公开者。通过引用并入本专利申请的文件应被认为是本申请的组成部分，除了在这些并入文件中以与本说明书中明确或隐含的定义相抵触的方式定义任何术语的范围外，应该考虑本说明书中的定义。

Claims (10)

1.一种电压转换器，其特征在于，所述电压转换器包括：

开关，接收输入信号，并根据所述输入信号而打开或关闭；

门闩，接收电源电压；以及

电压箝位电路，具有第一节点、第二节点与第三节点，所述第一节点电连接所述门闩的输出端，所述第二节点与所述开关电连接所述门闩的另一输出端，以及所述第三节点为所述第二节点的电压追随节点；

其中在所述输入信号为逻辑低电平时，所述开关关闭使所述第二节点的电压被拉高，所述第三节点的电压因为所述第二节点的电压被拉高而跟着被拉高，以及所述第一节点的电压等于所述逻辑低电平的电压，且所述门闩进入转态，所述门闩的所述输出端的输出信号的输出电压为所述逻辑低电平；

其中在所述输入信号为逻辑高电平时，所述开关打开使所述第二节点的电压为所述逻辑低电平的电压，所述门闩转态，所述第三节点的电压降低至一门限电压，所述第一节点的电压连接所述电源电压，且所述门闩的所述输出端的所述输出信号的所述输出电压为所述逻辑高电平。

2.如权利要求1所述的电压转换器，其特征在于，所述电压转换器更包括：

输入暂存电路，电连接所述输入信号，所述输入暂存电路具有暂存节点，所述暂存节点电连接所述电压箝位电路，当所述输入信号为所述逻辑高电平时，所述暂存节点用于暂存所述输入信号。

3.如权利要求2所述的电压转换器，其特征在于，所述电压箝位电路包括：

第一NMOS晶体管、第二NMOS晶体管、第一PMOS晶体管与第二PMOS晶体管；

其中所述第二PMOS晶体管的源极接收所述电源电压，所述第二PMOS晶体管的栅极与漏极彼此电连接，所述第一NMOS晶体管的源极接收所述输入信号，所述第一NMOS晶体管的漏极电连接所述第一节点，所述第一NMOS晶体管与所述第二NMOS晶体管的栅极彼此电连接，所述第一NMOS晶体管与所述第二NMOS晶体管的栅极电连接到所述第三节点，所述第三节点电连接所述第二PMOS晶体管的漏极与所述第一PMOS晶体管的源极，所述第一PMOS晶体管与所述第二NMOS晶体管的漏极彼此电连接，所述第一PMOS晶体管的栅极电连接到所述第二节点，所述第一PMOS晶体管的栅极电连接所述开关，所述第二NMOS晶体管的源极电连接到所述输入暂存电路的所述暂存节点。

4.如权利要求3所述的电压转换器，其特征在于，所述输入暂存电路包括：

第三PMOS晶体管以及电荷储存电容；

其中所述电荷储存电容的一端电连接接地，所述电荷储存电容的另一端电连接到所述暂存节点与所述第三PMOS晶体管的漏极，所述第三PMOS晶体管的源极接收所述输入信号，以及所述第三PMOS晶体管的栅极电连接所述开关。

5.如权利要求3所述的电压转换器，其特征在于，所述输入暂存电路包括：

二极管以及第三NMOS晶体管；

其中所述二极管的两端分别连接所述输入信号与所述暂存节点，所述第三NMOS晶体管的栅极连接所述暂存节点，以及所述第三NMOS晶体管的源极与漏极连接接地。

6.如权利要求3所述的电压转换器，其特征在于，所述第一节点与所述输入信号之间的压降由所述电压箝位电路的所述第一NMOS晶体管承受。

7.如权利要求1所述的电压转换器，其特征在于，所述电压箝位电路包括：

第一NMOS晶体管、第一PMOS晶体管与第二PMOS晶体管；

其中所述第一PMOS晶体管的源极接收所述电源电压，所述第一PMOS晶体管的栅极与漏极彼此电连接，并连接到所述第三节点，所述第一NMOS晶体管的源极接收所述输入信号，所述第一NMOS晶体管的栅极电连接所述第三节点，所述第一NMOS晶体管的漏极电连接所述第一节点，所述第二PMOS晶体管的源极连接所述第三节点，所述第二PMOS晶体管的栅极连接所述第二节点，以及所述第二PMOS晶体管的漏极连接接地。

8.如权利要求1所述的电压转换器，其特征在于，所述门闩包括：

两个PMOS晶体管，所述两个PMOS晶体管的源极连接所述电源电压，所述两个PMOS晶体管每一者的漏极电连接所述另一PMOS晶体管的栅极，且所述两个PMOS晶体管的漏极作为所述门闩的所述两个输出端。

9.如权利要求1所述的电压转换器，其特征在于，所述电压转换器更包括：

缓冲器，由偶数个反相器构成，所述缓冲器的输入端电连接所述电压箝位电路的所述第一节点，所述缓冲器的输出端用于输出所述输出信号。

10.一种电路系统，其特征在于，所述电路系统包括：

输入电路、负载与如权利要求1至9其中一项所述的电压转换器；

其中所述电压转换器电连接所述输入电路与所述负载，所述输入电路用于提供所述输入信号，以及所述负载用于接收所述输出信号。

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