CN114975474A - 记忆体设备、半导体设备及其制造方法 - Google Patents

Abstract

本揭露提供一种记忆体设备、半导体设备及其制造方法，包括沿着垂直方向设置的多个第一记忆体单元的记忆体设备。多个第一记忆体单元的每一者包括第一通道段的部分，此部分沿垂直方向延伸并具有第一侧壁及第二侧壁。第一通道段的第一侧壁及第二侧壁分别面向及背离第一横向方向。多个第一记忆体单元中的每一者包括第一铁电段的部分，此部分亦沿垂直方向延伸并与第一通道段的第一侧壁接触。第一铁电段沿第二横向方向的宽度不同于第一通道段沿第二横向方向的宽度。第二横向方向垂直于第一横向方向。

Description

记忆体设备、半导体设备及其制造方法

技术领域

本揭露大体是关于一种半导体设备及其制造方法，且更特定而言，是关于一种包括堆叠主体的半导体设备及其制造方法。

背景技术

一种非挥发性记忆体设备即使在未通电的情况下也会将数据保留于其中。其中在基板上方制造单层记忆体单元的二维记忆体设备，在增加其整合度上已经达到实体极限。因此，已提出三维(three-dimensional；3D)非挥发性记忆体设备，其中在基板上方沿垂直方向堆叠记忆体单元。通常，一种三维非挥发性记忆体设备包括堆叠在彼此之上的数个记忆体单元。

发明内容

本揭露的一些实施方式提供一种记忆体设备，包含多个第一记忆体单元，沿垂直方向设置，多个第一记忆体单元的每一者包含：第一通道段的一部分，沿垂直方向延伸并具有第一侧壁及第二侧壁，其中第一通道段的第一及第二侧壁分别面向及背离一第一横向方向；以及第一铁电段的一部分，亦沿垂直方向延伸并与第一通道段的第一侧壁接触，其中第一铁电段的沿第二横向方向的宽度不同于第一通道段沿第二横向方向的宽度，第二横向方向垂直于第一横向方向。

本揭露的一些实施方式另提供一种半导体装置。半导体装置包括沿垂直方向延伸的半导体通道段及沿第一横向方向的第一宽度。半导体通道段具有分别面向及背离第二横向方向的第一侧壁及第二侧壁，第二横向方向垂直于第一横向方向。半导体装置包括亦沿垂直方向延伸的铁电段，其中铁电段透过第一侧壁耦接至半导体通道段，并具有沿第一横向方向的第二宽度，第二宽度不同于第一宽度。半导体装置包括沿垂直方向彼此分离的多个第一导电结构。多个第一导电结构中的每一者沿第一横向方向延伸并透过铁电段耦接至第一侧壁。半导体装置包括第二导电结构，第二导电结构沿垂直方向延伸并与第二侧壁的第一部分接触。半导体装置包括第三导电结构，第三导电结构沿垂直方向延伸并与第二侧壁的第二部分接触。

本揭露的一些实施方式另提供一种制造记忆体设备的方法。方法包括沿垂直方向形成彼此分离的多个第一导电结构。多个第一导电结构的每一者沿横向方向延伸。方法包括形成沿垂直方向延伸的铁电段及通道段两者的步骤，其中第一导电结构透过铁电段电耦接至通道段。铁电段具有沿横向方向的第一宽度，及通道段具有沿横向方向的第二宽度。第二宽度大于第一宽度。方法包括形成沿垂直方向延伸的第二导电结构及第四导电结构的步骤，其中第二及第三导电结构耦接至通道段并与铁电段相对地设置在通道段对面。

附图说明

当结合附图阅读时，根据以下详细描述可最佳地理解本揭露的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚起见，各特征的尺寸可任意地增加或减小。

图1图示根据一些实施例的一种制造三维记忆体设备的示例性方法的流程图；

图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A及图15B各自图示根据一些实施例的按照图1的方法在各个制造阶段期间的示例性三维记忆体设备的透视图或俯视图；

图16图示根据一些实施例的图3至图15B的示例性三维记忆体设备的示意电路图；

图17A、图17B、图17C、图17D、图17E、图17F、图17G、图17H、及图17I各自图示根据一些实施例的由图1的方法制造的示例记忆体单元的剖视图；

图18图示根据一些实施例的记忆体系统的示例性配置的方块图，此记忆体系统包括如本文揭示的三维记忆体设备。

【符号说明】

100:方法

102:操作

104:操作

106:操作

108:操作

110:操作

112:操作

114:操作

116:操作

118:操作

120:操作

122:操作

124:操作

126:操作

128:操作

200:三维记忆体设备

200A:三维记忆体设备

201:基板

202:堆叠

204:绝缘层

206:牺牲层

301:遮罩层

302:第一沟槽

304:胶层

306:金属填充层

310:绝缘填充层

402:第二沟槽

404:胶层

406:金属填充层

4100:绝缘填充层

410:沟槽

410-1:沟槽部分

410-2:沟槽部分

410-3:沟槽部分

410-4:沟槽部分

410A:沟槽部分

410B:沟槽部分

410C:沟槽部分

410D:沟槽部分

410E:沟槽部分

410F:沟槽部分

420:沟槽

420-1:沟槽部分

420-2:沟槽部分

420-3:沟槽部分

420-4:沟槽部分

420A:沟槽部分

420B:沟槽部分

420C:沟槽部分

420D:沟槽部分

420E:沟槽部分

420F:沟槽部分

430:沟槽

430-1:沟槽部分

430-2:沟槽部分

430-3:沟槽部分

430-4:沟槽部分

430A:沟槽部分

430B:沟槽部分

430C:沟槽部分

430D:沟槽部分

430E:沟槽部分

430F:沟槽部分

502:鳍状结构

504:鳍状结构

506:鳍状结构

508:鳍状结构

510:WL

512:WL

514:WL

516:WL

518:WL

520:WL

522:WL

524:WL

526:WL

528:WL

530:WL

532:WL

534:WL

536:WL

538:WL

540:WL

542:WL

544:WL

546:WL

548:WL

550:WL

552:WL

554:WL

556:WL

612:铁电层

612A:铁电段

612B:铁电段

612C:铁电段

612D:铁电段

612E:铁电段

612F:铁电段

614:通道层

614A:通道段

614B:通道段

614C:通道段

614D:通道段

614E:通道段

614F:通道段

616:栅极介电层

616A:栅极介电段

616B:栅极介电段

616C:栅极介电段

616D:栅极介电段

616E:栅极介电段

616F:栅极介电段

622:铁电层

622A:铁电段

622B:铁电段

622C:铁电段

622D:铁电段

622E:铁电段

622F:铁电段

624:通道层

624A:通道段

624B:通道段

624C:通道段

624D:通道段

624E:通道段

624F:通道段

626:栅极介电层

626A:栅极介电段

626B:栅极介电段

626C:栅极介电段

626D:栅极介电段

626E:栅极介电段

626F:栅极介电段

632:铁电层

632A:铁电段

632B:铁电段

632C:铁电段

632D:铁电段

632E:铁电段

632F:铁电段

634:通道层

634A:通道段

634B:通道段

634C:通道段

634D:通道段

634E:通道段

634F:通道段

636:栅极介电层

636A:栅极介电段

636B:栅极介电段

636C:栅极介电段

636D:栅极介电段

636E:栅极介电段

636F:栅极介电段

650:介电填充材料

650A:剩余部分

650B:剩余部分

650C:剩余部分

650D:剩余部分

650E:剩余部分

650F:剩余部分

650G:剩余部分

650H:剩余部分

650I:剩余部分

802:虚拟介电材料

1302:第一记忆体串

1302A:记忆体单元

1304:记忆体串

1306:记忆体串

1308:记忆体串

1310:记忆体串

1312:记忆体串

1314:记忆体串

1316:记忆体串

1318:记忆体串

1320:记忆体串

1322:记忆体串

1324:记忆体串

1326:记忆体串

1328:记忆体串

1330:记忆体串

1332:记忆体串

1334:记忆体串

1336:记忆体串

1502:BL

1504:BL

1506:BL

1508:BL

1510:BL

1512:BL

1514:BL

1516:BL

1518:BL

1522:SL

1524:SL

1526:SL

1528:SL

1530:SL

1532:SL

1534:SL

1536:SL

1538:SL

1800:记忆体系统

1810:记忆体控制器

1811:SRAM

1812:CPU

1813:主机接口

1814:ECC

1815:记忆体接口

1820:非挥发性记忆体设备

L₁:长度

L₂:长度

L₃:长度

t:厚度

X:方向

Y:方向

Z:方向

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实现所提供标的之不同特征。下文描述元件及布置的特定实例以简化本揭示内容。当然，这些实例仅为实例且不意欲为限制性。举例而言，在随后描述中第一特征在第二特征上方或在第二特征上的形成可包括其中第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，以使得第一及第二特征可不直接接触的实施例。另外，本揭露在各实例中可重复元件符号及/或字母。此重复是出于简单清楚的目的，并且本身不指示所论述的各实施例及/或配置之间的关系。

另外，空间相对术语，诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”及类似术语，在本文中为便于描述可用于描述如诸图中所图示的一个元件或特征与另一(些)元件或(多个)特征的关系。除诸图中描绘的定向外，空间相对术语意欲包含元件在使用或操作中的不同定向。设备可为不同定向(旋转90度或在其他定向上)及可因此同样相应地解释在本文中使用的空间相对描述词。

本揭露提供一种三维(3D)记忆体设备及其形成方法的各种实施例。本文揭示的三维记忆体设备包含形成为记忆体阵列的数个记忆体单元。记忆体单元跨基板上方的多个记忆体级(或层)而形成。每个记忆体单元经实施为铁电记忆体单元。例如，每个铁电记忆体单元可由以下至少一者组成：半导体通道层沿阵列垂直方向连续延伸的部分，铁电层亦沿阵列垂直方向连续延伸的部分，沿阵列横向方向连续延伸的数个第一导电结构中的一者(用作其栅电极)，沿阵列垂直横向方向连续延伸的第二导电结构(用作其源电极)，及沿阵列的垂直横向方向连续延伸的第三导电结构(用作其漏电极)。栅电极、漏电极、及源电极有时可分别称作“字线(word line；WL)”、“位元线(bit line；BL)”、及“源极/选择线(selectline；SL)”。

在各种实施例中，半导体层与铁电层接触，其中半导体层可形成具有一宽度(沿横向方向)，此宽度大于铁电层的宽度(沿横向方向)。此外，通道层与铁电层的此类“延伸”之间的缝隙可用具有低介电常数(通常称为“低介电常数介电材料”)的介电层替换。以此方式，WL与SL或BL中任一者之间诱发的电容可极大减小。通过减小电容，可显著提高记忆体单元(及整个记忆体阵列)的效能及设计。例如，可提高记忆体阵列的运行速度，同时不牺牲记忆体阵列的大小及可扩缩性。

通常，铁电记忆体设备(有时称为“铁电随机存取记忆体(ferroelectric randomaccess memory；FeRAM)”设备)包含铁电材料以储存信息。铁电材料充当记忆体设备的记忆体材料。取决于施加至铁电材料的电场极性，以两个不同定向(例如，基于晶格中氧原子位置的“向上”或“向下”极化位置)将铁电材料的偶极矩程序化，以将信息储存在铁电材料中。通过铁电材料的偶极矩生成的电场，来检测铁电材料的偶极矩的不同定向。例如，通过量测通过半导体通道的电流来检测偶极矩的定向，此半导体通道邻近铁电材料设置。尽管所揭示三维记忆体设备的下述实施例是关于一种铁电记忆体设备，但应理解，一些实施例可用于各种其他类型的三维非挥发性记忆体设备(例如，磁阻随机存取记忆体(magnetoresistive random access memory；MRAM)设备、相变随机存取记忆体(phase-change random access memory；PCRAM)设备等)中的任一者中，同时保持在本揭露的范畴内。

图1图示根据本揭露的一或多个实施例的用以形成三维记忆体设备的方法100的流程图。例如，方法100的至少一些操作(或步骤)可用以形成三维铁电记忆体设备。应注意，方法100仅为实例，并不意欲限制本揭露。因此，应理解，可在图1的方法100之前、期间、及之后提供附加操作，并且仅在本文简短描述一些其他操作。在一些实施例中，方法200的操作可与分别如图2、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A及图15B中所示的，在各个制造阶段处的示例性三维记忆体设备的透视图及/或俯视图相关联，并在下文进一步详细论述。

简而言之，方法100从操作102开始，在基板上方提供绝缘层与牺牲层的堆叠。方法100继续至操作104，形成数个第一沟槽。每一第一沟槽由金属填充材料部分填充。方法100继续至操作106，形成数个第二沟槽。每一第二沟槽由金属填充材料部分填充。方法100继续至操作108，形成数个鳍状结构(再次暴露第一及第二沟槽)。数个字线(WL)可从而形成。方法100继续至操作110，形成数个铁电层、数个通道层、及数个栅极介电层。方法100继续至操作112，图案化介电填充材料。方法100继续至操作114，沉积虚拟介电材料。方法100继续至操作116，图案化栅极介电层。方法100继续至操作118，再次沉积虚拟介电材料。方法100继续至操作120，图案化通道层。方法100继续至操作122，图案化铁电层。方法100继续至操作124，沉积另一介电填充材料。方法100继续至操作126，图案化介电填充材料。方法100继续至操作128，形成数个位元线及数个源线/选择线。

在各种实施例中，在后段制程(back-end-of-line；BEOL)的制程期间可形成三维记忆体设备200。例如，三维记忆体设备200可跨多个金属化层形成，此多个金属化层形成于在基板上的数个晶体管上(其通常称为前段(front-end-of-line；FEOL)制程)。因此，应理解，如下所示，三维记忆体设备200经简化并因此可包含数个不同的其他设备(下列诸图中未示出)，诸如外围晶体管、阶梯式WL等，同时保持在本揭露的范畴内。

对应于图1的操作102，图2为根据不同实施例的包括堆叠202的三维记忆体设备200的透视图，堆叠202在制造的各个阶段的一阶段处形成于半导体基板201上。

基板201可为半导体基板，诸如块体半导体、绝缘体上半导体(semiconductor-on-insulator；SOI)基板等，其可经掺杂(例如用P型或N型掺杂剂)或未经掺杂的。基板201可为晶圆，诸如硅晶圆。通常，SOI基板包括形成于绝缘体层上的半导体材料层。绝缘体层可为例如埋入式氧化物(buried oxide；BOX)层、氧化硅层等。在基板(典型地硅或玻璃基板)上设置绝缘体层。亦可使用其他基板，诸如多层或阶梯式基板。在一些实施例中，基板201的半导体材料可包括：硅；锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或上述材料的组合。应理解，基板201可包括各种其他适当材料中的任一者，同时保持在本揭露的范畴内。

堆叠202包括沿垂直方向(例如，Z方向)在基板201上彼此交替堆叠在顶部的数个绝缘层204及数个牺牲层206。尽管图2的所示实施例中示出了四个绝缘层204及三个牺牲层206，但是应理解堆叠202可包括彼此交替堆叠在顶部上的任何数目的绝缘层及任何数目的牺牲层，同时保持在本揭露的范畴内。此外，尽管在图2所示实施例中堆叠202直接接触基板202，但是应理解堆叠202与基板201分离(如上文提及)。例如，数个(平面及/或非平面)晶体管可形成于基板201上方，以及数个金属化层可形成于基板201与堆叠202之间，每个金属化层包括电连接至彼等晶体管的数个触点。如本文使用，交替堆叠的绝缘层204及牺牲层206是指牺牲层206中的每一者与两个相邻绝缘层204邻接。绝缘层204可具有相同厚度，或可具有不同厚度。牺牲层206可具有相同厚度，或可具有不同厚度。在一些实施例中，堆叠202可开始于绝缘层204(如图2所示)或牺牲层206。

绝缘层204可包括至少一种绝缘材料。绝缘层204可使用的绝缘材料包括，但不限于：氧化硅(包括掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅玻璃(organosilicate glass；OSG)、旋涂介电材料、介电金属氧化物，其通常称为高介电常数(高k)介电氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐，及有机绝缘材料。在一个实施例中，绝缘层204可为氧化硅。

牺牲层206可包括绝缘材料、半导体材料或导电材料。牺牲层206的材料为相对于绝缘层204的材料可随后选择性去除的牺牲材料。牺牲层206的非限制实例包括氮化硅、非晶半导体材料(诸如非晶硅)、及多晶半导体材料(诸如多晶硅)。在一个实施例中，牺牲层206可为间隔物材料层，其包括氮化硅或包括硅或锗的至少一者的半导体材料。

可通过在基板201上交替沉积绝缘层204及牺牲层206的各别材料来形成堆叠202。在一些实施例中，绝缘层204的一者可例如通过化学气相沉积(chemical vapordeposition；CVD)而沉积，之后例如使用CVD或原子层沉积(atomic layer deposition；ALD)沉积牺牲层206的一者。

对应于图1的操作104，图3为根据不同实施例的三维记忆体设备200的透视图，其中在制造的各个阶段处图案化堆叠202以形成数个第一沟槽302。尽管在图3的所示实施例中示出三个第一沟槽302，但是应理解三维记忆体设备200可包括任何数目的第一沟槽302，同时保持在本揭露的范畴内。

第一沟槽302全部沿横向方向(例如，X方向)延伸。第一沟槽302可通过执行以下制程的至少一些来形成：在堆叠202上方形成毯覆遮罩层301；图案化毯覆遮罩层301以形成数个开口(或视窗)；以及，在经图案化遮罩层301覆盖堆叠202的数个部分的情况下，使用第一蚀刻制程蚀刻堆叠202。

第一蚀刻制程可包括例如反应离子蚀刻(reactive ion etch；RIE)制程、中性束蚀刻(neutral beam etch；NBE)制程等，或上述制程的组合。第一蚀刻制程可为各向异性的。因而，可形成垂直延伸穿过堆叠202的第一沟槽302，其在图3中均由虚线指示。例如，第一沟槽302(在第一蚀刻制程之后)可具有几乎垂直的侧壁，每一侧壁由绝缘层204及牺牲层206的各别蚀刻侧壁共同组成。在一些实施例中，第一沟槽302可为彼此平行的条带(当自顶部看时)，并且彼此相对紧密地间隔开(通过堆叠202的剩余部分)。

接下来，各牺牲层206的各别端部可经凹入以横向(例如，沿Y方向)延伸第一沟槽302。牺牲层206可通过执行第二蚀刻制程来凹入，即透过第一沟槽302相对于绝缘层204选择性地蚀刻牺牲层206。换言之，绝缘层204可以在第二蚀刻制程中保持基本完整。因而，第一沟槽302(在第二蚀刻制程后)均可包括呈阶梯状轮廓的内侧壁。

第二蚀刻制程可包括使用湿式蚀刻溶液的湿式蚀刻制程，或可为气相(干式)蚀刻制程，其中将蚀刻剂以气相形式引入第一沟槽中(虚线)。在其中牺牲层206包括氮化硅及绝缘层204包括氧化硅的实例中，第二蚀刻制程可包括一种湿式蚀刻制程，其中将工件浸入包含磷酸的湿式蚀刻罐中，该制程相对于绝缘层204的氧化硅、硅及各种其他材料，选择性地蚀刻牺牲层206的氮化硅。

接着，可以在阶梯状第一沟槽302上方(例如，共形)形成胶层304。这种胶层304可经形成具有相对薄的厚度(例如，小于10纳米)，其允许胶层304遵循第一沟槽的阶梯状轮廓。在一些实施例中，胶层304可包括含氧介电层。含氧介电层可包括碳氧化硅(SiCO)、正硅酸乙酯(TEOS)、氧化硅(SiO₂)等，其可通过使用例如化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、或其他沉积方法来沉积。

接下来，金属填充层306可在阶梯状第一沟槽302上方(例如，共形地)形成，其中胶层304设置在其之间。在一些实施例中，金属填充层306可填充相对于绝缘层204朝着牺牲层206向内延伸的“凹槽”，如图3中所示。金属填充层306包括选自以下的至少一种金属材料：钨、铜、钴、钌、钛、钽、或上述材料的组合。应理解，金属填充层306可包括各种其他适当材料中的任一者，同时保持在本揭露的范畴内。金属填充层306可通过共形沉积方法而沉积，其可为例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀、或上述方法的组合。在一些实施例中，在形成金属填充层306时，可不完全填充第一沟槽302。因而，可例如通过CVD沉积绝缘填充层310来填充第一沟槽302。绝缘填充层310可包括类似于绝缘层204的绝缘材料。

对应于图1的操作106，图4为根据不同实施例的三维记忆体设备200的透视图，其中在制造的各个阶段的一阶段处进一步图案化堆叠202以形成数个第二沟槽402。尽管在图4的所示实施例中示出四个第二沟槽402，但是应理解三维记忆体设备200可包含任何数目的第二沟槽402，同时保持在本揭露的范畴内。

第二沟槽402(大体类似于第一沟槽302)，形成于第一沟槽302的相邻者之间，如图4中图示。在一些实施例中，第一沟槽302的数目可对应于第二沟槽402的数目。例如，当第一沟槽302的数目为“N”时，第二沟槽402的数目为“N+1”。如图示，第二沟槽402可为彼此平行并且平行于第一沟槽302的条带(当自顶部看时)，并且彼此相对紧密地间隔开(通过堆叠202的剩余部分)。类似地，在形成呈阶梯状轮廓的第二沟槽402(例如，经由上述第一及第二蚀刻制程)时，在第二沟槽402上方顺序形成胶层404、金属填充层406、及绝缘填充层4100。胶层404、金属填充层406、及绝缘填充层4100分别大体类似于胶层304、金属填充层306及绝缘填充层310(相对于图3描述)，因而，不再重复此论述。在一些实施例中，胶层304(形成于第一沟槽302上)及胶层404(形成于第二沟槽402)可彼此接触，如图4中所示。在一些其他实施例中，胶层304及胶层404可为可选的。因而，金属填充层306及406向内延伸进凹槽中的各别部分可通过绝缘材料分隔开。绝缘材料(例如，氧化硅)可为替换金属填充层306及406向内延伸进凹槽的部分之间的牺牲层206的剩余部分的材料。在一些其他实施例中，胶层304及胶层404可用绝缘材料(例如，氧化硅)彼此分隔开。

在图1的剩余操作的以下论述的每一者中，三维记忆体设备200的部分，例如，图4中的200A，用作说明性实例。三维记忆体设备200的此部分(以下称为“三维记忆体设备200A”)包括中间第一沟槽302(在下文中称为“中间沟槽410”)及紧邻中间沟槽410的两个第二沟槽402(在下文中分别称为“左沟槽420”及“右沟槽430”)。

对应于图1的操作108，图5为根据不同实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段的一阶段处形成数个鳍状结构502、504、506、及508。

如图示，鳍状结构502至508(有时称为条带结构)全部沿横向方向(例如，X方向)延伸，并彼此平行。鳍状结构502至508的每一者包括彼此交替堆叠在顶部上的数个层(或层)。特别地，每个鳍状结构包括数个绝缘层204(的剩余部分)及数个导电结构对的交替堆叠。此种导电结构对(在每层中)包括金属填充层306的部分(经由第一沟槽302填充凹槽)及金属填充层406的部分(经由第二沟槽402填充凹槽)。每对导电结构可用一对胶层304及胶层404彼此电隔离。

在各种实施例中，金属填充层306或406在每层中沿横向方向(例如，X方向)延伸的部分可用作字线(WL)。每个WL耦接至沿每层中某个沟槽设置的数个记忆体单元，这将在下文进一步详细论述。在下文中，这种导电结构可有时被分别称为WL 510、512、514、516、518、520、522、524、526、528、530、532、534、536、538、540、542、544、546、548、550、552、554及556。如图所示，WL 510及516对、WL 522及528对、WL 534及540对、及WL 546及552对可分别形成于鳍状结构502至508的第一层中；WL 512及518对、WL 524及530对、WL 536及542对、及WL548及554对可分别形成于鳍状结构502至508的第二层中；以及WL 514及520对、WL 526及532对、WL538及544对、及WL 550及556对可分别形成于鳍状结构502至508的第三层中。

在形成鳍状结构502至508时，左沟槽410、中间沟槽420及右沟槽430可再次暴露，其可暴露WL 510至556的各别侧壁。举一些代表性实例，彼此背靠背耦接的WL 522及528对分别将其侧壁暴露于沟槽420及410中；彼此背靠背耦接的WL 534及540对分别将其侧壁暴露于沟槽410及430中；彼此背靠背耦接的WL 538及544对分别将其侧壁暴露于沟槽410及430中。

为了形成鳍状结构502至508，可例如通过湿式蚀刻制程(或另外各向同性蚀刻制程)首先去除绝缘填充层310及410(图4)。接下来，在图案化遮罩层301充当遮罩的情况下，可执行干式蚀刻制程(或另外各向异性蚀刻制程)以去除金属填充层306及406沿Y方向从图案化遮罩层301的不同部分的各别侧壁横向突出的部分，从而形成鳍状结构502至508的几乎垂直侧壁。接下来，图案化遮罩层301可通过化学机械研磨(chemical-mechanicalpolishing；CMP)制程去除以暴露鳍状结构502至508的最高绝缘层204的各个顶表面，如图5中所示。

对应于图1的操作110，图6A为根据不同实施例的三维记忆体设备200A的透视图，包括在制造的各个阶段中的一阶段处沟槽410至430的每一者中的铁电层、通道层及栅极介电层。此外，图6B为对应于图6A的三维记忆体设备200A的俯视图。

在各种实施例中，每一铁电层包括两个部分，每一部分经形成以沿对应沟槽的一侧壁延伸。因而，铁电层的每个部分与对应数个WL接触(透过其各别暴露侧壁)。在每个铁电层上方，通道层亦包括分别与铁电层的两个部分接触的两个部分。在每个通道层上方，栅极介电层亦包括分别与通道层的两个部分接触的两个部分。如在图6A至图6B的图示实例中所示，铁电层622、通道层624、及栅极介电层626形成于左沟槽420中；铁电层612、通道层614、及栅极介电层616形成于中间沟槽410中；以及铁电层632、通道层634、及栅极介电层636形成于右沟槽430中。举左侧沟槽420中的铁电层622、通道层624、及栅极介电层626作为代表性实例，沿X方向延伸的铁电层622具有两个部分，其中的一者与WL 516至520接触，以及另一者与WL 522至526接触。

此外，由于在沟槽上方将铁电层、通道层及栅极介电层的每一者共形形成为衬垫层(其将在下文论述)，至少铁电层及通道层各自呈L型轮廓，如图6A中所示。换言之，除了接触各个WL的(垂直)部分，每个铁电层可具有(横向)腿部分。特别地，每个铁电层具有指向彼此的两个腿部分(沿Y方向延伸)。类似地，除了接触各别铁电层的(垂直)部分以外，每个通道层可具有(横向)腿部分。每个通道层具有指向彼此的两个腿部分(沿Y方向延伸)。

铁电层612、622、及632各自包括铁电材料。如本文使用，“铁电材料”是指即使在没有施加电场的情况下也能显示自发电极化，并且具有通过施加外部电场可逆转的极化的材料。

在一个实施例中，铁电材料包括斜方晶的金属氧化物，其单位单元具有非零永久电偶极矩。在一实施例中，斜方晶的金属氧化物包括斜方晶掺杂铪的氧化锆或掺杂有掺杂剂的斜方晶氧化铪，此掺杂剂的原子半径小于铪的原子半径的40％至大于铪的原子半径的15％。然而，应理解，掺杂剂的原子半径可在任何适当范围中，同时保持在本揭露的范畴内。例如，斜方晶金属氧化物可包括掺杂有硅、铝、钇、钆及锆的至少一者的斜方晶相氧化铪。掺杂剂原子(例如、铝原子)的原子浓度可以在0.5％至16.6％的范围中。在一个实施例中，掺杂剂原子的原子浓度可以大于1.0％、2.0％、3.0％、5.0％、7.5％、及/或10％。替代地或另外地，掺杂原子的原子浓度可以小于15％、12.5％、10％、7.5％、5.0％、3.0％、及/或2.0％。然而，应理解，原子浓度可在任何适当范围中，同时保持在本揭露的范畴内。

斜方晶金属氧化物的斜方晶相可为掺杂引发的非中心对称晶体相，其在施加及去除外部电场时产生剩余偶极矩。具体地，归因于斜方晶晶格中的氧原子的位置(例如，向上或向下位置)，氧原子相对于斜方晶金属氧化物中的金属原子的极化可引发非中心对称的电荷分布。

(铁电层612、622及632的)铁电材料可在工件上方沉积作为连续衬垫结构，例如通过诸如原子层沉积(ALD)或化学气相沉积(CVD)的共形沉积方法。例如，金属有机前驱物气体及氧气可交替地或同时流入处理腔室中以沉积铁电材料。在铁电材料中诱发形成斜方晶相的高温下，可退火铁电材料的沉积材料。举一非限制实例，在铁电材料中形成斜方晶金属氧化物材料的温度可在450摄氏度至850摄氏度之间，并通常根据金属氧化物的组成具有约200摄氏度的视窗。在沉积之后，铁电材料可在500至850摄氏度的温度下进行退火，诸如500至700，诸如550至600摄氏度，以增加铁电材料中斜方晶相的量。然而，应理解，铁电材料可在任何适当沉积条件下形成，同时保持在本揭露范畴内。

铁电材料的平均厚度可在5纳米(nm)至30nm的范围中，诸如6nm至12nm，但是亦可使用更小或更大的平均厚度。如本文使用，除非另外指示，“厚度”是指平均厚度。铁电材料可具有小于平均厚度30％的厚度变化。在一个实施例中，铁电材料的厚度变化可小于铁电材料的平均厚度的20％、小于10％、及/或小于5％。

通道层614、624、及634均包括半导体材料，诸如至少一种元素半导体材料，至少一种III-V族化合物半导体材料，至少一种II-VI族化合物半导体材料，至少一种有机半导体材料，或其他半导体材料。在一个实施例中，半导体材料包括非晶硅或多晶硅。在一个实施例中，半导体材料可具有第一导电类型的掺杂。

(通道层614、624及634的)半导体材料可在工件上方形成作为连续衬垫结构，例如通过诸如低压化学气相沉积(LPCVD)的共形沉积方法。半导体材料的厚度可在3nm至30nm的范围中，但是亦可使用更小或更大的厚度。在一个实施例中，半导体材料可具有第一导电类型的掺杂。

栅极介电层616、626、及636可以包括高介电常数介电材料。示例性高介电常数介电材料包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、及上述材料的组合的金属氧化物或硅酸盐。(栅极介电层616、626及636的)高介电常数介电材料可使用任何适当方法在工件上方沉积作为衬垫结构，该方法包括例如分子束沉积(molecular beam deposition；MBD)、原子层沉积(ALD)、电浆增强化学气相沉积(PECVD)等。高介电常数介电材料的厚度可在3nm至30nm的范围中，尽管亦可使用更小或更大的厚度。

为了形成铁电层612、622及632，通道层614、624及634，及栅极介电层616、626及636(如图6A至图6B中图示)，可在工件上方顺序形成上述铁电材料、半导体材料、及高介电常数介电材料。铁电材料、半导体材料、及高介电常数介电材料的每一种可在工件上方形成为连续衬垫结构。在各种实施例中，沟槽410至430无法由铁电材料、半导体材料、及高介电常数介电材料完全填充。接着，可执行各向异性蚀刻制程以切除或另外分隔连续铁电材料、半导体材料、及高介电常数介电材料。因而，铁电材料、半导体材料及高介电常数介电材料均在沟槽410至430的每一者中被切成两个部分。此外，介电填充材料650可沉积于工件上方以填充沟槽410至430中的任意未填充容积。介电填充材料650包括介电材料，诸如氧化硅、有机硅酸盐玻璃、另外的低介电常数介电材料，或上述材料的组合。介电填充材料650可通过诸如低压化学气相沉积(LPCVD)的共形沉积方法沉积，或通过诸如旋涂的自平坦化沉积制程而沉积。在沉积介电填充材料650之后，可执行化学机械研磨制程以去除任何多余介电填充材料。

对应于图1的操作112，图7A为根据不同实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段中的一阶段处图案化沟槽410至430的每一者中的介电填充材料650。此外，图7B为对应于图7A的三维记忆体设备200A的俯视图。

介电填充材料650可经图案化以定义数个位元线(BL)及源线(SL)的初始占据面积，这将在下文更详细地论述。如图7B中所示，在沟槽420中，通过例如各向异性蚀刻制程图案化(或者另外分离)介电填充材料650以形成各种沟槽部分420-1、420-2、420-3、及420-4；在沟槽410中，通过例如各向异性蚀刻制程图案化(或者另外分离)介电填充材料650以形成各种沟槽部分410-1、410-2、410-3、及410-4；以及在沟槽430中，通过例如各向异性蚀刻制程图案化(或者另外分离)介电填充材料650以形成各种沟槽部分430-1、430-2、430-3、及430-4。

换言之，在每一沟槽中，沟槽部分通过介电填充材料650的各个剩余部分彼此分离。介电填充材料650的此种剩余部分可经配置以将记忆体设备200的特定串的每个记忆体单元的位元线(BL)及源线(SL)彼此电隔离，这将在下文更详细论述。如图7B中所示，在沟槽420中，介电填充材料650的剩余部分(在下文中称为“剩余部分650A、650B、及650C”)均设置在沟槽部分的相邻者之间；在沟槽410中，介电填充材料650的剩余部分(在下文中称为“剩余部分650D、650E、及650F”)均设置在沟槽部分的相邻者之间；以及在沟槽430中，介电填充材料650的剩余部分(在下文中称为“剩余部分650G、650H、及650I”)均设置在沟槽部分的相邻者之间。

对应于图1的操作114，图8A为根据不同实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段中的一阶段处用虚拟介电材料802填充沟槽部分。此外，图8B为对应于图8A的三维记忆体设备200A的俯视图。

如图8A至图8B中所示，在工件上方沉积虚拟介电材料802以填充沟槽部分420-1至420-4、410-1至410-4、及430-1至430-4，随后进行化学机械研磨制程。虚拟介电材料802可通过化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)或其他沉积技术而形成。在各种实施例中，虚拟介电材料802包括绝缘材料，其为可随后去除的牺牲材料。虚拟介电材料802的非限制实例包括氮化硅、非晶半导体材料(诸如非晶硅)、及多晶半导体材料(诸如多晶硅)。在一实施例中，虚拟介电材料802可为间隔物材料层，其包括氮化硅或包括硅或锗的至少一者的半导体材料。

对应于图1的操作116，图9A为根据不同实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段中的一阶段处图案化栅极介电层616、626、及636。此外，图9B为对应于图9A的三维记忆体设备200A的俯视图。

如图9A中所示，栅极介电层616、626、及636各自通过例如各向异性蚀刻制程来图案化以形成数个部分。在各种实施例中，此种栅极介电段的每一个可沿横向方向(例如，X方向)延伸长度(L₁)，其可经配置以定义记忆体单元的有效导电通道长度。如图9B中较佳可见，在沟槽420中，栅极介电层626经图案化以形成数个栅极介电段626A、626B、626C、626D、626E、及626F；在沟槽410中，栅极介电层616经图案化以形成数个栅极介电段616A、616B、616C、616D、616E、及616F；以及在沟槽430中，栅极介电层636经图案化以形成数个栅极介电段636A、636B、636C、636D、636E、及636F。

对应于图1的操作118，图10A为根据各个实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段中的一阶段处用虚拟介电材料802填充沟槽410至430。此外，图10B为对应于图10A的三维记忆体设备200A的俯视图。在形成栅极介电段(由此暴露沟槽410至430的部分)时，可通过虚拟介电材料802再次填充沟槽410至430的此种暴露部分，之后进行化学机械研磨制程。

对应于图1的操作120，图11A为根据各个实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段中的一阶段处图案化通道层614、624、634。此外，图11B为对应于图11A的三维记忆体设备200A的俯视图。

如图11A中所示，通道层614、624、及634各自通过例如各向异性蚀刻制程来图案化以形成数个部分。在各种实施例中，此种通道段的每一者可沿横向方向(例如，X方向)延伸长度(L₂)，其可经配置以定义记忆体单元的实体通道长度。此种实体通道长度(L₂)可长于栅极介电段的长度(L₁)。如图11B中较佳可见，在沟槽420中，通道层624经图案化以形成数个通道段624A、624B、624C、624D、624E、及626F；在沟槽410中，通道层624经图案化以形成数个通道段614A、614B、614C、614D、614E、及614F；以及在沟槽430中，通道层634经图案化以形成数个通道段634A、634B、634C、634D、634E、及634F。

对应于图1的操作122，图12A为根据各个实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段中的一阶段处图案化铁电层612、622、632。此外，图12B为对应于图12A的三维记忆体设备200A的俯视图。

如图12A中所示，铁电层612、622、及632各自通过例如各向异性蚀刻制程来图案化以形成数个部分。在各种实施例中，此种铁电段的每一者可沿横向方向(例如，X方向)延伸长度(L₃)。此种长度(L₃)可短于通道段的实际长度(L₂)，并小于、等于、或大于栅极介电段的长度(L₁)。如图12B中较佳可见，在沟槽420中，铁电层622经图案化以形成数个铁电段622A、622B、622C、622D、622E、及622F；在沟槽410中，铁电层612经图案化以形成数个铁电段612A、612B、612C、612D、612E、及612F；以及在沟槽430中，铁电层632经图案化以形成数个铁电段632A、632B、632C、632D、632E、及632F。

对应于图1的操作124，图13A为根据各个实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段中的一阶段处用虚拟介电填充材料650填充沟槽410至430。此外，图13B为对应于图13A的三维记忆体设备200A的俯视图。

在形成铁电段(由此进一步暴露沟槽410至430的部分)时，可通过介电填充材料650再次填充沟槽410至430的此种暴露部分，之后进行化学机械研磨制程。通过用介电填充材料650填充沟槽410至430，WL(沿X方向延伸)与每一通道段之间出现的缝隙可通过介电填充材料650隔离(例如，电隔离)。举一些代表性实例，WL 516至520与通道段624A至624C之间的缝隙可由介电填充材料650填充；以及WL 522至526与通道段624D至624F之间的缝隙可由介电填充材料650填充。

在用介电填充材料650填充沟槽410至430时，可形成(或隔离)数个记忆体串。例如，在图13A中，第一记忆体串1302可通过铁电段622A、通道段624A、及栅极介电段626A形成。第一记忆体串1302包括垂直设置在三个不同层中的三个记忆体单元，其分别由WL 516至520来控制(例如，闸控)。类似地，数个记忆体串(例如，1304、1306、1308、1310、1312、1314、1316、1318、1320、1322、1324、1326、1328、1330、1332、1334及1336)各自由各别铁电段、通道段、及栅极介电段形成。此外，每个记忆体单元包括垂直延伸铁电段的一者的区域(或部分)，垂直延伸通道段的一者的区域(或部分)，及垂直延伸栅极介电段的区域(或部分)。在图13A的所示实例中(其中示出三层)，这些记忆体串中的每一者包括垂直设置在三个不同层处的三个记忆体单元，其由个别WL控制(例如，闸控)。

对应于图1的操作126，图14A为根据各个实施例的三维记忆体设备200A的透视图，其中在制造的各个阶段中一阶段处去除虚拟介电材料802的剩余部分。此外，图14B为对应于图14A的三维记忆体设备200A的俯视图。

通过去除虚拟介电材料802的剩余部分，可形成沿着沟槽410至430的每一者的数个沟槽部分。如图14B中较佳所示，沿沟槽420，形成沟槽部分420A、420B、420C、420D、420E、及420F；沿沟槽410，形成沟槽部分410A、410B、410C、410D、410E、及410F；以及沿沟槽430，形成沟槽部分430A、430B、430C、430D、430E、及430F。在各种实施例中，可通过对工件应用湿式蚀刻制程来去除虚拟介电材料802的剩余部分，其相对于虚拟介电材料802具有选择性(同时保持铁电部分、通道段、及栅极介电段大体完整)。

对应于图1的操作128，图15A为根据各个实施例的三维记忆体设备200A的透视图，在制造各个阶段处包括数个BL 1502、1504、1506、1508、1510、1512、1514、1516、及1518，及数个SL 1522、1524、1526、1528、1530、1532、1534、1536、及1538。此外，图15B为对应于图15A的三维记忆体设备200A的俯视图。

BL 1502至1518及SL 1522至1538可通过用金属材料分别填充沟槽部分410A至410F、420A至420F、及430A至430F(图14B)来形成。金属材料可选自以下材料组成的群组：钨、铜、钴、钌、钛、钽、或上述材料的组合。金属材料可通过共形沉积方法而沉积，其可为例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀、或上述方法的组合。

在形成BL 1502至1518及SL 1522至1538时，可透过各别WL、BL、及SL存取记忆体串1302至1336的每个记忆体单元。例如，三维记忆体设备200的记忆体单元可被写入(即，程序化或擦除)，并且记忆体单元的铁电状态可以下列方式读取(即，感测)。每个记忆体单元可包括垂直延伸铁电段(例如，612A-F、622A-F、及632A-F，如图12B中所示)中一者的区域，其位于WL(例如，图6A中所示的510至556)中选定者与垂直延伸通道段(例如，614A-F、624A-F、及634A-F，如第11B中所示)的选定者之间。在下列论述中，选择在第三层处沿记忆体串1302的记忆体单元(在下文中称为“记忆体单元1302A”)作为用于写入及读取的代表性实例。

在通道段624A包括P型掺杂半导体材料，以及P型掺杂半导体通道中少数电荷载流子为电子的情况下，可将选定记忆体单元1302A程序化至程序化(即，导通)状态，此状态通过进行下列步骤来局部地降低在通道段624A的选定者内部并且在选定WL 520的位准处的阈值电压：(1)施加跨位于选定通道段624A的端部上的BL 1502及SL 1522的电流偏压；(2)将选定字线电压施加至选定的WL520，其中相对于施加至BL 1502及SL 1522的电压，选定字线电压为更大正电压；以及(3)对每个未选定WL(例如，516、518)，未选定字线电压比选定的字线电压的正性小。在非限制性实例中，SL 1522可以偏压为0V，BL 1502可以偏压为2.0V，选定WL 520可以偏压为5V，以及未选定WL可以偏压为2.5V。程序化步骤将邻近程序化记忆体单元1302A(即，邻近于选定WL 520)的通道阈值电压设置为相对低值，诸如0V。

继续相同的实例，可将选定记忆体单元1302A程序化至擦除(即，断开)状态，其通过进行以下步骤来增大通道段624A的选定一者内部及选定WL520的位准处的阈值电压：(1)施加跨位于选定通道段624A的端部上的BL 1502及SL 1522的电流偏压；(2)将选定字线电压施加至选定的WL 520，其中相对于施加至BL 1502及SL 1522的电压的至少一者，选定字线电压为负电压；以及(3)将未选定字线电压施加至未选定的WL(例如，516、518)，此电压比施加至BL 1502及SL 1522的电压更具正性。在非限制性实例中，SL 1522可偏压为5V，BL1502可偏压为5V，选定WL 520可偏压为0V，以及未选定WL可偏压为7.5V。擦除步骤将邻近于程序化记忆体单元1302A(即，邻近于选定WL520)的通道阈值电压设置为相对较高的值，诸如1V，其比程序化的更高。

选定记忆体单元1302A的导通状态或断开状态可通过以下步骤读取：(1)在BL1502及SL 1522上施加电流偏压；(2)将选定字线电压施加至选定的WL520，其中选定字线电压为施加至BL 1502及SL 1522的电压中的一者，或处于其之间；以及(3)将未选定字线电压施加至未选定的WL，其比施加至选定WL 520、BL 1502、及SL 1522的电压更正性。在非限制性实例中，SL 1522可偏压为0V，BL 1502可偏压为1至2V，WL 520可偏压为1至1.5V，以及未选定WL可偏压为2.5V(施加至选定WL 520的程序化电压的一半)。如此在BL 1502与SL 1522之间提供电压，其大于经擦除记忆体单元中的通道的阈值电压，以保持电流在BL 1502与SL1522之间的通道中流动。

图16图示根据各种实施例的三维记忆体设备200A的部分的示意电路图。在图16中，图示共用相同BL(例如，1502)及WL(例如，1522)的记忆体串1302及1308。每一记忆体单元可由晶体管表示，其中每个记忆体单元可由WL、BL、及SL的相应组合存取。例如，为存取记忆体串1302的记忆体单元中的顶部一者，可判定WL 520选择彼记忆体单元，其中BL 1502及SL 1522被施加具有适当位准的信号，如上所述。在另一实例中，为了存取记忆体串1308的记忆体单元中的底部一者，可判定WL 522以选择彼记忆体单元，其中BL 1502及1522经施加具有适当位准的信号，如上所述。

图17A图示根据各种实施例的记忆体单元1302A沿线X-X截取的剖视图(如图15A指示)。图17B、图17C、图17D、图17E、图17F、图17G、图17H及图17I图示根据各种其他实施例的记忆体单元1302A分别沿线X-X截取的剖视图。

首先参看图17A，记忆体单元1302A包括由铁电段622A的部分与栅极介电段626A的部分夹着的通道段624A的部分。WL 520经由铁电段622A的部分(例如，电)耦接至通道段624A的部分；以及BL 1502及SL 1522(例如，电)耦接至通道段624A，其中栅极介电段626A的部分耦接在通道段624A与BL 1502之间，及在通道段624A与SL 1522之间。在各种实施例中，铁电段622A的长度/宽度(L₃)比通道段624A的长度/宽度(L₂)短，并约等于栅极介电段626A的长度/宽度(L₁)。此外，铁电段622A的端部分别与栅极介电段626A的端部大致对准。

图17B图示记忆体单元1302A的另一实施例，其中铁电段622A比栅极介电段626A更长并与栅极介电段626A中心对准；图17C图示记忆体单元1302A的另一实施例，其中铁电段622A比栅极介电段626A更短并与栅极介电段626A中心对准；图17D图示记忆体单元1302A的又一实施例，其中铁电段622A比栅极介电段626A更长但与栅极介电段626A中心不对准；图17E图示记忆体单元1302A的又一实施例，其中铁电段622A约等于栅极介电段626A但与栅极介电段626A中心不对准；图17F图示记忆体单元1302A的又一实施例，其中铁电段622A小于栅极介电段626A(而铁电段622A的一端与栅极介电段626A的一端仍然对准)。如本文使用，术语“中心对准”是指彼此直接或间接接触的两个对象，其中其各自中心点沿垂直线对准。

图17G至图17I分别图示通道段624A的不同轮廓。在图17G中，通道段624A具有锥形侧部分，每个侧部分顺着直线朝向端部(例如，沿X方向)具有递减厚度(t)；在图17H中，通道段624A具有锥形侧部分，每个侧部分顺着基于曲率的线朝向端部(例如，沿X方向)具有递减厚度(t)；以及在图17I中，通道段624A具有阶梯形侧部分，每个侧部分朝向端部(例如，沿X方向)具有陡变厚度(Δt)。

在上述记忆体单元的各种配置中的任一者中，形成比通道段更短的铁电段，其致使在铁电段的相对端上的、位于WL与通道段之间的缝隙得以由具有相对低介电常数的介电材料填充。在不实施本揭露的实施例的铁电记忆体单元中，此缝隙由铁电段填充，其通常表征为具有相对较高介电常数。因而，SL或BL的任一者与WL之间的电容可不利地增加。通过用具有低介电常数的介电材料填充缝隙，于SL/BL与WL之间的高电容耦合可显著减小，如此可提高记忆体单元的整体效能(例如，速度)。

图18为图示根据本揭露的各种实施例的记忆体系统的配置的方块图。如图所示，根据本揭露的各种实施例的记忆体系统1800包括非挥发性记忆体设备1820及记忆体控制器1810。

非挥发性记忆体设备1820可包括三维记忆体设备，如本文所揭示。另外，非挥发性记忆体设备1820可为由数个铁电记忆体晶片组成的多晶片封装。

记忆体控制器1810经配置以控制非挥发性记忆体设备1820。记忆体控制器1810包括SRAM 1811、CPU 1812、主机接口1813、ECC 1814及记忆体接口1815。SRAM 1811充当CPU1812的操作记忆体。CPU 1812执行一般控制操作，用于记忆体控制器1810的数据交换。主机接口1813包括主机耦接至记忆体系统1800的数据交换协定。另外，ECC 1814可检测并校正包括在从非挥发性记忆体设备1820读取的数据中的错误。记忆体接口1815与非挥发性记忆体设备1820接口连接。记忆体控制器1810可进一步储存代码数据以与主机接口连接。

在本揭露一态样中，揭示一种记忆体设备。记忆体设备包括沿垂直方向设置的多个第一记忆体单元。多个第一记忆体单元的每一者包括第一通道段的部分，此部分沿垂直方向延伸并具有第一侧壁及第二侧壁。第一通道段的第一及第二侧壁分别面向及背离第一横向方向。多个第一记忆体单元中的每一者包括第一铁电段的部分，此部分亦沿垂直方向延伸并与第一通道段的第一侧壁接触。第一铁电段沿第二横向方向的宽度不同于第一通道段沿第二横向方向的宽度，第二横向方向垂直于第一横向方向。

在一些实施例中，记忆体设备进一步包含：第一导电结构，沿第二横向方向延伸并透过第一铁电段的部分耦接至第一通道段的第一侧壁；第二导电结构，沿垂直方向延伸并与第一通道段的第二侧壁的第一部分接触；以及第三导电结构，沿垂直方向延伸并与第一通道段的第二侧壁的第二部分接触，其中第二导电结构及第三导电结构彼此电隔离。

在一些实施例中，多个第一记忆体单元的每一者进一步包含栅极介电段的一部分，以及其中栅极介电段沿垂直方向延伸并与第一通道段的第二侧壁接触。

在一些实施例中，第二导电结构与栅极介电段的第一部分接触，以及第三导电结构与栅极介电段的第二部分接触。

在一些实施例中，记忆体设备进一步包含低介电常数介电材料，低介电常数介电材料设置在第一通道段的第二侧壁与第一导电结构之间。

在一些实施例中，记忆体设备进一步包含：多个第二记忆体单元，沿垂直方向设置并沿第二横向方向与第一记忆体单元分隔，多个第二记忆体单元的每一者包含：第二通道段的一部分，沿垂直方向延伸并具有第一侧壁及第二侧壁，其中第二通道段的第一侧壁及第二侧壁分别面向及背离第一横向方向；以及第二铁电段的一部分，亦沿垂直方向延伸并与第二通道段的第一侧壁接触，其中第二铁电段沿第二横向方向的宽度不同于第二通道段沿第二横向方向的宽度。

在一些实施例中，记忆体设备进一步包含：多个第三记忆体单元，沿垂直方向设置并沿第一横向方向与第一记忆体单元分隔，多个第三记忆体单元的每一者包含：第三通道段的一部分，沿垂直方向延伸并具有第一侧壁及第二侧壁，其中第三通道段的第一侧壁及第二侧壁分别面向及背离第一横向方向；以及第三铁电段的一部分，亦沿垂直方向延伸并与第三通道段的第一侧壁接触，其中第三铁电段沿第二横向方向的宽度不同于第三通道段沿第二横向方向的宽度。

在一些实施例中，第一导电结构电耦接至多个第一记忆体单元的一者及多个第二记忆体单元的一者。

在一些实施例中，第二导电结构电耦接至第一记忆体单元中的每一者及第三记忆体单元中的每一者。

在一些实施例中，第三导电结构电耦接至第一记忆体单元中的每一者及第三记忆体单元中的每一者。

根据本揭露的另一态样，揭示一种半导体装置。半导体装置包括沿垂直方向延伸的半导体通道段及沿第一横向方向的第一宽度。半导体通道段具有分别面向及背离第二横向方向的第一侧壁及第二侧壁，第二横向方向垂直于第一横向方向。半导体装置包括亦沿垂直方向延伸的铁电段，其中铁电段透过第一侧壁耦接至半导体通道段，并具有沿第一横向方向的第二宽度，第二宽度不同于第一宽度。半导体装置包括沿垂直方向彼此分离的多个第一导电结构。多个第一导电结构中的每一者沿第一横向方向延伸并透过铁电段耦接至第一侧壁。半导体装置包括第二导电结构，第二导电结构沿垂直方向延伸并与第二侧壁的第一部分接触。半导体装置包括第三导电结构，第三导电结构沿垂直方向延伸并与第二侧壁的第二部分接触。

在一些实施例中，半导体设备进一步包含：栅极介电段，沿垂直方向延伸并与第二侧壁接触。

在一些实施例中，栅极介电段具有沿第一横向方向的第三宽度，第三宽度不同于第一宽度。

在一些实施例中，第三宽度等于、小于、或大于第二宽度。

在一些实施例中，铁电段的至少一端与栅极介电段的至少一端对准。

在一些实施例中，铁电段的端部与栅极介电段的端部未对准。

在一些实施例中，半导体设备进一步包含：低介电常数介电材料，低介电常数介电材料设置在第一侧壁与多个第一导电结构之间。

在一些实施例中，半导体通道段、铁电段、第一导电结构、第二导电结构、及第三导电结构至少部分地形成记忆体单元串，记忆体单元串沿垂直方向设置。

根据本揭露的另一态样，揭示一种制造记忆体设备的方法。方法包括沿垂直方向形成彼此分离的多个第一导电结构。多个第一导电结构的每一者沿横向方向延伸。方法包括形成沿垂直方向延伸的铁电段及通道段两者的步骤，其中第一导电结构透过铁电段电耦接至通道段。铁电段具有沿横向方向的第一宽度，及通道段具有沿横向方向的第二宽度。第二宽度大于第一宽度。方法包括形成沿垂直方向延伸的第二导电结构及第四导电结构的步骤，其中第二及第三导电结构耦接至通道段并与铁电段相对地设置在通道段对面。

在一些实施例中，方法进一步包括形成沿垂直方向延伸的栅极介电段，其中栅极介电段耦接至通道段并设置在与铁电段相对的通道段对面，以及其中栅极介电段具有沿横向方向的第三宽度，第二宽度大于第三宽度。

上文概述若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭露的态样。熟悉此项技术者应了解，其可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下进行本文的各种变化、替代及更改。

Claims (10)

1.一种记忆体设备，其特征在于，包含：

多个第一记忆体单元，沿一垂直方向设置，该多个第一记忆体单元的每一者包含：

一第一通道段的一部分，沿该垂直方向延伸并具有一第一侧壁及一第二侧壁，其中该第一通道段的所述第一侧壁及所述第二侧壁分别面向及背离一第一横向方向；以及

一第一铁电段的一部分，亦沿该垂直方向延伸并与该第一通道段的该第一侧壁接触，其中该第一铁电段的沿一第二横向方向的一宽度不同于该第一通道段沿该第二横向方向的一宽度，该第二横向方向垂直于该第一横向方向。

2.根据权利要求1所述的记忆体设备，其特征在于，进一步包含：

一第一导电结构，沿该第二横向方向延伸并透过该第一铁电段的该部分耦接至该第一通道段的该第一侧壁；

一第二导电结构，沿该垂直方向延伸并与该第一通道段的该第二侧壁的一第一部分接触；以及

一第三导电结构，沿该垂直方向延伸并与该第一通道段的该第二侧壁的一第二部分接触，其中所述第二导电结构及所述第三导电结构彼此电隔离。

3.根据权利要求2所述的记忆体设备，其特征在于，进一步包含：

多个第二记忆体单元，沿该垂直方向设置并沿该第二横向方向与所述第一记忆体单元分隔，该多个第二记忆体单元的每一者包含：

一第二通道段的一部分，沿该垂直方向延伸并具有一第一侧壁及一第二侧壁，其中该第二通道段的所述第一侧壁及所述第二侧壁分别面向及背离该第一横向方向；以及

一第二铁电段的一部分，亦沿该垂直方向延伸并与该第二通道段的该第一侧壁接触，其中该第二铁电段沿该第二横向方向的一宽度不同于该第二通道段沿该第二横向方向的一宽度。

4.根据权利要求3所述的记忆体设备，其特征在于，进一步包含：

多个第三记忆体单元，沿该垂直方向设置并沿该第一横向方向与所述第一记忆体单元分隔，该多个第三记忆体单元的每一者包含：

一第三通道段的一部分，沿该垂直方向延伸并具有一第一侧壁及一第二侧壁，其中该第三通道段的所述第一侧壁及所述第二侧壁分别面向及背离该第一横向方向；以及

一第三铁电段的一部分，亦沿该垂直方向延伸并与该第三通道段的该第一侧壁接触，其中该第三铁电段沿该第二横向方向的一宽度不同于该第三通道段沿该第二横向方向的一宽度。

5.一种半导体设备，其特征在于，包含：

一半导体通道段，沿一垂直方向延伸并具有沿一第一横向方向的一第一宽度，其中该半导体通道段具有分别面向及背离垂直于该第一横向方向的一第二横向方向的一第一侧壁及一第二侧壁；

一铁电段，亦沿该垂直方向延伸，其中该铁电段透过该第一侧壁耦接至该半导体通道段，并具有沿该第一横向方向的一第二宽度，该第二宽度不同于该第一宽度；

多个第一导电结构，沿该垂直方向彼此分隔，其中该多个第一导电结构中的每一者沿该第一横向方向延伸并透过该铁电段耦接至该第一侧壁；

一第二导电结构，沿该垂直方向延伸并与该第二侧壁的一第一部分接触；以及

一第三导电结构，沿该垂直方向延伸并与该第二侧壁的一第二部分接触。

6.根据权利要求5所述的半导体设备，其特征在于，进一步包含：

一栅极介电段，沿该垂直方向延伸并与该第二侧壁接触。

7.根据权利要求5所述的半导体设备，其特征在于，进一步包含一低介电常数介电材料，该低介电常数介电材料设置在该第一侧壁与该多个第一导电结构之间。

8.根据权利要求5所述的半导体设备，其特征在于，该半导体通道段、该铁电段、该第一导电结构、该第二导电结构、及该第三导电结构至少部分地形成一记忆体单元串，该记忆体单元串沿该垂直方向设置。

9.一种制造一记忆体设备的方法，其特征在于，包括：

形成沿一垂直方向彼此分隔的多个第一导电结构，其中该多个第一导电结构中的每一者沿一横向方向延伸；

形成沿该垂直方向延伸的一铁电段及一通道段两者，其中该第一导电结构透过该铁电段电耦接至该通道段，其中该铁电段具有沿该横向方向的一第一宽度及该通道段具有沿该横向方向的一第二宽度，以及其中该第二宽度大于该第一宽度；以及

形成沿该垂直方向延伸的一第二导电结构及一第三导电结构，其中所述第二导电结构及所述第三导电结构耦接至该通道段并设置在与该铁电段相对的该通道段对面。

10.根据权利要求9所述的方法，其特征在于，进一步包括形成沿该垂直方向延伸的一栅极介电段，其中该栅极介电段耦接至该通道段并设置在与该铁电段相对的该通道段对面，以及其中该栅极介电段具有沿该横向方向的一第三宽度，该第二宽度大于该第三宽度。

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