CN114927611A

CN114927611A - 半导体装置的制造方法

Info

Publication number: CN114927611A
Application number: CN202210223456.9A
Authority: CN
Inventors: 杨芷欣; 陈殿豪; 陈燕铭; 王郁仁; 黄镇球
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2021-04-09
Filing date: 2022-03-09
Publication date: 2022-08-19
Also published as: US20220328759A1; US20240397830A1; US12414477B2; TW202240947A

Abstract

一种包含磁性随机存取存储器(MRAM)单元的半导体装置的制造方法。在上述半导体装置的制造方法中，由导电材料所制成的第一薄层被形成在基板上方。用于磁穿隧接面(MTJ)堆叠的第二薄层被形成在第一薄层上方。第三薄层形成在第二薄层上方。通过图案化第三薄层形成第一硬遮罩图案。通过使用第一硬遮罩图案作为蚀刻遮罩的蚀刻操作图案化第二薄层以形成MTJ堆叠。蚀刻操作停止于第一薄层。侧壁绝缘层被形成在MTJ堆叠上方。在形成侧壁绝缘层后，通过图案化第一薄层形成底部电极，以形成包含底部电极、MTJ堆叠以及作为上电极的第一硬遮罩图案的MRAM单元。

Description

半导体装置的制造方法

技术领域

本公开涉及一种半导体装置，特别涉及一种具有磁性随机存取存储器的半导体装置。

背景技术

磁性随机存取存储器(magnetic random access memory,MRAM)是一种基于由半导体装置所形成的磁穿隧接面(magnetic tunnel junction)单元的装置，并提供足以与挥发性(volatile)静态随机存取存储器(SRAM)相提并论的性能，以及提供足堪比拟挥发性动态随机存取存储器(DRAM)的密度与较低的功耗。与非易失性存储器(NVM)快闪存储器相比，MRAM提供更快的存取时间且随着时间所遭受的性能下降(degradation)最小，反之，快闪存储器只能重写(rewrite)有限的次数。MRAM单元由包含两个铁磁(ferromagnetic)层的磁穿隧接面(MTJ)所形成，其中两个铁磁层由薄的绝缘阻障所分隔，且MRAM单元通过电子在两个铁磁层之间穿过绝缘阻障的穿隧进行操作。

发明内容

本公开实施例提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置的制造方法。在上述半导体装置的制造方法中，由导电材料所制成的第一薄层被形成在基板上方。用于磁穿隧接面(MTJ)堆叠的第二薄层被形成在第一薄层上方。第三薄层形成在第二薄层上方。通过图案化第三薄层形成第一硬遮罩(掩膜)图案。通过蚀刻操作图案化第二薄层以形成磁穿隧接面(MTJ)堆叠，其中蚀刻操作使用第一硬遮罩图案作为蚀刻遮罩。蚀刻操作停止于第一薄层处。侧壁绝缘层被形成在磁穿隧接面(MTJ)堆叠上方。在形成侧壁绝缘层之后，通过图案化第一薄层形成底部电极，以形成包含底部电极、磁穿隧接面(MTJ)堆叠、以及作为上电极的第一硬遮罩图案的磁性随机存取存储器(MRAM)单元。

本公开实施例提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置的制造方法。在上述半导体装置的制造方法中，第一层间介电(ILD)层被形成在基板上方。第一薄层被形成在第一ILD层上方。用于磁穿隧接面(MTJ)堆叠的第二薄层被形成在第一薄层上方。第三薄层被形成在第二薄层上方。通过图案化第三薄层形成第一硬遮罩图案。通过蚀刻操作图案化第二薄层以形成磁穿隧接面(MTJ)堆叠，其中蚀刻操作使用第一硬遮罩图案作为蚀刻遮罩。蚀刻操作停止于第一薄层处。第一侧壁绝缘层被形成在磁穿隧接面(MTJ)堆叠上方。在形成第一侧壁绝缘层之后，第一薄层被图案化。第二侧壁绝缘层被形成在第一侧壁绝缘层上方。第三侧壁绝缘层被形成在第二侧壁绝缘层上方。第二ILD层被形成、第三ILD层被形成、接点开口被形成在第二ILD层与第三ILD层中、以及导电层被形成在接点开口中。

本公开实施例提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置。上述半导体装置包括第一磁性随机存取存储器(MRAM)单元结构以及第二磁性随机存取存储器(MRAM)单元结构，设置于基板上方，第一MRAM单元结构及第二MRAM单元结构中的每一者包括底部电极、磁穿隧接面(MTJ)堆叠以及上电极；第一绝缘覆盖层，覆盖第一MRAM单元结构及第二MRAM单元结构中的每一者的侧壁；第二绝缘覆盖层，设置于第一绝缘覆盖层上方；底部介电层，填充第一MRAM单元结构与第二MRAM单元结构之间的空间；以及上方介电层，设置于底部介电层上方。第一绝缘覆盖层在第一MRAM单元结构与第二MRAM单元结构之间是不连续的，且第二绝缘覆盖层在第一MRAM单元结构与第二MRAM单元结构之间是不连续的。

附图说明

图1A是根据本公开实施例所示的MTJ MRAM单元的示意图。

图1B是根据本公开实施例所示，MTJ薄膜堆叠的示意性截面图。

图2A、图2B及图2C是根据本公开实施例所示，MTJ薄膜堆叠的磁性层的示意性截面图。

图3A及图3B显示MTJ薄膜堆叠的操作。

图3C及图3D显示MTJ薄膜堆叠的操作。

图4A显示MTJ MRAM的示意性电路图。

图4B显示MTJ MRAM的存储器单元的示意性透视图。

图4C显示MTJ MRAM的存储器单元布局。

图5A、图5B、图5C及图5D是根据本公开实施例所示，包含MRAM的半导体装置的截面图。

图6A、图6B及图6C是根据本公开实施例所示，包含MRAM的半导体装置的一系列制造工艺的多种阶段。

图7、图8、图9、图10、图11、图12、图13、图14、图15、图16及图17是根据本公开实施例所示，包含MRAM的半导体装置的一系列制造工艺的多种阶段。

图18、图19、图20及图21是根据本公开实施例所示，包含MRAM的半导体装置的一系列制造工艺的多种阶段。

附图标记说明：

100：MTJ单元

Mx：下方金属层

My：上方金属层

SW：开关装置

101：MTJ薄膜堆叠

110：第一电极层

115：种晶层

120：第二钉扎磁性层

125：反铁磁层

130：第一钉扎磁性层

135：穿隧阻障层

140：自由磁性层

145：覆帽层

150：扩散阻障层

155：第二电极层

1301～1304：薄层

1201～1202：薄层

1401～1403：薄层

10：钉扎磁性层

15：穿隧阻障层

20：自由磁性层

30：电流源

50：MTJ MRAM阵列

WL₁～WL_m：字元线

SL_n～SL_n+2：固定电位线

BL_n～BL_n+2：位元线

Mc：MTJ单元

Tr：晶体管

BL：位元线

SL：源线

WL：字元线

AR：主动区

MTJ：MTJ单元

M1～M3：金属层

201：基板

205：ILD层

210：第一ILD层

213：下方金属配线

215：衬垫层

217：主体层

219：通孔接点

220：第一绝缘层

222：第二绝缘层

225：第二ILD层

227：第一绝缘覆盖层

230：第三ILD层

232：第一介电层

234：第二介电层

235：第四ILD层

236：第三介电层

238：第四介电层

254：底部电极

255：MTJ薄膜堆叠

256：上电极

256A：衬垫层

256B：主体金属层

260：顶部电极

280：第二绝缘覆盖层

285：第三绝缘覆盖层

256C：上电极

207：通孔接点

223：通孔接点开口

254A：第一导电层

255A：堆叠层

260A：第二导电层

HM1：第一硬遮罩层

HM2：第二硬遮罩层

HM3：第三硬遮罩层

PR：光阻(光刻胶)图案

227A：绝缘层

227B：附加绝缘层

280A：绝缘层

285A：介电材料层

242：接点开口

具体实施方式

应理解的是，以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定实施例或范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，组件的尺寸并不限于所公开的范围或数值，而是可以根据工艺条件及/或所欲获得的装置特性进行调整。进一步的，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征被形成为夹设于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。为使说明简化且清晰易懂，各种特征可被以不同比例任意绘制。为使说明简化，说明书附图中的一些薄层/特征可被省略。

进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。装置可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。此外，术语“由…制成(made of)”可表示“由…构成(comprising)”或“构成(consisting of)”其中之一。进一步地，在以下的制造工艺中，可能会有附加的操作存在于所述操作之中/之间，且操作的顺序可被改变。在本公开中，短语“A、B及C之一(oneof A,B and C)”表示“A、B及/或C(A,B and/or C)”(A、B、C；A与B；A与C；B与C；或是A、B及C)，且并非表示来自A的一元件、来自B的一元件以及来自C的一元件，除非另有叙述。

图1A是根据本公开实施例所示的MTJ MRAM单元的示意图，而图1B为MTJ薄膜堆叠的截面图。MTJ单元100被设置在半导体装置的下方金属层Mx与上方金属层My之间。下方金属层Mx与上方金属层My被用于在半导体装置中，将一个元件连接到形成于基板上方的不同层级(level)处的另一个元件。进一步地，下方金属层Mx耦接到开关装置SW，开关装置可由金属氧化物半导体场效晶体管(MOSFET)形成，其中MOSFET包括但不限于：平面MOSFET、鳍式场效晶体管(FinFET)、栅极全环(gate-all-around,GAA)FET、或是任何其他开关装置。开关装置的控制端(例如：FET的栅极端)耦接到字元线。上方金属层My耦接到位元线。在一些实施例中，开关装置SW被设置于上方金属层My与位元线之间。在一些实施例中，上方金属层My为位元线。

图1B所示的MTJ单元100包括耦接到下方金属层Mx的第一电极层110，以及包括耦接到上方金属层My的第二电极层155。MTJ薄膜堆叠101被设置于第一电极层110与第二电极层155之间。

MTJ薄膜堆叠(或称MTJ功能层)101包括第一钉扎(pinned)磁性层130、自由磁性层140、以及穿隧阻障(barrier)层135，其中穿隧阻障层135由非磁性材料所制成且被设置在第一钉扎磁性层130与自由磁性层140之间。自由磁性层140与第一钉扎磁性层130分别包括一或多种可被磁性取向(magnetically oriented)的铁磁(ferromagnetic)材料。第一钉扎磁性层130被配置为使得磁性取向(magnetic orientation)是固定的，且不会对典型的磁场产生响应。在一些实施例中，自由磁性层140的厚度处于自约0.8纳米(nm)至约1.5nm的范围内。在一些实施例中，第一钉扎磁性层130的厚度处于约0.8nm至约1.5nm的范围内。

穿隧阻障层135包括相对较薄的氧化物层，能够在低电位(potential)下将自由磁性层140与第一钉扎磁性层130电性隔离，并且能够在较高的电位下经由电子穿隧传导电流。在一些实施例中，穿隧阻障层135包括所具有的厚度处于约0.5nm至约1.2nm的范围内的氧化镁(MgO)。

MTJ薄膜堆叠101包括反铁磁(antiferromagnetic)层125，如图1B所示。反铁磁层125被用于固定第一钉扎磁性层130的磁性取向。反铁磁层125包括钌(Ru)或任何其他合适的反铁磁材料。在一些实施例中，反铁磁层125的厚度处于从约0.4nm到约1.0nm的范围内。

MTJ薄膜堆叠101进一步包括第二钉扎磁性层120，第二钉扎磁性层120包括一或多种磁性材料，如图1B所示。

第一电极层110被形成于下方金属层Mx上，其中下方金属层Mx由诸如Cu、Al、W、Co、Ni及/或其合金所制成，而上方金属层My被形成于第二电极层155上，其中上方金属层My由诸如Cu、Al、W、Co、Ni及/或其合金所制成。

第一钉扎磁性层130包括多层磁性材料。在一些实施例中，如图2A所示，第一钉扎磁性层130包括四个薄层：薄层1301、1302、1303及1304，其中最上方的薄层1304与穿隧阻障层135接触，而最底部的薄层1301与反铁磁层125接触。在一些实施例中，最底部的薄层1301包括钴(Co)与铂(Pt)的多层结构。在一些实施例中，钴层的厚度处于自约0.3nm至约0.6nm的范围内，而铂层的厚度处于自约0.2nm至约0.5nm的范围内。钴层的厚度可等于或大于铂层。在一些实施例中，钴层与铂层交替堆叠，使得最底部的薄层1301的总厚度处于自约2.0nm至约5.0nm的范围内。薄层1302包括厚度处于自约0.4nm至约0.6nm的范围内的钴层。在某些实施例中，最底部的薄层1301包括钴层，且薄层1302则是如上所述的钴层与铂层所组成的多重薄层。在此公开中，“元素”层一般是指“元素”的含量大于99％。

薄层1303为间隔物(spacer)层。在一些实施例中，作为间隔物层的薄层1303的厚度，处于自约0.2nm至约0.5nm的范围内。

最上方的薄层1304包括钴铁硼(CoFeB)层、钴/钯(CoPd)层及/或钴铁(CoFe)层。在一些实施例中，薄层1304的厚度处于自约0.8nm到约1.5nm的范围内。

在一些实施例中，第二钉扎磁性层120包括多层磁性材料。在一些实施例中，如图2B所示，第二钉扎磁性层120包括两个薄层：薄层1201以及1202，其中上方的薄层1202与反铁磁层125接触。在一些实施例中，下方的薄层1201包括钴(Co)与铂(Pt)的多层结构。在一些实施例中，钴层的厚度处于自约0.3nm至约0.6nm的范围内，而铂层的厚度处于自约0.2nm至约0.5nm的范围内。钴层的厚度可等于或大于铂层。在一些实施例中，钴层与铂层交替堆叠，使得下方的薄层1201的总厚度处于自约5.0nm至约10.0nm的范围内。上方的薄层1202包括厚度处于约0.4nm至约0.6nm的范围内的钴层。

在一些实施例中，自由磁性层140包括所具有的厚度处于自约1.0nm至约2.0nm的范围内的钴铁硼(CoFeB)层、钴/钯(CoPd)层及/或钴铁(CoFe)层。在其他实施例中，自由磁性层140包括多层磁性材料。在一些实施例中，如图2C所示，自由磁性层140包括三个薄层：薄层1401、1402及1403，其中下方的薄层1401与穿隧阻障层135接触。在一些实施例中，下方的薄层1401及上方的薄层1403为钴铁硼(CoFeB)层、钴/钯(CoPd)层及/或钴铁(CoFe)层，所具有的厚度处于自约1.0nm至约2.0nm的范围内。中间的薄层1402为间隔物层。在一些实施例中，作为间隔物层的薄层1402的厚度，处于自约0.2nm至约0.6nm的范围内。

在一些实施例中，作为间隔物层的薄层1303及/或薄层1402包括铱层及/或铱与钽的二元合金层。在一些实施例中，用于MTJ薄膜堆叠的间隔物层具有超光滑的表面形态(surface morphology)、高导电率(electric conductivity)、且实质上没有扩散问题。进一步地，间隔物层还应该承受低程度的氧化，而不会显地着降低其导电性。在一些实施例中，作为间隔物层的薄层1303及/或薄层1402的厚度，处于自约0.1nm至约10nm的范围内，而在其他实施例中，则处于自约0.5nm至约5.0nm的范围内。

MTJ薄膜堆叠101进一步包括形成在第一电极层110上的种晶层(seed layer)115、形成在自由磁性层140上的覆帽层(capping layer)145、以及形成在覆帽层145上的扩散阻障层150，如图1B所示。在一些实施例中，覆帽层145包括介电材料，例如氧化镁或氧化铝，且具有处于自约0.5nm到约1.5nm的范围内的厚度。在一些实施例中，扩散阻障层150包括金属材料，例如Ru、Ta、Mo或是其他合适的材料，且具有处于自约0.5nm至约1.5nm范围内的厚度。在一些实施例中，并未使用覆帽层145与扩散阻障层150中的一者或两者。在一些实施例中，种晶层115由铱(Ir)、钽(Ta)、钼(Mo)、钴(Co)、镍(Ni)、钌(Ru)或铂(Pt)，或者是其合金中的一或多种所制成。

第一电极层110包括导电材料，例如金属(例如：Ta、Mo、Co、Pt、Ni)，以降低用于程序化(programming)的电阻。第二电极层155同样包括导电材料，例如金属，以降低读取期间的电阻率。

可通过下列方法形成钉扎磁性层、自由磁性层以及反铁磁层：物理气相沉积(physical vapor deposition,PVD)、分子束外延(molecular beam epitaxy,MBE)、脉冲激光沉积(pulsed laser deposition,PLD)、原子层沉积(atomic layer deposition,ALD)、电子束(e-beam)外延、化学气相沉积(chemical vapor deposition,CVD)或是衍生的CVD工艺，包括低压CVD(low pressure CVD,LPCVD)、超高真空CVD(ultrahigh vacuum CVD,UHVCVD)、减压CVD(reduced pressure CVD,RPCVD)、或其任何组合、或者是任何其他合适的薄膜沉积方法。穿隧阻障层以及扩散阻障层同样可以通过CVD、PVD或ALD、或是任何其他合适的薄膜沉积方法来形成。

图3A至图3D显示MTJ单元的存储器操作。如图3A至图3D所示，MTJ单元包括钉扎磁性层10、穿隧阻障层15以及自由磁性层20。钉扎磁性层10对应图1B的第一钉扎磁性层130，或是第二钉扎磁性层120、反铁磁层125与第一钉扎磁性层130的组合。穿隧阻障层15对应图1B的穿隧阻障层135，而自由磁性层20对应图1B的自由磁性层140。在图3A至图3D中，剩余的薄层被省略。电流源30被串连地耦接到MTJ结构。

在图3A中，钉扎磁性层10与自由磁性层20的磁性取向呈现相反的方向。在一些实施例中，钉扎磁性层10与自由磁性层20的自旋(spin)方向平行于薄膜堆叠方向(垂直于薄膜表面)。在图3B中，钉扎磁性层10与自由磁性层20的磁性取向呈现相同的方向。在其他实施例中，钉扎磁性层10与自由磁性层20的自旋方向垂直于薄膜堆叠方向(平行于薄膜表面)，如图3C及图3D所示。在图3C中，钉扎磁性层10与自由磁性层20的磁性取向呈现相反的方向，而在图3D中，钉扎磁性层10与自由磁性层20的磁性取向呈现相同的方向。

倘若电流源30驱使相同的电流I_C流经MTJ单元，则可以发现，在图3A(或图3C)的案例中的单元电压V₁，大于在图3B(或图3D)的案例中的单元电压V₂，这是因为图3A(或图3C)所示的相反取向的MTJ单元的电阻，大于图3B(或图3D)所示的相同取向的MTJ单元的电阻。二进制逻辑数据(“0”及“1”)可被存储在MTJ单元中，并根据单元取向与产生的电阻进行检索(retrieve)。此外，因为存储的数据并不需要存储能量源，因此单元是非挥发性的。

图4A显示MTJ MRAM阵列50的示意性电路图。每个存储器单元包括一个MTJ单元Mc以及一个晶体管Tr，例如MOSFET。晶体管Tr的栅极连接到字元线WL₁～WL_m中的一者，晶体管Tr的漏极(或源极)连接到MTJ单元Mc的其中一个末端，而MTJ单元的另一个末端耦接到位元线BL_n、BL_n+1及BL_n+2中的一者。进一步地，在一些实施例中，用于程序化的信号线(未图示)被提供为相邻于MTJ单元。

忆体单元的读取，通过宣告(assert)该单元的字元线、驱使读取电流通过该单元的位元线，并接着测量该位元线上的电压来进行。举例来说，为了读取目标MTJ单元的状态，字元线被宣告以导通晶体管Tr。目标MTJ单元的自由磁性层因此经由晶体管Tr耦接到固定电位线SL_n、SL_n+1及SL_n+2中的一者(例如：接地)。接着，在位元线上驱策读取电流。因为只有给定的读取晶体管Tr被导通，因此读取电流流经目标MTJ单元通往接地。然后，位元线的电压被测量，以判断目标MTJ单元的状态(“0”或“1”)。在一些实施例中，如图4A所示，每个MTJ单元具有一个读取晶体管Tr。因此，这种类型的MRAM架构被称为1T1R。在其他实施例中，两个晶体管被分配给一个MTJ单元，形成2T1R系统。可以采用其他的单元阵列配置。

图4B显示MTJ MRAM的存储器单元的示意性透视图，而图4C显示MTJ MRAM的存储器单元布局。

如图4B及图4C所示，MTJ单元MTJ被设置在诸如MOSFET的开关装置SW上方。MOSFET的栅极为字元线WL，或者是耦接到由金属层所形成的字元线。MTJ单元的底部电极Mx(或称为下方金属层Mx)连接到形成于主动区AR中的MOSFET的漏极，而形成在主动区AR中的MOSFET的源极连接到源线SL。MTJ单元的上电极连接到位元线BL。在一些实施例中，源线SL可由金属层M1与M2形成，而位元线BL可由金属层M3形成。在某些实施例中，多个金属配线(wiring)中的一者为单一装置层，而在其他实施例中，一或多个金属配线是两个或更多个的装置层。

图5A是根据本公开实施例所示的MTJ MRAM的截面图。与图1A至图4C所述的前述实施例相同或相似的材料、配置、尺寸及/或工艺可被利用于下列实施例中，并且其详细说明可被省略。

如图5A所示，MRAM的MTJ单元被设置在基板201上方。在一些实施例中，基板201包括合适的元素半导体，例如硅、钻石或锗；合适的合金或化合物半导体，例如IV族化合物半导体(例如：硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如：砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、磷砷化镓(GaAsP)或磷化镓铟(GaInP))等。进一步地，基板201可包括外延层(epi层)，外延层可被应变(strain)以用于增强性能，及/或可包括绝缘层上硅(silicon-on-insulator,SOI)结构。

诸如晶体管(例如：MOSFET)的各种电子装置(未图示)被形成在基板201上。MOSFET可包括平面MOSFET、鳍式FET及/或栅极全环FET。第一层间介电(interlayer dielectric,ILD)层210被设置在基板201上方以覆盖电子装置。在一些实施例中，另一个ILD层205被设置在第一ILD层与基板201之间。第一ILD层210可被称为金属间介电(inter-metaldielectric,IMD)层。第一ILD层210包括一或多个介电层，例如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fluorine-doped silicate glass,FSG)、诸如碳掺杂的氧化物的低k值介电质、诸如多孔(porous)碳掺杂的二氧化硅的极低k值介电质、诸如聚酰亚胺(polyimide)的聚合物、其组合等。在一些实施例中，第一ILD层210是经由诸如CVD、流动式CVD(flowable CVD,FCVD)或是旋涂式玻璃(spin-on-glass)工艺的工艺形成的，但是可以利用任何可接受的工艺。随后，平坦化工艺被执行，如化学机械研磨(chemical mechanicalpolishing,CMP)及/或回蚀刻(etch-back)工艺等。

进一步地，下方金属配线213被形成，例如通过镶嵌(damascene)工艺形成。下方金属配线213包括一或多层导电材料，例如铜、铜合金、铝或任何其他合适的导电材料。每个MTJ单元被设置在下方金属配线213上方，如图5A所示。虽然图5A显示了两个MTJ单元，但MTJ单元的数量并不限于两个。在一些实施例中，下方金属配线213被形成在第N金属配线层中，其中N为2至8中的任意整数。

如图5A所示，作为蚀刻停止层的第一绝缘层220被形成在第一ILD层210上。在一些实施例中，第一绝缘层220包括不同于第一ILD层210的材料，且包括碳化硅、氮化硅、氧化铝或任何其他合适的材料。在一些实施例中，第一绝缘层220的厚度处于自约10nm到约25nm的范围内。在一些实施例中，作为蚀刻停止层的附加的第二绝缘层222被形成在第一绝缘层220上，且包括不同于第一绝缘层220的碳化硅、氮化硅、氧化铝或任何其他合适的材料。

第二ILD层225被形成在第二绝缘层222上方。第二ILD层225包括一或多个介电层，例如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k值介电质、诸如多孔碳掺杂的二氧化硅的极低k值介电质、诸如聚酰亚胺的聚合物、其组合等。在一些实施例中，用于第一ILD层210的材料与用于第二ILD层225的材料是相同的。在其他实施例中，不同的介电材料被用于第一ILD层210及第二ILD层225。

在一些实施例中，通孔接点219被形成为与下方金属配线213接触，并穿过第二ILD层225以及第一绝缘层220和第二绝缘层222。在一些实施例中，通孔接点219包括衬垫(liner)层215(或称阻障层215)与主体层(body layer)217。在一些实施例中，衬垫层215包括一或多层的Ti、TiN、Ta或TaN或其他合适的材料，而主体层217包括一或多层的W、Cu、Al、Mo、Co、Pt、Ni及/或其合金，或是其他合适的材料。

MRAM单元包括底部电极254、MTJ薄膜堆叠255、以及顶部电极260，如图5A所示。底部电极254及MTJ薄膜堆叠255对应图1B的第一电极层110及MTJ薄膜堆叠101。在一些实施例中，顶部电极260对应图1B的第二电极层155或是图1A的上方金属层My。在一些实施例中，顶部电极260包括Ti、TiN、Ta或TaN中的一或多者。在一些实施例中，底部电极254的宽度小于通孔接点219的最大宽度。

在一些实施例中，MRAM单元结构具有锥形形状，如图5A所示。在一些实施例中，MRAM单元结构在底部(底部电极254)的宽度，处于自约5nm至约20nm的范围内。在一些实施例中，MTJ薄膜堆叠255的厚度，处于自约15nm至约50nm的范围内。在一些实施例中，底部电极254的宽度大于MTJ薄膜堆叠255的最大宽度。根据设计及/或工艺需求，底部电极与MTJ薄膜堆叠255的最大宽度之间的宽度差异，处于自约1nm至约5nm的范围内。

在一些实施例中，作为侧壁间隔物层的第一绝缘覆盖层227被形成在MRAM单元结构的两侧侧壁上。第一绝缘覆盖层227包括一或多层绝缘材料。在一些实施例中，使用了氮基(nitride-based)绝缘材料。在某些实施例中，氮基绝缘材料是基于氮化硅的绝缘材料，例如氮化硅、SiON、SiCN及SiOCN。第一绝缘覆盖层227的厚度T1(水平最大宽度)，在一些实施例中处于自约5nm至约30nm的范围内，而在其他实施例中处于自约10nm至约20nm的范围内。如图5A所示，第一绝缘覆盖层227位于底部电极254上，且通过底部电极254而与第二ILD层225及/或通孔接点219分隔。

进一步地，在一些实施例中，第二绝缘覆盖层(侧壁间隔物)280被形成在第一绝缘覆盖层227上方。第二绝缘覆盖层280包括不同于第一绝缘覆盖层227的一或多层绝缘材料。在一些实施例中，使用了铝基(aluminum-based)绝缘材料。在某些实施例中，铝基绝缘材料包括氧化铝、氮化铝、氮氧化铝、碳化铝及/或碳氧化铝。在一些实施例中，Al、O、C及/或N的浓度在厚度方向上并不均匀。在某些实施例中，Al的浓度从第二绝缘覆盖层280的底部朝顶部逐渐降低，而O、C及/或N的浓度从第二绝缘覆盖层280的底部往顶部逐渐增加。在一些实施例中，第二绝缘覆盖层280的厚度T2小于第一绝缘覆盖层的厚度T1(水平最大宽度)。在一些实施例中，厚度T2处于自约1nm至约10nm的范围内，而在其他实施例中，则处于自约3nm至约5nm的范围内。如图5A所示，第二绝缘覆盖层280覆盖底部电极254的侧壁，并与第二ILD层225接触。根据设计及/或工艺需求，第二ILD层225上的第二绝缘覆盖层280的横向部分的长度，处于自约1nm至约10nm的范围内。

此外，第三绝缘覆盖层(侧壁间隔物)285被形成在第二绝缘覆盖层280上方。在一些实施例中，第三绝缘覆盖层285包括氧基绝缘材料。在某些实施例中，氧基绝缘材料为基于氧化硅的绝缘材料，例如氧化硅、SiON、SiOC及SiOCN。在一些实施例中，第三绝缘覆盖层285位于第二绝缘覆盖层280上，且通过底部电极254而与第二ILD层225及/或通孔接点219分隔。

进一步地，第三ILD层230被设置在MRAM单元结构之间的空间中。第三ILD层230包括一或多个介电层，例如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k值介电质、诸如多孔碳掺杂的二氧化硅的极低k值介电质、诸如聚酰亚胺的聚合物、其组合等。在一些实施例中，用于第一ILD层210的材料、用于第二ILD层225的材料、以及用于第三ILD层230的材料是相同的。在其他实施例中，它们中的至少两个是由不同介电材料制成的。

进一步地，第四ILD层235被设置于第三ILD层上方。在一些实施例中，第四ILD层235为多层结构，且包括作为蚀刻停止层形成在第三ILD层230上的第一介电层232、形成在第一介电层232上的第二介电层234、形成在第二介电层234上的第三介电层236、以及形成在第三介电层236上的第四介电层238。在其他实施例中，第四ILD层为两层或三层结构，不具有第一介电层、第二介电层或第三介电层中的一或多者。

在一些实施例中，第一介电层232、第二介电层234以及第四介电层238由不同于第三介电层236的材料所制成，且包括一或多层的氧化硅、氮化硅、SiON、SiOCN、SiCN、SiC或任何其他合适的材料。在一些实施例中，第一介电层232与第二介电层234由彼此不同的材料制成。

第一介电层232、第二介电层234及第四介电层238中的一或多者包括氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k值介电质、诸如多孔碳掺杂的二氧化硅的极低k值介电质、诸如聚酰亚胺的聚合物、其组合等。

在一些实施例中，第三介电层236包括铝基绝缘材料，例如氧化铝、氮化铝、氮氧化铝、碳化铝及/或碳氧化铝。在其他实施例中，第三介电层包括Zr基或Zn基绝缘材料(Zr氧化物、Zn氧化物)。

在一些实施例中，用于第一ILD层210的材料、用于第二ILD层225的材料、用于第三ILD层230的材料以及用于第四ILD层236的材料是相同的。在其他实施例中，它们中的至少两个由不同的介电材料制成。在一些实施例中，第四介电层238的厚度大于第一介电层、第二介电层及第三介电层的厚度。

在一些实施例中，上电极256穿过第四ILD层235且被形成在顶部电极260上方。上电极256由诸如Cu、Al、Ta、Ti、Mo、Co、Pt、Ni、W、TiN及/或TaN、及/或其合金或其他合适的材料成。在一些实施例中，上电极256包括一或多个衬垫层(或称阻障层)256A以及主体金属层256B。在一些实施例中，衬垫层(或称阻障层)256A由Ta、TaN及/或Co所制成，而主体金属层256B由Cu或Cu合金(例如：AlCu)所制成。

图5B是根据本公开实施例所示的MTJ MRAM的截面图。与图1A至图5A所述的前述实施例相同或相似的材料、配置、尺寸及/或工艺，可被利用于下列实施例中，且其详细说明可被省略。

在一些实施例中，上电极256C被共同地形成在两个或者更多个的MRAM单元结构上方。上电极256C的材料及/或结构与图5A的上电极256的材料及/或结构相同。在一些实施例中，作为共同接点的上电极256C被用作位元线。

图5C及图5D是根据本公开实施例所示的MTJ MRAM的截面图。与图1A至图5B所述的前述实施例相同或相似的材料、配置、尺寸及/或工艺，可被利用于下列实施例中，且其详细说明可被省略。

在一些实施例中，顶部电极260突出至第四ILD层235中的一或多层之中，并与上电极256接触。

图6A至图17是根据本公开实施例所示，包含MRAM的半导体装置的一系列制造工艺的多种阶段。应理解的是，附加的操作可被提供于图6A至图17所示的工艺的之前、之中或之后，且对于方法的附加实施例，下文所述的一些操作可被置换或消除。与图1A至图5B所述的前述实施例相同或相似的材料、配置、尺寸及/或工艺，可被利用于下列实施例中，且其详细说明可被省略。

如图6A所示，下方金属配线213被形成在基板201上方的第一ILD层210中。在一些实施例中，通孔接点207被提供于下方金属配线213下方。接着，如图6B所示，作为蚀刻停止层的第一绝缘层220被形成在图6A的结构上方，而第二ILD层225被形成在第一绝缘层220上方。进一步地，如图6B所示，通过使用一或多种微影(光刻，lithography)与蚀刻操作形成通孔接点开口223，以曝露下方金属配线213的上方表面。随后，包含衬垫层215及主体层217的通孔接点219被形成，如图6C所示。执行一或多个薄膜形成操作，例如CVD、包含溅镀(sputtering)、ALD、电化学镀(electro-chemical plating)及/或电镀的PVD，以及执行诸如CMP的平坦化操作，以制造通孔接点219。

在图7至图13中，显示了MRAM区域以及逻辑电路区域。逻辑电路区包括驱动电路、逻辑功能电路以及任何其他半导体电路。

如图7所示，用于底部电极254的第一导电层254A被形成在图6C所示的结构上方，随后，用于MTJ薄膜堆叠255的堆叠层255A以及用于硬遮罩层的第二导电层260A(因此亦称为硬遮罩层260A)被依序地形成在第一导电层254A上方。在一些实施例中，硬遮罩层260A包括Ti、TiN、Ta或TaN中的一或多者。在某些实施例中，硬遮罩层260A包括Ti，且厚度处于自约30nm至约100nm范围内。在一些实施例中，第一导电层254A的厚度处于自约1nm至约5nm的范围内。

进一步地，一或多个硬遮罩层，例如第一硬遮罩层HM1、第二硬遮罩层HM2及第三硬遮罩层HM3被形成在第二导电层260A上方。在一些实施例中，第一硬遮罩层HM1包括正硅酸乙酯(TEOS)或氧化硅，且所具有的厚度为约20nm至约35nm。在一些实施例中，第二硬遮罩层HM2及第三硬遮罩层HM3包括非晶碳、非晶硅、多晶硅、氮化硅、SiON、SiOCN、SiOC、SiCN、SiC、氧化铝、氮化铝、氧化铪、氧化锌、氧化锆、氧化钛、或是任何其他合适的材料。在一些实施例中，第二硬遮罩层HM2包括非晶碳，且所具有的厚度为约25nm至约40nm。在一些实施例中，第三硬遮罩层HM3包括非晶硅，且所具有的厚度为约8nm至约20nm。进一步地，光阻图案PR被形成在第三硬遮罩层HM3上。

通过使用一或多个蚀刻操作，硬遮罩层260A被图案化为硬遮罩图案260(或称顶部电极260)，如图8所示。接着，通过使用硬遮罩图案260作为蚀刻遮罩，堆叠层255A及第一导电层254A被图案化为MRAM单元结构，每个MRAM单元结构包括底部电极254、MTJ薄膜堆叠255以及硬遮罩图案260。如图9所示，在存储器单元区域以及逻辑电路区域两者中，MTJ薄膜的堆叠层255A的蚀刻停止于第一导电层254A处。在一些实施例中，MTJ薄膜堆叠的蚀刻包括反应式离子蚀刻(reactive ion etching,RIE)或是离子束蚀刻(ion beam etching,IBE)，或其组合。在一些实施例中，首先使用IBE来蚀刻MTJ薄膜堆叠，接着将蚀刻切换到RIE，RIE在MTJ薄膜堆叠与第一导电层254A(例如：TiN)之间具有比IBE更高的蚀刻选择性。在一些实施例中，仅使用了RIE。与IBE相比，通过使用RIE，可以抑制由相邻单元结构的高深宽比(aspect ratio)所引起的遮蔽效应(shadowing effect)。并且，本实施例可以抑制在蚀刻期间，存储器单元区域(高图案密度)与逻辑电路区域(低图案密度)之间的负载效应(loading effect)。

随后，如图9所示，用于第一绝缘覆盖层(侧壁间隔物)227的绝缘层227A被形成，以覆盖MRAM单元结构且覆盖在第一导电层245A上方。绝缘层227A可通过CVD、PVD或ALD、或是任何其他合适的薄膜沉积方法形成。在一些实施例中，绝缘层227A通过CVD、PVD或ALD在小于约150℃的温度范围下形成，例如自约100℃到约150℃的范围。当绝缘层227A在较高的温度下形成时，例如约200℃至约300℃(或更高)的范围下，因为绝缘层直接形成在MTJ薄膜堆叠255上，因此薄膜形成工艺可能对MTJ薄膜堆叠255造成伤害。如图9所示，在一些实施例中，绝缘层227A被顺应性地(conformally)形成在MRAM单元结构上方。

在一些实施例中，附加绝缘层227B被形成在绝缘层227A上方，如图10所示。在一些实施例中，附加绝缘层227B包括氧化硅、SiON、SiOC或SiOCN。在一些实施例中，附加绝缘层227B的厚度处于自约2nm至约10nm的范围内。

然后，执行一或多个蚀刻操作来部分地移除绝缘层227A，以形成第一绝缘覆盖层227作为侧壁间隔物，如图11所示。在一些实施例中，采用非等向性等离子体干式蚀刻。如图11所示，刻蚀同时移除了第一导电层254A，并且在存储器单元区域与逻辑电路区域两者中停止于第二ILD层225的上方表面。因此，底部电极254被形成。如图11所示，底部电极254的一部分被设置在侧壁间隔物(第一绝缘覆盖层227)下方。

在一些实施例中，在第一导电层254A的蚀刻期间，蚀刻的副产物(第一导电层的材料)于第一绝缘覆盖层227上方再沉积。因为第一绝缘覆盖层227是由介电材料制成，而再沉积的副产物则是导电材料，因此能够以高选择性的方式选择性地移除副产物。在一些实施例中，通过使用湿式蚀刻的清洁操作移除副产物。

接着，如图12所示，用于第二绝缘覆盖层280的绝缘层280A被形成，以覆盖MRAM单元结构。绝缘层280A可通过CVD、PVD或ALD、或是任何其他合适的薄膜沉积方法形成。如图12所示，绝缘层280A被顺应性地形成。如上所述，在一些实施例中，用于第二绝缘覆盖层280的绝缘层280A包括铝基绝缘材料。可通过下列操作形成诸如AlO(Al₂O₃)、AlN、AlC、AlOC及AlON的铝基绝缘材料。首先，形成铝层，例如通过金属有机CVD(metal-organic CVD,MOCVD)或是使用三甲基铝(tri-methyl-aluminum,TMA)的ALD形成。接着，在铝层上执行使用NH₃、CO₂及/或CO气体的等离子体处理(treatment)，以将铝层转化为AlO、AlN、AlC、AlOC或AlON。经过等离子体处理的铝层中，Al、O、C及/或N的浓度并不均匀，特别是沿着垂直方向。AlON层可由两层AlO与AlN制成。在一些实施例中，厚度小于约1nm的铝薄层保留在该层的底部。可以采用使用氧化溶液的铝层的化学氧化。在一些实施例中，AlO、AlOC、AlC、AlN及/或AlON层可通过CVD、PVD或ALD或是其他合适的方法，以适当的源气体(source gas)直接形成。在一些实施例中，绝缘层280A通过CVD、PVD或ALD，在约300℃至约450℃范围内的温度下形成。虽然可以采用较低的形成温度(例如：低于300℃)，但因为第一绝缘覆盖层227被形成来覆盖MTJ薄膜堆叠255，因此较高的形成温度(约300℃至约450℃)可能不会伤害MTJ薄膜堆叠255。

然后，如图12所示，介电材料层285A被形成以完全覆盖绝缘层280A。在一些实施例中，介电材料层285A包括氧化硅，且通过CVD、PVD或ALD形成。

随后，执行一或多个平坦化操作，例如CMP操作或回蚀刻操作，以降低介电材料层285A的高度，并且进一步对介电材料层285A以及绝缘层280A执行回蚀刻操作，以曝露硬遮罩图案260并形成第二绝缘覆盖层280以及第三绝缘覆盖层285，如图13所示。如图13所示，蚀刻停止于第二ILD层225的上方表面，且硬遮罩图案260的顶部与侧表面的一部分被曝露。在一些实施例中，介电材料层285A以及绝缘层280A在相邻的存储器单元结构之间还有在逻辑电路区域中被完全移，如图13所示。

接着，用于第三ILD层230的介电层被形成，如图14所示。在一些实施例中，第三ILD层230包括一或多个介电层，并且同样被形成在逻辑电路区域中。在一些实施例中，第三ILD层230包括低k值及/或极低k值介电材料。在第三ILD层230的形成期间之中及/或之后执行一或多个平坦化操作。

然后，第四ILD层235被形成在第三ILD层230上方，如图15所示。第四ILD层的介电层可通过CVD、PVD或ALD、或是其他合适的薄膜形成方法形成。在一些实施例中，第四介电层238经由诸如CVD、流动式CVD(FCVD)或旋涂式玻璃工艺的工艺而被形成，不过可以利用任何可接受的工艺。随后，执行平坦化工艺，例如化学机械研磨(CMP)及/或回蚀刻工艺等。

接着，如图16所示，通过使用一或多个微影与蚀刻操作形成接点开口242。在一些实施例中，蚀刻操作移除硬遮罩图案260的一部分。在一些实施例中，硬遮罩图案260保留在接点开口242的底部，如图16所示。在其他实施例中，硬遮罩图案260被完全移除，且MTJ薄膜堆叠255的上方表面(最上层)在接点开口242的底部被曝露。

随后，如图17所示，接点开口242被以导电材料填充，以形成接触MTJ薄膜堆叠255的曝露的上方表面的导电接点256。在一些实施例中，导电接点256包括顺应性地形成在接点开口242的内壁上的一或多个衬垫或阻障层，以及包括填充接点开口的剩余部分的主体金属层。在一些实施例中，衬垫或阻障层由Ta、TaN及/或Co所制成，而主体金属层则由Cu或Cu合金(例如：AlCu)所制成。

在一些实施例中，在形成第三ILD层230之后且在形成第四ILD层235之前，包含导电配线图案与通孔接点的一或多个金属配线层被形成在逻辑电路区域中。

图18至图21是根据本公开实施例所示，包含MRAM的半导体装置的一系列制造工艺的多种阶段。应理解的是，附加的操作可被提供于图18至图21所示的工艺的之前、之中或之后，且对于方法的附加实施例，下文所述的一些操作可被置换或消除。与图1A至图17所述的前述实施例相同或相似的材料、配置、尺寸及/或工艺，可被利用于下列实施例中，且其详细说明可被省略。

在一些实施例中，在形成第三ILD层230之后，执行回蚀刻操作以曝露硬遮罩图案260的上方部分，如图18所示。然后，用于第四ILD层235的第一介电层232的介电层被形成在硬遮罩图案260以及第三ILD层230上方，并接着执行CMP操作以至少部分地曝露硬遮罩图案260，如图19所示。接着，第四ILD层的第二至第四介电层被形成在第一介电层232上方，如图19所示。

然后，类似于图16及图17，通过使用一或多个微影与蚀刻操作来形成接点开口242，如图20所示。随后，如图21所示，接点开口242被以导电材料填充，以形成接触MTJ薄膜堆叠255的曝露的上方表面的导电接点256。

在本公开的实施例中，在蚀刻用于底部电极的第一导电层期间，MTJ薄膜堆叠被第一绝缘覆盖层(侧壁绝缘层)所覆盖。因此，能够通过使用适当的蚀刻剂有效地移除可能沉积在侧壁上的蚀刻副产物。因为侧壁绝缘层是由介电材料所制成，但副产物却是金属，因此蚀刻剂可以有许多选择。再者，与IBE相比，通过使用RIE蚀刻MTJ薄膜堆叠，可以抑制由相邻单元结构的高深宽比所引起的遮蔽效应。此外，本实施例可以抑制在蚀刻期间，存储器单元区域(高图案密度)与逻辑电路区域(低图案密度)之间的负载效应。

应理解的是，并非所有的优点都必须在本文中讨论，且并没有特定优点是所有实施例或范例都需要的，并且其他实施例或范例可以提供不同的优点。

根据本公开一个实施方式提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置的制造方法。在上述半导体装置的制造方法中，由导电材料所制成的第一薄层被形成在基板上方。用于磁穿隧接面(MTJ)堆叠的第二薄层被形成在第一薄层上方。第三薄层形成在第二薄层上方。通过图案化第三薄层形成第一硬遮罩图案。通过蚀刻操作图案化第二薄层以形成磁穿隧接面(MTJ)堆叠，其中蚀刻操作使用第一硬遮罩图案作为蚀刻遮罩。蚀刻操作停止于第一薄层处。侧壁绝缘层被形成在磁穿隧接面(MTJ)堆叠上方。在形成侧壁绝缘层之后，通过图案化第一薄层形成底部电极，以形成包含底部电极、磁穿隧接面(MTJ)堆叠、以及作为上电极的第一硬遮罩图案的磁性随机存取存储器(MRAM)单元。

在一或多个前述或下述实施例中，第一薄层的导电材料为TiN。在一或多个前述或下述实施例中，第一硬遮罩层由TiN所制成。在一或多个前述或下述实施例中，第一薄层被形成在第一层间介电(ILD)层上方，且第一层间介电层被形成于基板上方；以及侧壁绝缘层并未与第一层间介电层接触。在一或多个前述或下述实施例中，在MRAM单元中，底部电极的宽度大于MTJ堆叠的最大宽度。在一或多个前述或下述实施例中，侧壁绝缘层由氮化硅制成。在一或多个前述或下述实施例中，在MRAM单元中，底部电极的厚度小于上电极的厚度。

根据本公开另一个实施方式提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置的制造方法。在上述半导体装置的制造方法中，第一层间介电(ILD)层被形成在基板上方。第一薄层被形成在第一ILD层上方。用于磁穿隧接面(MTJ)堆叠的第二薄层被形成在第一薄层上方。第三薄层被形成在第二薄层上方。通过图案化第三薄层形成第一硬遮罩图案。通过蚀刻操作图案化第二薄层以形成磁穿隧接面(MTJ)堆叠，其中蚀刻操作使用第一硬遮罩图案作为蚀刻遮罩。蚀刻操作停止于第一薄层处。第一侧壁绝缘层被形成在磁穿隧接面(MTJ)堆叠上方。在形成第一侧壁绝缘层之后，第一薄层被图案化。第二侧壁绝缘层被形成在第一侧壁绝缘层上方。第三侧壁绝缘层被形成在第二侧壁绝缘层上方。第二ILD层被形成、第三ILD层被形成、接点开口被形成在第二ILD层与第三ILD层中、以及导电层被形成在接点开口中。

在一或多个前述或下述实施例中，第一侧壁绝缘层由氮基绝缘材料制成，而第二侧壁绝缘层由不同于氮基绝缘材料的铝基绝缘材料制成。

在一或多个前述或下述实施例中，氮基绝缘材料选自由氮化硅、SiON以及SiOCN所组成的群组中的一或多者。在一或多个前述或下述实施例中，氮基绝缘材料是在100℃至150℃的温度范围下形成的。

在一或多个前述或下述实施例中，铝基绝缘材料选自由氧化铝、氮化铝、氮氧化铝、碳化铝以及碳氧化铝所组成的群组中的一或多者。在一或多个前述或下述实施例中，铝基绝缘材料是在300℃至450℃的温度范围下形成的。

在一或多个前述或下述实施例中，第二侧壁绝缘层与图案化的第一薄层的侧壁接触。在一或多个前述或下述实施例中，第一侧壁绝缘层并未与第一ILD层接触。

在一或多个前述或下述实施例中，在第三ILD层被形成时，第二ILD层被部分地掘入以曝露第一硬遮罩图案的一部分，第一介电层被形成在第二ILD层与曝露的第一硬遮罩图案上方，对第一介电层执行平坦化操作以曝露第一硬遮罩图案，且一或多个第二介电层被形成在第一介电层与曝露的第一硬遮罩图案上方。

根据本公开另一个实施方式提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置的制造方法。在上述半导体装置的制造方法中，第一导电层被形成在第一层间介电(ILD)层上方、用于磁穿隧接面(MTJ)堆叠的堆叠层被形成在第一导电层上方、硬遮罩图案被形成在堆叠层上方、堆叠层被以硬遮罩图案作为蚀刻遮罩进行图案化以不曝露第一ILD层、第一绝缘覆盖层被形成在图案化的堆叠层上方、以图案化的堆叠层与第一绝缘覆盖层作为蚀刻遮罩形成第一导电层，进而形成包含由第一导电层形成的底部电极、磁穿隧接面(MTJ)堆叠以及由硬遮罩图案形成的上电极的单元结构、第二绝缘覆盖层与第三绝缘覆盖层被形成在单元结构上方、第二ILD层被形成、接点开口被形成在第二ILD层中、以及导电层被形成在接点开口中。

在一或多个前述或下述实施例中，当形成第一绝缘覆盖层时，第一薄层被形成在图案化的堆叠层上方、由不同于第一薄层的材料所制成的第二薄层被形成在第一薄层上方、并且执行回蚀刻操作以曝露硬遮罩图案。

在一或多个前述或下述实施例中，当形成第二绝缘覆盖层以及第三绝缘覆盖层时，用于第二绝缘覆盖层的第一薄层被形成在单元结构上方、第二薄层被形成在第一薄层上方、并且执行回蚀刻操作以曝露第一ILD层与硬遮罩图案。

在一或多个前述或下述实施例中，第二绝缘覆盖层与第三绝缘覆盖层在相邻的单元结构之间是不连续的。

根据本公开另一个实施方式提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置。上述半导体装置包括设置于基板上的磁性随机存取存储器(MRAM)单元结构，其中MRAM单元结构包括底部电极与磁穿隧接面(MTJ)堆叠；覆盖MTJ堆叠的侧壁与底部电极的第一绝缘覆盖层；设置于第一绝缘覆盖层上方的第二绝缘覆盖层；形成在第二绝缘覆盖层上方的第一介电层；形成在第一介电层上方的第二介电层；以及形成在第二介电层中的导电接点。底部电极的宽度大于MTJ堆叠的最大宽度。

在一或多个前述或下述实施例中，第一绝缘覆盖层由氮基绝缘材料制成，而第二绝缘覆盖层由不同于氮基绝缘材料的铝基绝缘材料制成。

在一或多个前述或下述实施例中，氮基绝缘材料选自由SiN、SiON以及SiOCN所组成的群组中的一或多者。

在一或多个前述或下述实施例中，铝基绝缘材料选自由氧化铝、氮化铝、氮氧化铝、碳化铝以及碳氧化铝所组成的群组中的一或多者。

在一或多个前述或下述实施例中，氮基绝缘材料由SiN制成，而铝基绝缘材料选自由氧化铝、氮化铝及氮氧化铝所组成的群组中的一者。

在一或多个前述或下述实施例中，第一绝缘覆盖层厚于第二绝缘覆盖层。在一或多个前述或下述实施例中，上述半导体装置还包括第三绝缘覆盖层，设置于第二绝缘覆盖层与第一介电层之间。

根据本公开另一个实施方式提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置。上述半导体装置包括形成在第一层间介电(ILD)层中的下方电极，其中第一ILD层设置于积板上方；设置于下方电极上的磁性随机存取存储器(MRAM)单元结构，其中MRAM单元结构包括底部电极与磁穿隧接面(MTJ)堆叠；覆盖MTJ堆叠的侧壁与底部电极的第一绝缘覆盖层；设置于第一绝缘覆盖层上方的第二绝缘覆盖层；设置在第二绝缘覆盖层上方的介电层；以及形成在介电层中的导电接点。第一绝缘覆盖层并未与第一ILD层接触。

在一或多个前述或下述实施例中，第一绝缘覆盖层通过底部电极与第一ILD层分隔。在一或多个前述或下述实施例中，底部电极由TiN制成。

在一或多个前述或下述实施例中，上述半导体装置还包括第三绝缘覆盖层，第三绝缘覆盖层设置于第二绝缘覆盖层与介电层之间。在一或多个前述或下述实施例中，第三绝缘覆盖层并未与第一ILD层接触。

在一或多个前述或下述实施例中，底部电极的宽度大于下方电极的最大宽度。在一或多个前述或下述实施例中，MRAM单元结构还包括上电极，且第一绝缘覆盖层覆盖上电极的侧表面的一部分。在一或多个前述或下述实施例中，第二绝缘覆盖层与底部电极的侧表面接触。

根据本公开另一个实施方式提供一种包含磁性随机存取存储器(MRAM)单元的半导体装置。上述半导体装置包括第一磁性随机存取存储器(MRAM)单元结构以及第二磁性随机存取存储器(MRAM)单元结构，设置于基板上方，第一MRAM单元结构及第二MRAM单元结构中的每一者包括底部电极、磁穿隧接面(MTJ)堆叠以及上电极；第一绝缘覆盖层，覆盖第一MRAM单元结构及第二MRAM单元结构中的每一者的侧壁；第二绝缘覆盖层，设置于第一绝缘覆盖层上方；底部介电层，填充第一MRAM单元结构与第二MRAM单元结构之间的空间；以及上方介电层，设置于底部介电层上方。第一绝缘覆盖层在第一MRAM单元结构与第二MRAM单元结构之间是不连续的，且第二绝缘覆盖层在第一MRAM单元结构与第二MRAM单元结构之间是不连续的。

在一或多个前述或下述实施例中，上述半导体装置还包括共同导电接点，共同导电接点与第一MRAM单元结构及第二MRAM单元结构的上电极接触。

在一或多个前述或下述实施例中，第一绝缘覆盖层由氮化硅制成，而第二绝缘覆盖层由氧化铝制成。

在一或多个前述或下述实施例中，上述半导体装置还包第三绝缘覆盖层，设置于第二绝缘覆盖层上方，且在第一MRAM单元结构与第二MRAM单元结构之间是不连续的。

在一或多个前述或下述实施例中，下方介电层与设置于第二绝缘覆盖层下方的底部介电层接触，且第三绝缘覆盖层并未与底部介电层接触。

前述内文概述多项实施例或范例的特征，如此可使于本技术领域中技术人员更佳地了解本公开的实施方式。本技术领域中技术人员应当理解，他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims

1.一种半导体装置的制造方法，其中上述半导体装置包含磁性随机存取存储器单元，上述半导体装置的制造方法包括：

在一基板上方形成由一导电材料所制成的一第一薄层；

在上述第一薄层上方形成用于一磁穿隧接面堆叠的一第二薄层；

在上述第二薄层上方形成一第三薄层；

通过图案化上述第三薄层形成一第一硬遮罩图案；

通过一蚀刻操作图案化上述第二薄层以形成上述磁穿隧接面堆叠，其中上述蚀刻操作使用上述第一硬遮罩图案作为一蚀刻遮罩，且上述蚀刻操作停止于上述第一薄层处；

在上述磁穿隧接面堆叠上方形成一侧壁绝缘层；以及

在形成上述侧壁绝缘层之后，通过图案化上述第一薄层形成一底部电极，以形成包含上述底部电极、上述磁穿隧接面堆叠、以及作为一上电极的上述第一硬遮罩图案的上述磁性随机存取存储器单元。