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CN114915168A - 电子设备的同步 - Google Patents

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CN114915168A
CN114915168A CN202210105691.6A CN202210105691A CN114915168A CN 114915168 A CN114915168 A CN 114915168A CN 202210105691 A CN202210105691 A CN 202210105691A CN 114915168 A CN114915168 A CN 114915168A
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transistor
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S·奥特
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STMicroelectronics Rousset SAS
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Abstract

本公开的实施例涉及电子设备的同步。在一个实施例中，一种设备包括开关电源，其被配置为具有由时钟生成器生成的第一时钟信号同步的第一操作模式和第二异步操作模式。时钟生成器被配置成使得在从第二操作模式转换到第一操作模式时，第一时钟信号变得等于具有第二时钟信号和与第二时钟信号互补的第三时钟信号的最近上升沿的信号。

Description

电子设备的同步
相关申请的交叉引用
本申请是2021年1月29日提交的题为“Synchronisationd'undispositiféelectronique”的法国专利申请号“FR 2100869”的译文，并要求其优先权，该申请在此通过引用以法律允许的最大程度并入于此。
本申请涉及与本申请同日提交的题为“Synchronization of an electronicdevice”的共同未决的美国专利申请No._____，并与律师案卷号No.ST－20－RO－0222US01相关联，该申请要求于2021年1月29日提交的题为“Synchronisationd'undispartitifélectronique”的法国专利申请号“FR 2100872”的优先权，该申请在此通过引用结合于此。
技术领域
本公开一般涉及电子系统和方法，并且在特定实施例中涉及电子设备的同步。
背景技术
在开关变换器中，变换器的电源电压通过切换开关来斩波，以便在包括电感元件和电容元件的组件中实现能量累积阶段，以及将负载连接到变换器输出的在该组件中的能量累积的恢复阶段。
为了实现变换器的各种操作阶段，开关变换器包括例如用于生成时钟信号的电路。时钟信号例如是在分别对应于二进制信号的高和低状态的高电平和低电平之间周期性地变化的信号。
发明内容
一些实施例涉及电子设备与时钟信号的同步。一些实施例涉及包括至少一个开关电源的电源电路。
一个实施例提供了一种设备，包括：开关电源，该开关电源被配置为具有由通过第一时钟信号生成电路生成的第一时钟信号同步的第一操作模式和第二异步操作模式，其中第一生成电路被配置为在从第二操作模式转换到第一操作模式时，使第一信号变得等于在第二时钟信号和第三时钟信号之中具有最接近上升沿的信号，第三时钟信号与第二时钟信号互补。
另一实施例提供了一种用于控制设备的方法，设备包括开关电源，该开关电源被配置为具有由通过第一时钟信号生成电路生成的第一时钟信号同步的第一操作模式和第二异步操作模式，其中在从第二操作模式转换到第一操作模式时，第一信号变得等于在第二时钟信号和第三时钟信号之中具有最接近上升沿的信号，第三时钟信号与第二时钟信号互补。
根据一个实施例，该设备包括串联连接在用于施加电源电压的节点和用于施加参考电压的节点之间的第一晶体管和第二晶体管，第一晶体管和第二晶体管通过内部节点彼此连接，第一晶体管和第二晶体管由用于生成用于第一晶体管和第二晶体管的控制信号的第二电路控制。
根据一个实施例，该设备包括连接在开关电源的输出节点和用于施加参考电压的节点之间的电容器，并且设备包括连接在内部节点和输出节点之间的电感器。
根据一个实施例，在第一操作模式中，第一晶体管和第二晶体管被配置为周期性地在接通和关断状态之间交替。
根据一个实施例，在第二操作模式中，第二晶体管被配置为处于关断状态，并且当输出节点上的电压小于设置电压时，第一晶体管被配置为断开。
根据一个实施例，该设备被配置为生成第四信号，该第四信号在第一操作模式期间具有第一值并且在第二操作模式期间具有第二值。
根据一个实施例，所述第一时钟信号生成电路包括第三选择电路，所述第三选择电路被配置为接收所述第二时钟信号和第三时钟信号作为输入并且具有连接到D触发器的输出的控制输入，所述触发器被配置为在数据输入处接收第二时钟信号并且在时钟输入处接收所述第四信号。
根据一个实施例，第一时钟信号生成电路包括第四电路，其被配置为在输出上提供第二时钟信号，该输出通过反相器电路连接到第三选择电路的输入中的一个输入。
根据一个实施例，该设备包括比较器，比较器比较内部节点的电压和参考电压，当比较器确定内部节点上的电压低于参考电压时，第四信号具有第二值。
另一实施例提供了一种设备，包括开关电源，该开关电源被配置为具有由通过第一时钟信号生成电路生成的第一时钟信号同步的第一操作模式和第二异步操作模式，其中第一生成电路被配置为使得第一信号在第二操作模式期间被维持在恒定值。
另一实施例提供了一种用于控制设备的方法，设备包括开关电源，该开关电源被配置为具有由通过第一时钟信号生成电路生成的第一时钟信号同步的第一操作模式和第二异步操作模式，其中第一生成电路在第二操作模式期间将第一信号保持在恒定值。
根据一个实施例，该设备包括串联连接在用于施加第一电源电压的节点和用于施加第二参考电压的节点之间的第一晶体管和第二晶体管，第一晶体管和第二晶体管通过内部节点彼此连接，第一晶体管和第二晶体管由用于生成用于第一晶体管和第二晶体管的控制信号的第二电路控制。
根据一个实施例，该设备包括第一电容器，第一电容器连接在开关电源的输出节点和用于施加第二参考电压的节点之间，并且第一电容器包括连接在内部节点和输出节点之间的电感器。
根据一个实施例，在第一操作模式中，第一晶体管和第二晶体管被配置为周期性地在接通和关断状态之间交替。
根据一个实施例，在第二操作模式中，当输出节点上的第三电压小于第四设定点电压时，第二晶体管被配置为关断状态，并且第一晶体管被配置为断开。
根据一个实施例，该设备被配置为生成第四信号，该第四信号在第一操作模式期间具有第一值并且在第二操作模式期间具有第二值。
根据一个实施例，第一电路包括：第一电流源，其在所述第一电源电压施加节点与所述第二参考电压施加节点之间与第二电容器串联连接；第一开关，与所述第一电容器并联连接；第二电流源，其在所述第一电源电压施加节点与所述第二参考电压施加节点之间与第二开关以及第三电容器串联连接；以及第三开关，其与包括所述第三电容器和所述第二开关的组件并联。
根据一个实施例，第二开关由第四信号控制。
根据一个实施例，第一开关和第三开关被配置成在第二操作模式期间处于接通状态，并且在第一操作模式期间处于相对的状态。
根据一个实施例，第一开关和第三开关被配置为在第二操作模式期间接收基本上相等的控制信号，并且在第一操作模式期间接收互补的控制信号。
根据一个实施例，第二开关和第三电容器通过中间节点连接，中间节点通过第四开关连接到第五电压施加节点。
根据一个实施例，第五电压大于或等于第四设定点电压。
根据一个实施例，第四开关被配置成由与第四信号互补的信号控制。
附图说明
前述特征和优点以及其他特征和优点将在以下具体实施例的描述中参考附图以说明而非限制的方式给出，在附图中：
图1示出了电子设备的实施例。
图2是说明用于生成时钟信号的电路的实施例的操作的一组时序图。
图3示意性地示出了用于生成时钟信号的电路的实施例，其操作在图2中描述。
图4是说明包括图3的实施例的图1的设备的操作的一组时序图。
图5是说明用于生成时钟信号的电路的另一实施例的操作的一组时序图。
图6示意性地示出了其操作在图5中描述的时钟信号生成电路的实施例；以及
图7是说明包括图6的实施例的图1的装置的操作的一组时序图。
具体实施方式
在各个附图中，相同的特征由相同的附图标记表示。特别地，在各个实施例中共同的结构和/或功能特征可以呈现相同的附图标记并且可以设置相同的结构，尺寸和材料特性。
为了清楚起见，仅对可用于理解本文所述实施例的操作和元件进行了详细说明和描述。
除非另有说明，当提及连接在一起的两个元件时，这表示除了导体之外没有任何中间元件的直接连接，并且当提及耦合在一起的两个元件时，这表示这两个元件可以被连接或者它们可以经由一个或多个其它元件被耦合。
在以下描述中，除非另有说明，当提及绝对位置限定词时，例如术语“前”，“后”，“顶”，“底”，“左”，“右”等，或提及相对位置限定词时，例如术语“在…上方”，“在…下方”，“较高”，“较低”等，或提及取向限定词时，例如“水平”，“竖直”等，是指图中所示的取向。
除非另有说明，表述“约”，“大约”，“基本上”和“以…量级”表示在10％以内，优选在5％以内。
图1示出了电子设备10的一个实施例。设备10是电压变换器。在该示例中，变换器10是开关模式电源类型的DC/DC变换器，其将DC电源电压转换为DC输出电压。
变换器10被配置为提供DC输出电压VOUT。该变换器包括输出节点12，电压VOUT在输出节点12处可用。
向变换器10提供DC电源电压VDD。然后，变换器10连接在连接到电压VDD的第一导电轨或节点14与连接到参考电位GND(例如接地)的第二导电轨或节点16之间。
变换器10被配置为以基本上等于设定点值的值提供电压VOUT。为此，变换器10在输入节点18处接收DC设定点电压VREF，例如参考GND电势，该电压的值被示出表示电压VOUT的设定点值，优选地等于电压VOUT的设定点值。在这个示例中，电压VOUT，VDD和VREF是正的。
在该示例中，变换器10是步压或“降压”变换器，即电压VOUT设定点小于电压VDD设定点。换句话说，电压VOUT的值低于电压VDD的值。一些实施例可以在其他类型的变换器中实现，例如升压或降压－升压。
变换器10包括第一MOS(“金属氧化物半导体”)晶体管20，优选地为PMOS(P沟道MOS晶体管)。MOS晶体管20连接在轨14和施加电压VLX的内部节点22之间。换句话说，晶体管20的第一导电端子(例如其源极)连接到轨14，而晶体管20的第二导电端子(例如其漏极)连接到节点22。
变换器10还包括第二MOS晶体管24，优选地为NMOS晶体管(N沟道MOS晶体管)。晶体管24连接在节点22和轨道16之间。换句话说，晶体管24的第一导电端子(例如其源极)连接到轨16，而晶体管24的第二导电端子(例如其漏极)连接到节点22。
因此，晶体管20和24串联连接在轨14和16之间，并且在内部节点22处彼此连接。
变换器10包括电感元件或电感器26。电感器26连接在节点22和节点12之间。
变换器10包括连接在节点12和轨道16之间的输出电容器30。作为示例，该电容器30在2.2μF至20μF或更大的范围内。该输出电容器用作滤波器。换句话说，变换器的该输出电容器30平滑在节点12处存在的电流并且存储由变换器提供给节点12的能量。
在操作中，未示出的负载连接在节点12和轨道16之间，以便由电压VOUT供电。
变换器10包括控制电路28。电路28被配置为控制变换器10的操作，以便例如调节电压VOUT，使得其值等于设定点值VREF。
变换器10包括两种操作模式，同步操作模式和异步操作模式。
第一操作模式被称为“连续接通模式”(CCM)，例如脉冲宽度调制(PWM)类型或脉冲频率调制(PFM)类型，其中变换器的每个操作周期包括电感器26和电容器30中的能量累积阶段，随后是到连接到变换器的负载的能量恢复阶段。在能量积累阶段，流过电感元件26的电流增加。在能量恢复阶段，流过电感元件26的电流减小。该操作模式是同步模式，由例如频率为2.4MHz的二进制时钟信号CLK同步。这种操作模式例如被认为是变换器的正常操作模式。
在一些实施例中，信号CLK是周期性信号，使得在信号周期的一部分期间，例如在信号CLK周期的一半期间，信号CLK具有高值，而在周期的剩余部分期间，例如在信号CLK周期的另一半期间，信号CLK具有低值。信号CLK具有例如基本上等于例如50％的占空比。
第二操作模式称为“脉冲跳跃”(PSK)模式。在该操作模式中，当输出电压VOUT低于参考电压，例如设定点电压VREF时，晶体管24例如保持在关断状态，而晶体管20处于接通状态。因此，当输出电压低于设定点电压VREF时，实现能量累积阶段。例如，当由负载汲取的电流低时，实现这样的操作模式。该操作模式是异步操作模式。
控制电路28包括电路32，例如生成用于晶体管20和24的控制信号的电路32，例如状态机。因此，电路32包括耦合到(优选地连接到)晶体管20的控制端子的输出，在所述输出处提供用于晶体管20的控制信号。电路32还包括耦合到(优选地连接到)晶体管24的控制端子的输出，在该输出处提供晶体管24的控制信号。
电路32还包括连接到用于第一操作模式的控制电路34的输入，在该第一操作模式下，电路32根据在输出电压VOUT和设定点电压VREF之间的差来接收信号PWM，从而确定第一操作模式中的能量累积或能量恢复阶段的幅度或频率。因此，信号PWM由电路32在第一操作模式中使用，并且例如在第二操作模式期间不使用。
电路34例如包括比较器36，其被配置为将输出电压VOUT与设定点电压VREF进行比较。比较器36包括耦合(优选地连接)到电压施加节点18VREF的输入(优选地非反相输入)。比较器36还包括耦合到(优选地连接到)节点12的输入(优选地为反相输入)。比较器36包括输出端，在该输出端提供表示在电压VOUT和设定点电压VREF之间的差的信号。
电路34包括另一个比较器38。比较器38包括耦合到，优选地连接到比较器36的输出的输入，优选地是非反相输入。比较器38还包括另一个输入端，优选是反相输入端，该另一输入端耦合到，优选连接到电压斜坡施加节点VRAMP。比较器38包括提供信号PWM的输出端。比较器的输出耦合到，优选地连接到电路32的输入中的一个输入。
电路32还包括连接到用于第二操作模式的控制电路40的输入，在第二操作模式下，电路32根据在输出电压VOUT和设定点电压VREF之间的差来接收信号PSK，从而确定能量累积的第二操作模式中的时刻。换言之，针对当输出电压低于设定点电压VREF时获得的信号PSK的第一值，晶体管20处于接通状态以允许电容器30被充电。针对信号PSK的第二值，晶体管20处于关断状态，晶体管24优选地在第二操作模式期间保持在关断状态。因此，信号PSK由电路32在第二操作模式中使用，并且例如在第一操作模式期间不使用。
电路40包括例如比较器42，其被配置为将输出电压VOUT与设定点电压VREF进行比较。比较器42包括耦合到(优选地连接到)电压施加节点18VREF的输入(优选地为反相输入)。比较器42还包括耦合到，优选地连接到节点12的输入，优选地是非反相输入。比较器42包括输出端，在该输出端提供表示在电压VOUT和设定点电压VREF之间的差的信号。
电路40包括另一个比较器44。比较器44包括耦合到(优选地连接到)电压斜坡施加节点(例如斜坡VRAMP)的输入(优选地是非反相输入)。比较器44还包括耦合到，优选地连接到设定点电压施加节点18VREF的另一输入，优选地为反相输入。比较器44包括控制输入端，该控制输入端优选地连接到比较器42的输出端。比较器44包括输出端，在该输出端针对比较器42的输出信号的值提供信号PSK。比较器的输出耦合到，优选地连接到电路32的输入中的一个输入。
因此，当变换器10处于第一操作模式时，电路32考虑PWM信号来确定用于晶体管20和24的控制信号，而不考虑信号PSK。当变换器10处于第二操作模式时，电路32考虑信号PSK以确定用于晶体管20和24的控制信号，而不考虑信号PWM。
电路28还包括比较器46。比较器46包括耦合到(优选地连接到)电压施加节点GND16的第一输入(优选地非反相输入)和耦合到(优选地连接到)节点22的第二输入(优选地反相输入)。比较器46包括优选地连接到电路32的输出，其提供表示在节点22上的电压VLX和节点16上的电压之间的差的信号。换句话说，比较器46向电路32提供表示电压VLX的符号的信号。如果变换器在第一操作模式下操作并且比较器确定电压VLX小于电压GND，则电路32使变换器进入第二操作模式。
电路28还包括用于生成时钟信号CLK的电路48。因此，电路28包括耦合到，优选地连接到提供信号CLK的电路32的输出。
电路48包括耦合到(优选地连接到)电路32的输入，在电路32上提供表示变换器的操作模式的信号MODE。例如，当变换器10以第一操作模式操作时信号MODE取第一值，而当变换器10以第二操作模式操作时信号MODE取第二值。因此，当变换器从第一操作模式改变到第二操作模式时，即当比较器46确定电压VLX低于电压GND时信号MODE呈现第二值。例如，当由负载汲取的电流显著增加时信号MODE变为第一值。
当变换器从第二操作模式切换到第一操作模式时，变换器从异步模式切换到同步模式。电路48，以及特别是电路32必须被再同步。电路32与时钟信号CLK的上升沿或下降沿同步，优选地与时钟信号CLK的上升沿或下降沿同步。在转换到第一操作模式期间，在信号MODE的值的改变与时钟信号的下一个上升沿之间可能存在一个时间段，在该时间段期间大量能量由负载汲取，并且连接电源电压施加节点与节点22的晶体管20处于关断状态。因此，电容器30在该时间段内迅速放电，这可能导致在到负载的电源电压中的显著下降。
图2、图3和图4示出了用于根据信号MODE并且因此根据变换器的操作模式来生成时钟信号的电路的一个实施例。
图2是图示用于生成时钟信号48的电路的一个实施例的操作的一组时序图。在该实施例中，电路48被配置为在从第二异步操作模式转换到第一同步操作模式期间提供二进制时钟信号CLK1和与第一时钟信号互补的时钟信号/CLK1中的一个时钟信号，其具有最接近的上升沿。
图2包括表示例如由被包括在电路48中的振荡器生成的依据时间的时钟信号CLK1的时序图，表示依据时间的互补时钟信号/CLK1的时序图，以及表示依据时间的信号MODE的时序图，从而示出了变换器的操作模式。
图2示出了从第二操作模式转换到第一操作模式的四种不同并且独立的情况。
在图2的示例中，对应于第一操作模式即同步操作模式的信号MODE的第一值是高值，而对应于第二操作模式即异步操作模式的信号MODE的第二值是低值。
在第一种情况下，从第二操作模式转换到第一操作模式的时刻是时刻T1。在时刻T1，信号MODE从低值改变为高值。此外，在时刻T1，信号CLK1具有低值而其互补信号/CLK1具有高值。时刻T1与信号CLK1的最近上升沿之间的持续时间是持续时间D1，而时刻T1与信号CLK1的互补信号/CLK1的最近上升沿之间的持续时间是持续时间D1'。持续时间D1短于持续时间D1'。因此，由电路48提供给电路32并且与变换器同步的时钟信号CLK是信号CLK1。
在第二种情况下，从第二操作模式转换到第一操作模式的时刻是时刻T2。在时刻T2，信号MODE从低值改变为高值。此外，在时刻T2，信号CLK1具有高值，而其互补信号/CLK1具有低值。时刻T2与信号CLK1的最近上升沿之间的持续时间是持续时间D2'，而时刻T2与信号CLK1的互补信号/CLK1的最近上升沿之间的持续时间是持续时间D2。持续时间D2短于持续时间D2'。因此，由电路48提供给电路32并且与变换器同步的时钟信号CLK是信号CLK1的互补信号。
在第三种情况下，从第二操作模式转换到第一操作模式的时刻是时刻T3。在时刻T3，MODE信号从低值变为高值。此外，时刻T3基本上对应于信号CLK1的上升沿和互补信号/CLK1的下降沿。在时刻T3与信号CLK1的下一个最近的上升沿之间的持续时间是基本上等于时钟信号CLK1的一个周期的持续时间D3'，而时刻T3与信号CLK1的互补信号/CLK1的最近的上升沿之间的持续时间是对应于时钟信号CLK1的半个周期的持续时间D3。持续时间D3比持续时间D3'短。因此，由电路48提供给电路32并且与变换器同步的时钟信号CLK是信号CLK1的互补信号/CLK1。
类似地，在第四种情况下，从第二操作模式转换到第一操作模式的时刻是时刻T4。在时刻T4，MODE信号从低值变为高值。此外，时刻T4基本上对应于信号CLK1的下降沿和互补信号/CLK1的上升沿。时刻T4与信号CLK1的下一个最近的上升沿之间的持续时间基本上等于时钟信号CLK1的周期的一半的持续时间D4，并且时刻T4与信号CLK1的互补信号/CLK1的最近的上升沿之间的持续时间对应于时钟信号CLK1的一个周期的持续时间D4'。持续时间D4比持续时间D4'短。因此，由电路48提供给电路32并且与变换器同步的时钟信号CLK是信号CLK1。
在从第二异步操作模式转换到第一同步操作模式期间，如果信号CLK1具有低值，则最近的上升沿是信号CLK1的上升沿，而如果信号CLK1具有高值，则最近的上升沿是信号/CLK1的上升沿。
在最坏的情况下，即第三情况和第四情况下，在信号MODE的上升沿(即在第二操作模式与第一操作模式之间的转换)与时钟信号CLK的下一个上升沿(即电容器放电的持续时间)之间的持续时间等于时钟信号的半个周期。
可以选择将信号CLK1直接提供给电路32。然而，在最坏的情况下，在信号MODE的上升沿与时钟信号CLK的下一个上升沿之间的持续时间可以基本上等于信号CLK1的整个周期。例如对于时刻T3就是这种情况。
图3示意性地表示用于生成时钟信号48的电路的示例实现方式，其操作在图2中描述。
电路48包括电路50(OSC)，例如振荡器电路，在输出51上生成时钟信号CLK1。信号CLK1是周期性的，具有恒定的周期。信号CLK1优选地在变换器10的第一操作模式和第二操作模式期间不改变，并且特别优选地在从第一操作模式转换到第二操作模式或从第二操作模式转换到第一操作模式期间不改变。
电路48包括选择电路或多路复用器52。多路复用器52包括接收信号CLK1的输入端53。因此，输入端53耦合到，优选地连接到电路50的输出端51，在电路50的输出端51上提供信号CLK1。多路复用器52包括接收信号CLK1的互补信号/CLK1的输入端55。输入端55通过在输出端生成输入信号的互补信号的反相器电路54连接到输出端51。电路54包括耦合(优选地连接)到多路复用器52的输入51的输入和耦合(优选地连接)到多路复用器52的输入55的输出。
电路48还包括触发器58，优选地为D触发器。触发器58包括耦合(优选地连接)到节点51的数据输入D。触发器还包括时钟信号输入端，该时钟信号输入端耦合到，优选地连接到信号MODE施加节点。触发器58包括输出端Q，该输出端Q耦合到，优选地连接到多路复用器52的控制端。
因此，输入端D连续地接收时钟信号CLK1。在从第二操作模式转换到第一操作模式期间，即，当信号MODE具有上升沿时，输出Q在该时刻呈现信号CLK1的值。
如果信号CLK1具有低值，如图2的第一种情况中的情况，则输出Q的值是低值，例如二进制值'0'。多路复用器被配置成当在控制输入端上接收的控制信号具有这个低值时输出在输入端53上接收的信号CLK1。
类似地，如果信号CLK1具有高值，如图2的第二种情况中的情况，则输出Q的值是高值，例如二进制值'1'。多路复用器被配置成当在控制输入端上接收的控制信号具有这个高值时，输出与信号CLK1互补的在输入端55上接收的信号。
因此，多路复用器被配置为：如果信号CLK1在信号MODE的上升沿上具有低值则输出信号CLK1，并且如果CLK1信号在信号MODE的上升沿上具有高值则输出信号CLK1的互补信号/CLK1。
图4是说明包括图3的实施例的图1的设备的操作的一组时序图。具体地，图4包括示出电流(I)的时序图：
通过曲线60示出的由负载汲取的电流；
通过曲线62示出的在图1至图3的实施例中的流过电感器26的电流；以及
通过曲线64示出的在类似于图1的变换器10的变换器中流过电感器26的电流，而无论操作模式如何，信号CLK都等于信号CLK1。
图4包括图示二进制信号的时序图：
通过曲线66图示的信号CLK；
通过曲线68图示的信号CLK1；以及
通过曲线70图示的信号MODE。
图4包括图示电压(VOUT)的时序图：
通过曲线72图示的图1至图3的实施例中的电压VOUT；以及
通过曲线74图示的与图1的变换器10类似的变换器中的电压VOUT，而无论操作模式如何，信号CLK都信号CLK1。
在时刻T11，负载开始汲取比时刻T11之前更大的电流。换句话说，在时刻T11，由负载汲取的电流(曲线60)从低值改变为高值。输出电压VOUT开始比时刻T11之前降低更多。在时刻T11，变换器仍处于变换器在时刻T11之前所处的操作模式中，即异步操作模式(PSK)。信号MODE在时刻T11和时刻T11之前具有低值。
在时刻T11之后的时刻T13，信号MODE取高值，意味着变换器将切换到同步操作模式(PWM)。这种改变是由在模式PSK周期结束时由电压VOUT转变到低于电压VREF的值引起的。
在时刻T13之前，信号CLK等于信号CLK1。在时刻T13，信号CLK1具有高值，因此最近的边沿是信号CLK1的下降沿，即互补信号/CLK1的上升沿。如上所述，信号CLK因此变为等于信号CLK1的互补信号/CLK1。
在时刻T13之后的信号CLK的第一上升沿出现在时刻T15。从时刻T15起，流过电感器26的平均电流增加，从而对电容器30充电并向负载供电。由曲线72表示的电压VOUT较不显著降低，然后当由曲线62表示的电流达到足够大的值时开始增加，电容器被充电。
在时刻T17，信号CLK1的第一上升沿出现在时刻T13之后。在信号CLK保持等于信号CLK1的情况下，时刻T17是负载中的平均电流由于晶体管20和24而开始增加的时刻，晶体管20和24然后交替地处于断开状态和接通状态(模式PWM)。
从时刻T15开始的图2和图3的实施例的变换器的行为类似于从时刻T17开始的信号CLK是信号CLK1的变换器的行为。然而，时刻T17出现在时刻T15之后信号CLK1的半个周期。该延迟的结果是，在图2和图3的实施例的变换器的情况下，在从异步到同步操作模式的转换期间发生的电压VOUT的下降比在信号CLK是信号CLK1的变换器的情况下低。实际上，在时刻T19，在时刻T15和T17之后，在这两种情况下表示电压VOUT的曲线72和74之间的差在该示例中是5mV的量级，其对应于时刻T11之后的总电压降的大约10％。
因此，图2至图4的实施例的优点在于，最大可能的电容器放电持续时间是信号CLK1的半个周期，即，在信号CLK1被直接提供给电路32的情况下的一半长度。因此，在从第二操作模式转换到第一操作模式期间，电压VOUT的下降小于在信号CLK1被直接提供给电路32的情况下的下降。
图5、图6和图7示出了用于根据信号MODE并且因此根据变换器的操作模式生成时钟信号的电路的另一实施例。
图5是图示时钟生成电路48的另一实施例的操作的一组时序图。
图5包括图示根据时间(t)的信号MODE的时序图。图5还包括图示根据时间(t)的由电路48提供给电路32的时钟信号CLK的时序图。
图5表示图1的变换器的操作的三个阶段。具体地，图5表示由异步阶段(PSK)分开的两个同步阶段(PWM)。
在第一同步阶段期间，信号CLK周期性地在高值和低值之间交替。在第一同步阶段和异步阶段之间的转换期间，即，当信号MODE从高值变为低值时，信号CLK采取其低值，优选为基本上为零的值。
在异步阶段和第二同步阶段之间的转换，即信号MODE从低值变为高值的时刻，对应于信号CLK的上升沿。
换句话说，在异步操作模式期间，信号CLK被保持在恒定值，优选地为低值，并且在转换到同步模式期间，优选地通过上升沿恢复其周期性。
图6示意性地表示其操作在图5中描述的时钟生成电路48的实施例。
电路48包括电流源80，电流源80与电容器82串联耦合，优选地连接在电源电压施加节点(例如电压VDD施加节点14)与参考电压施加节点(例如电压GND施加节点16)之间。优选地，源80包括耦合(优选地连接)到节点14的一个端子和耦合(优选地连接)到节点84的另一个端子。优选地，电容器82包括耦合(优选地连接)到节点84的一个端子和耦合(优选地连接)到节点16的另一个端子。
电路48还包括另一电流源86，该电流源86与开关88(例如晶体管)以及电容器90串联耦合(优选地连接)，开关88和电容器90位于电源电压施加节点(例如电压VDD施加节点14)与参考电压施加节点(例如电压GND施加节点16)之间。优选地，源86包括耦合(优选地连接)到节点14的一个端子和耦合(优选地连接)到节点92的另一个端子。优选地，开关包括耦合到(优选地连接到)节点92的一个端子，例如传导端子，以及耦合到(优选地连接到)节点94的另一个端子，例如传导端子。优选地，电容器90包括耦合(优选地连接)到节点94的一个端子和耦合(优选地连接)到节点16的另一个端子。
因此，包括源80和电容器82的组件与包括源86、开关88和电容器90的组件并联连接。
此外，电路48优选地包括连接在节点94和电压施加节点VCH之间的开关96，例如晶体管。更具体地，开关96的一个端子(例如导电端子)耦合(优选地连接)到节点94，而另一个端子(优选地导电端子)耦合(优选地连接)到电压施加节点VCH。电压VCH优选地大于或等于设定点电压VREF，例如大于或等于0.8V。
晶体管88和96由互补信号控制。因此，当晶体管88和96中的一个晶体管处于关断状态时，另一个晶体管处于接通状态。优选地，晶体管88和96中的一个晶体管由信号MODE控制，另一个晶体管由与MODE信号互补的信号/MODE控制。因此，开关88的控制端子优选地耦合到(优选地连接到)信号MODE的施加节点，并且开关96的控制端子优选地耦合到(优选地连接到)信号/MODE的施加节点。
电路48还包括连接在节点84和节点14之间的开关98，例如晶体管。更具体地，开关98包括耦合到(优选地连接到)节点84的一个端子，例如传导端子，以及耦合到(优选地连接到)节点16的另一个端子，例如另一个传导端子。因此，开关98与电容器82并联连接。因此，开关98和源80串联连接在节点14和16之间。
类似地，电路48包括连接在节点92和节点14之间的开关100，例如晶体管。更具体地，开关100包括耦合(优选地连接)到节点92的一个端子(例如传导端子)和耦合(优选地连接)到节点16的另一端子(例如另一传导端子)。因此，开关100与包括电容器90和开关88的组件并联连接。因此，开关100和源86串联连接在节点14和16之间。
在异步操作模式期间，用于晶体管98和100的控制信号是彼此互补的信号。换句话说，当晶体管98处于接通状态时，晶体管100处于关断状态，反之亦然。
电路48包括比较器电路102，比较器电路102被配置为将节点84上的电压与参考电压(优选地为设定点电压VREF)进行比较，并且将节点92上的电压与参考电压(优选地为与节点84上的电压(优选地为电压VREF)相比相同的电压)进行比较。
电路102包括耦合(优选地连接)到节点84的输入(优选地比较器的反相输入)。电路102包括耦合(优选地连接)到节点92的输入(优选地比较器的反相输入)。电路102包括耦合到(优选地连接到)参考电压施加节点的输入(优选地为比较器的反相输入)。电路102包括耦合(优选地连接)到节点104的输出，在节点104上提供表示在节点84上的电压与参考电压之间的比较的信号S。电路102包括耦合(优选地连接)到节点106的输出，在节点106上提供表示在节点92上的电压与参考电压之间的比较的信号R。
电路102在输出端处连接到例如由NAND逻辑门形成的RS触发器108。更具体地，触发器108包括耦合(优选地连接)到节点104的第一输入(优选地所谓的“设置”输入)和连接到节点106的第二输入(优选地“复位”输入)。触发器包括称为“Q”的第一输出和被称为
Figure BDA0003493850690000171
的第二输出。第一输出提供开关98的二进制控制信号P2。因此，触发器108的第一输出耦合到(优选地连接到)晶体管98的控制端子。第二输出提供与信号P2互补的信号P1。
在一些实施例中，信号P1可以是提供给电路32的时钟信号CLK。
电路48还包括选择电路110。电路110接收信号P1和P2作为输入，并且提供用于控制开关100的信号P作为输出。更具体地，电路110的一个输入耦合(优选地连接)到触发器108的“Q”输出，并且电路110的另一个输入耦合(优选地连接)到触发器108的
Figure BDA0003493850690000181
输出。电路110的输出耦合(优选地连接)到开关100的控制端子。
电路110还包括接收信号MODE的控制输入。电路110被配置为如果信号MODE具有第一值(优选为高值)则输出信号P1，并且如果信号MODE具有低值则输出信号P2。
图7是图示包括图6的实施例的图1的设备的操作的一组时序图。
图7包括图示电流(I)的时序图：
由负载汲取的电流，表示为曲线115；
在图6的实施例的操作期间流过电感器26的电流，表示为曲线117；以及
流过与图1的变换器类似的变换器中的电感器26的电流，其中周期的、未修改的时钟信号被提供给电路32，表示为曲线119。
图7包括图示二进制信号的时序图：
对应于曲线119的提供给变换器中的电路32的时钟信号CLK'，表示为曲线121；
来自变换器的、对应于曲线119的信号MODE'，表示为曲线123；
在图6的实施例中提供给电路32的时钟信号CLK，表示为曲线125；以及
图6的实施例的信号MODE，表示为曲线127。
图7包括说明电压(V)的时序图：电压VREF，表示为曲线129；节点84处的电压，表示为曲线131；以及节点92处的电压，表示为曲线133。
图7包括说明二进制信号的时序图：
信号P1，表示为曲线135；
信号P，表示为曲线137；以及
信号P2，表示为曲线139。
在时刻T21，负载开始汲取比时刻T21之前更大的电流。换句话说，在时刻T21，由负载(曲线115)汲取的电流从低值变为高值。时刻T21发生在设备以异步操作模式操作时。
在异步操作模式中，对应于信号MODE的低值，信号CLK保持在恒定值，此处是低值。
控制晶体管98的信号P2具有高值，保持晶体管98处于接通状态。因此，节点84通过处于接通状态的晶体管连接到节点16，并且节点84上的电压(曲线131)基本上等于节点16上的电压，即0V，其中电容器82在节点16上放电。
此外，晶体管88处于关断状态而晶体管96处于接通状态，这些晶体管分别由信号MODE和/MODE控制。因此，晶体管88和96处于相对的状态。因此，节点94通过导电晶体管连接到电压施加节点VCH。换句话说，电容器90两端的电压是电压VCH。
由于信号MODE具有低值，所以信号P取信号P2的值，即高值。因此，晶体管100处于接通状态，并且电容器在节点16处放电。节点92上的电压(曲线133)基本上等于节点16上的电压，即0V。
因此，在异步模式中，用于晶体管98和100的控制信号使得晶体管导通，优选地，用于晶体管98和100的控制信号基本上相等。
在时刻T22，节点22上的电压VLX(图7中未示出)变得低于节点16上的电压，例如低于0V。然后，信号MODE的值从低变为高。
因此，在时刻T22，信号P取与信号P2互补的信号P1的值，即低值。然后晶体管100处于关断状态。此外，晶体管88变为接通状态，并且晶体管96变为关断状态。节点92上的电压基本上等于电压VCH，接近晶体管88的阈值。在时刻T23，节点92上的电压增加，直到它达到值VREF。
在时刻T23，晶体管98的控制信号，即信号P2取低值，而控制信号P，即信号P1取高值。因此，当电容器84由源80充电时，节点92上的电压(曲线133)基本上呈现节点16的值，而节点84上的电压(曲线131)增加。因此，在时刻T23，时钟信号CLK取高的值，其一直保持到时刻T24为止，在时刻T24，节点84上的电压达到值VREF。
然后，电路48在对应于CLK信号的低状态的第一阶段之间交替，在此期间：
晶体管98处于接通状态，并且节点84上的电压基本上等于0V；并且
晶体管100和96处于关断状态，晶体管88处于接通状态，并且在节点92上的电压增加直到其达到值VREF为止，这导致到第二阶段的转变。
在对应于信号CLK的高值的第二阶段期间：
晶体管98处于关断状态，并且节点84上的电压增加直到其达到值VREF为止，从而引起到第一阶段的转变；
晶体管100和88处于接通状态，晶体管96处于关断状态。并且节点92上的电压基本上等于0V。
因此，在从异步模式到同步模式的转变(即，信号MODE从低值到高值的转变)与时钟信号的第一上升沿之间的持续时间是在时刻T22与T23之间的持续时间。该持续时间主要由当晶体管88变为接通状态时节点92的电压达到节点94的电压所花费的时间引起。该持续时间相对较短，例如在1ns和10ns之间。
可以选择在异步操作模式期间不将信号CLK保持在恒定值。曲线119、125和127对应于时钟信号生成电路的这种示例。在该示例中，电路将不包括晶体管88和96并且不包括电路110。在该示例中，节点94将连接到节点92，并且晶体管100将由信号P1控制。在从异步模式到同步模式的转变(即，信号MODE'从低值到高值的转变)与时钟信号CLK'的第一上升沿之间的持续时间取决于当从异步模式转变到同步模式时信号CLK'的值，并且可高达信号CLK'周期的值。在图7所示的示例中，该周期对应于时刻T25和T26之间的持续时间，该持续时间远大于时刻T22和T23之间的持续时间。
图5到图7的实施例的优点在于，在异步模式中节点94上的电压，即电压VCH，充分接近于电压VREF，使得节点92上的电压达到值VREF所需的时间较小，并且时钟信号的第一上升沿接近于异步模式和同步模式之间的转换时刻。
图5和图7中的实施例的另一个优点是，与大多数时钟信号生成电路相比，它需要很少的附加电子部件。
已经描述了各种实施例和变型。本领域技术人员将理解，这些实施例的某些特征可以组合，并且本领域技术人员将容易想到其它变型。特别地，在所述实施例中，电路与时钟信号的上升沿同步。显然，所描述的实施例与在下降沿上同步的电路兼容，这些修改在本领域技术人员从本说明书所能达到的范围内。
最后，基于上文提供的功能描述，本文描述的实施例和变体的实际实现在本领域技术人员的能力内。

Claims (20)

1.一种开关电源，包括：
输出级；
时钟生成器，其被配置为生成第一时钟信号、第二时钟信号和第三时钟信号，所述第三时钟信号与所述第二时钟信号互补；以及
控制电路，其被配置为基于所述第一时钟信号来控制所述输出级，其中所述开关电源被配置为具有由所述第一时钟信号同步的第一操作模式和异步的第二操作模式，其中在从所述第二操作模式到所述第一操作模式的模式转换期间，所述时钟生成器被配置为：
当所述第二时钟信号在第一方向上的最近边沿比所述第三时钟信号在所述第一方向上的最近边沿更接近所述模式转换时，使所述第一时钟信号等于所述第二时钟信号，以及
当所述第三时钟信号在所述第一方向上的最近边沿比所述第二时钟信号在所述第一方向上的最近边沿更接近所述模式转换时，使所述第一时钟信号等于所述第三时钟信号。
2.根据权利要求1所述的开关电源，其中在所述第一方向上的边沿是上升沿。
3.根据权利要求1所述的开关电源，进一步包括：
电源端子，其被配置为接收第一电源电压；以及
参考端子，其被配置为接收参考电压，其中所述输出级包括第一晶体管和第二晶体管，并且其中所述控制电路被配置为控制所述第一晶体管和所述第二晶体管。
4.根据权利要求3所述的开关电源，其中所述第一晶体管和所述第二晶体管串联耦合在所述电源端子与所述参考端子之间，所述第一晶体管和所述第二晶体管通过中间节点彼此耦合，所述开关电源还包括：
输出端子，其被配置为提供输出电压；
第一电容器，其耦被合在所述输出端子与所述参考端子之间；以及
电感器，其被耦合在所述中间节点与所述输出端子之间。
5.根据权利要求3所述的开关电源，其中在所述第一操作模式中，所述控制电路被配置为控制所述第一晶体管和所述第二晶体管以周期性地在接通状态和关断状态之间交替。
6.根据权利要求3所述的开关电源，其中在所述第二操作模式中，所述控制电路被配置为：当耦合到所述输出级的输出端子处的输出电压低于设定点电压时，控制所述第二晶体管处于关断状态，并且控制所述第一晶体管处于断开状态。
7.根据权利要求1所述的开关电源，其中所述控制电路被配置为生成模式信号，所述模式信号在所述第一操作模式期间具有第一值，并且在所述第二操作模式期间具有第二值。
8.根据权利要求7所述的开关电源，其中所述时钟生成器包括选择器电路，所述选择器电路被配置为接收所述第二时钟信号和所述第三时钟信号作为输入，并且所述选择器电路具有耦合到触发器的输出的控制输入，所述触发器被配置为在所述触发器的第一输入处接收所述第二时钟信号，并且在所述触发器的第二输入处接收所述模式信号。
9.根据权利要求8所述的开关电源，其中所述触发器是D触发器，其中所述触发器的第一输入是数据输入，并且其中所述触发器的第二输入是时钟输入。
10.根据权利要求8所述的开关电源，其中所述时钟生成器包括：
振荡器电路，其具有被配置为提供所述第二时钟信号的输出；以及
反相器，其具有被耦合到所述振荡器电路的输出的输入、以及被配置为提供所述第三时钟信号的输出。
11.根据权利要求7所述的开关电源，进一步包括：
电源端子，被配置为接收第一电源电压；
参考端子，被配置为接收参考电压，其中所述输出级包括第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管串联耦合在所述电源端子与所述参考端子之间，所述第一晶体管和所述第二晶体管通过中间节点彼此耦合，并且其中所述控制电路被配置为控制所述第一晶体管和所述第二晶体管；以及
比较器，其被配置为将所述中间节点的电压与所述参考电压进行比较，其中所述模式信号被配置为在所述比较器的输出指示所述中间节点的电压低于所述参考电压时具有所述第二值。
12.一种用于控制具有第一操作模式和第二操作模式的开关电源的方法，所述方法包括：
生成第一时钟信号；
基于所述第一时钟信号控制所述开关电源的输出级，其中所述第一操作模式由所述第一时钟信号同步，并且所述第二操作模式是异步的；以及
在从所述第二操作模式到所述第一操作模式的模式转换之后，
当第二时钟信号在第一方向上的最近边沿比与所述第二时钟信号互补的第三时钟信号在所述第一方向上的最近边沿更接近所述模式转换时，使所述第一时钟信号变为等于所述第二时钟信号，以及
当所述第三时钟信号在所述第一方向上的最近边沿比所述第二时钟信号在所述第一方向上的最近边沿更接近所述模式转换时，使所述第一时钟信号变为等于所述第三时钟信号。
13.根据权利要求12所述的方法，进一步包括：
基于设定点电压向负载提供输出电压；以及
响应于由所述负载汲取的电流的增加，从所述第二操作模式转换到所述第一操作模式。
14.根据权利要求12所述的方法，进一步包括：
生成在所述第一操作模式期间具有第一值、并且在所述第二操作模式期间具有第二值的模式信号；
在触发器的第一输入处接收所述第二时钟信号；以及
在所述触发器的第二输入处接收所述模式信号，其中生成所述第一时钟信号包括：基于所述触发器的输出，使所述第一时钟信号等于所述第二时钟信号或所述第三时钟信号。
15.根据权利要求14所述的方法，其中所述触发器是D触发器，其中所述触发器的所述第一输入是数据输入，并且其中所述触发器的所述第二输入是时钟输入。
16.根据权利要求14所述的方法，进一步包括：
利用振荡器电路生成所述第二时钟信号；以及
通过使用具有耦合到所述振荡器电路的输出的输入的反相器来生成所述第三时钟信号。
17.一种电路，包括：
电源端子；
参考端子；
时钟生成器，其被配置为生成第一时钟信号；以及
控制电路，其具有耦合到所述时钟生成器的输出的第一输入，以及被配置为耦合到输出级的控制端子的第一输出，其中所述控制电路被配置为：
控制所述输出级，以使用由所述第一时钟信号同步的第一操作模式或异步的第二操作模式来基于设定点电压调节输出电压，以及
生成在所述第一操作模式期间具有第一值、并且在所述第二操作模式期间具有第二值的模式信号，其中所述时钟生成器包括：
触发器，其具有被配置为接收第二时钟信号的第一输入、以及被配置为接收所述模式信号的第二输入；以及
选择器电路，具有被配置为接收所述第二时钟信号的第一输入、被配置为接收与所述第二时钟信号互补的第三信号的第二输入、耦合到所述触发器的输出的控制输入、以及被配置为提供所述第一时钟信号的输出。
18.根据权利要求17所述的电路，其中所述时钟生成器进一步包括：
振荡器，其具有被配置为提供所述第二时钟信号的输出；以及
反相器，其具有被耦合到所述振荡器的输出的输入、以及被耦合到所述选择器电路的所述第二输入的输出。
19.根据权利要求17所述的电路，进一步包括：
电源端子，其被配置为接收第一电源电压；
参考端子，其被配置为接收参考电压；
所述输出级包括串联耦合在所述电源端子与所述参考端子之间的第一晶体管和第二晶体管；
输出端子，其被配置为提供所述输出电压；以及
电感器，其被耦合在中间节点与所述输出端子之间，所述中间节点被耦合在所述第一晶体管与所述第二晶体管之间。
20.根据权利要求19所述的电路，进一步包括：比较器，其具有被耦合到所述中间节点的输入、以及被耦合到所述控制电路的输出，其中所述模式信号被配置为在所述比较器的输出指示所述中间节点的电压低于所述参考电压时具有所述第二值。
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