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CN114864701A - 一种基于p型氮化镓的异质结pin二极管及其制作方法 - Google Patents

一种基于p型氮化镓的异质结pin二极管及其制作方法 Download PDF

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CN114864701A CN202210192813.XA CN202210192813A CN114864701A CN 114864701 A CN114864701 A CN 114864701A CN 202210192813 A CN202210192813 A CN 202210192813A CN 114864701 A CN114864701 A CN 114864701A
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Abstract

本发明涉及一种基于P型氮化镓的异质结PIN二极管及其制作方法，该PIN二极管包括：N型Ga2O3衬底、N型Ga2O3外延层、P型GaN层、若干P型GaN区、N区欧姆接触区和P区欧姆接触区，其中，N区欧姆接触区、N型Ga2O3衬底、N型Ga2O3外延层、P型GaN层依次层叠；若干P型GaN区分布在P型GaN层上，且若干P型GaN区的掺杂浓度大于P型GaN层的掺杂浓度；P区欧姆接触区覆盖在P型GaN层上和若干P型GaN区的表面。该PIN二极管在P型GaN层上分布设置若干掺杂浓度较大的P型GaN区，重掺杂的P型GaN区增大了P区欧姆接触区与P型GaN的接触面积，可以降低PIN二极管的导通电阻，从而降低器件的功耗，提高器件的性能，同时也规避了制备P型Ga2O3的难题。

Description

一种基于P型氮化镓的异质结PIN二极管及其制作方法
技术领域
本发明属于微电子技术领域，具体涉及一种基于P型氮化镓的异质结PIN二极管及其制作方法。
背景技术
β-Ga2O3是一种Ⅲ族半导体氧化物，禁带宽度为4.9eV。因为β-Ga2O3的稳定性，其在大功率电子、紫外光电子器件以及日盲紫外探测中广泛应用，所以在过去十年中β-Ga2O3变得越来越具有吸引力。在大功率电子器件中，垂直型PIN二极管展现出反向泄漏电流小、击穿电压高的优点，具有优异的功率特性，在军用、民用领域的电子装备中应用十分广泛，是不可或缺的关键器件。
但垂直性PIN二极管导通电阻较高，导致器件功耗较大，性能降低。同时对于制备垂直型Ga2O3 PIN二极管而言，P型Ga2O3难以制备是所有科研工作者共同面对的问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于P型氮化镓的异质结PIN二极管及其制作方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种基于P型氮化镓的异质结PIN二极管，包括：N型Ga2O3衬底、N型Ga2O3外延层、P型GaN层、若干P型GaN区、N区欧姆接触区和P区欧姆接触区，其中，
所述N区欧姆接触区、所述N型Ga2O3衬底、所述N型Ga2O3外延层、所述P型GaN层依次层叠；
所述若干P型GaN区分布在所述P型GaN层上，且所述若干P型GaN区的掺杂浓度大于所述P型GaN层的掺杂浓度；
所述P区欧姆接触区覆盖在P型GaN层上和所述若干P型GaN区的表面。
在本发明的一个实施例中，所述N型Ga2O3衬底的掺杂离子包括Si离子或Sn离子，掺杂浓度为1×1019cm-3～1×1020cm-3，厚度为300μm～650μm。
在本发明的一个实施例中，所述N型Ga2O3外延层的掺杂离子包括Si离子或Sn离子，掺杂浓度为1×1016cm-3～1×1017cm-3，厚度为4μm～10μm。
在本发明的一个实施例中，所述P型GaN层的掺杂离子包括Mg离子，掺杂浓度为3×1018cm-3～3×1019cm-3，厚度为300nm～1000nm。
在本发明的一个实施例中，所述P型GaN区的掺杂离子包括Mg离子，掺杂浓度为3×1019cm-3～3×1020cm-3，厚度为40～300nm。
在本发明的一个实施例中，每个所述P型GaN区的形状包括正六边形。
在本发明的一个实施例中，所述若干P型GaN区成阵列均匀分布，且相邻两行所述若干P型GaN区交错分布。
在本发明的一个实施例中，所述正六棱柱体的边长为0.3～3μm，相邻所述正六棱柱之间的距离为0.5～3μm。
本发明的另一个实施例提供了一种基于P型氮化镓的异质结PIN二极管的制备方法，包括步骤：
S1、在N型Ga2O3衬底一侧表面生长N型Ga2O3外延层；
S2、在所述N型Ga2O3外延层上生长P型GaN层；
S3、在所述P型GaN层上制备若干P型GaN区，使得所述若干P型GaN区分布在所述P型GaN层上，且所述若干P型GaN区的掺杂浓度大于所述P型GaN层的掺杂浓度；
S4、在所述N型Ga2O3衬底的另一表面制备N区欧姆接触区；
S5、在所述P型GaN层上和所述若干P型GaN区的表面制备P区欧姆接触区。
在本发明的一个实施例中，步骤S3包括：
S31、在所述P型GaN层上制备P型GaN中间层；
S32、刻蚀所述P型GaN中间层，形成所述若干P型GaN区。
与现有技术相比，本发明的有益效果：
1、本发明的PIN二极管在P型GaN层上分布设置若干P型GaN区，且若干P型GaN区的掺杂浓度大于P型GaN层的掺杂浓度，通过在轻掺杂的P型层上设置重掺杂的P型区，重掺杂的P型GaN区可以降低PIN二极管的导通电阻，从而降低器件的功耗，提高器件的性能。
2、本发明的PIN二极管通过设置多个P型GaN区，P区欧姆接触区覆盖在多个P型GaN区的表面和P型GaN层的表面，增大了P型区域与P区欧姆接触区的接触面积，从而进一步减小了PIN二极管的导通电阻，降低了器件的功耗，提高了器件的性能。
3、本发明的PIN二极管中，P型区域采用P型GaN材料，P型GaN的P型掺杂浓度可具体表征、精确调控，规避了制备P型Ga2O3的难题，从而实现高质量的P形区域；同时，GaN热导率约是Ga2O3热导率的五倍，采用P型GaN材料作为P型区可以促进PIN二极管的散热，提高器件性能。
附图说明
图1为本发明实施例提供的一种基于P型氮化镓的异质结PIN二极管的结构示意图；
图2为本发明实施例提供的一种多个P型GaN区的分布示意；
图3为本发明实施例提供的一种基于P型氮化镓的异质结PIN二极管的制备方法的流程示意图；
图4a-图4e为本发明实施例提供的一种基于P型氮化镓的异质结PIN二极管的制备方法的过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1为本发明实施例提供的一种基于P型氮化镓的异质结PIN二极管的结构示意图。
该基于P型氮化镓的异质结PIN二极管包括N型Ga2O3衬底1、N型Ga2O3外延层2、P型GaN层3、若干P型GaN区4、N区欧姆接触区5和P区欧姆接触区6。
其中，N区欧姆接触区5、N型Ga2O3衬底1、N型Ga2O3外延层2、P型GaN层3依次层叠。若干P型GaN区4分布在P型GaN层3上，且若干P型GaN区4的掺杂浓度大于P型GaN层3的掺杂浓度。P区欧姆接触区6覆盖在P型GaN层3上和若干P型GaN区4的表面。
具体的，多个P型GaN区4可以均匀分布在P型GaN层3上，也可以非均匀分布在P型GaN层3上；即，相邻两个P型GaN区4之间的距离可以相等，也可以不相等，本实施例不做进一步限制。
具体的，N型Ga2O3衬底1的掺杂离子包括Si离子或Sn离子，掺杂浓度为1×1019cm-3～1×1020cm-3，厚度为300μm～650μm。N型Ga2O3外延层2的掺杂离子包括Si离子或Sn离子，掺杂浓度为1×1016cm-3～1×1017cm-3，厚度为4μm～10μm。P型GaN层3的掺杂离子包括Mg离子，掺杂浓度为3×1018cm-3～3×1019cm-3，厚度为300nm～1000nm。P型GaN区4的掺杂离子包括Mg离子，掺杂浓度为3×1019cm-3～3×1020cm-3，厚度为40～300nm。可见，对于本实施例而言，N型Ga2O3衬底1的材料为N+-Ga2O3，N型Ga2O3外延层2的材料为N--Ga2O3，P型GaN层3的材料为P+-GaN，P型GaN区的材料为P++-GaN。
具体的，N区欧姆接触区5的材料包括Ti/Au组合或Ti/Al/Ni/Au组合。当N区欧姆接触区5为Ti/Au组合时，第一层金属Ti的厚度为20～100nm，第二层金属Au的厚度为40～200nm。N区欧姆接触区5为为Ti/Al/Ni/Au组合时，第一层金属Ti的生长厚度为20～100nm，第二层金属Al生长厚度为50～200nm，第三层金属Ni的生长厚度为30～100nm，第四层金属Au的生长厚度为30～200nm。
P区欧姆接触区6的材料包括Ni/Au组合。当P区欧姆接触区6为Ni/Au组合时，第一层金属Ni的生长厚度为15～40nm，第二层金属Au生长厚度为40～100nm。
在一个具体实施例中，从俯视图上看，P型GaN区4的形状可以为多边形；优选的，P型GaN区4的形状为正多边形；更为优选的，P型GaN区4的形状包括正六边形，此时，P型GaN区4为正六棱柱。
请参见图2，图2为本发明实施例提供的一种多个P型GaN区的分布示意。当P型GaN区4为正六棱柱体时，多个P型GaN区4成阵列均匀分布，且相邻两行若干P型GaN区4交错分布。可以理解的是，多个P型GaN区4排列成若干行，每一行的P型GaN区4之间的距离均相等，且相邻的两行P型GaN区4之间，其中一行的P型GaN区4穿插在另一行的相邻两个P型GaN区4之间，优选的，其中一行的P型GaN区4穿插在相邻两个P型GaN区4的中间位置处，从而使得每一列的P型GaN区4之间的距离均相等。也就是说，P型GaN区4的边与另一P型GaN区4的边相对设置，而且相邻的P型GaN区4之间的距离均相等。
具体的，正六棱柱体的边长l为0.3～3μm，相邻正六棱柱之间的距离d为0.5～3μm；即P型GaN区4的边长为0.3～3μm，P型GaN区4相对的边的边长为0.5～3μm。
本实施例的P型GaN区采用正六棱柱体，且若干P型GaN区4成阵列均匀分布，一方面由于高对称性，使得PIN二极管电场分布均匀，器件性能较高，另一方面，采用若干P型GaN区4成阵列均匀分布的结构，使得器件面积利用率较高，器件性能较好。
本实施例的PIN二极管在P型GaN层上分布设置若干P型GaN区，且若干P型GaN区的掺杂浓度大于P型GaN层的掺杂浓度，通过在轻掺杂的P型层上设置重掺杂的P型区，重掺杂的P型GaN区可以降低PIN二极管的导通电阻，从而降低器件的功耗，提高器件的性能。
本实施例的PIN二极管通过设置多个P型GaN区，P区欧姆接触区覆盖在多个P型GaN区的表面和P型GaN层的表面，增大了P型区域与P区欧姆接触区的接触面积，从而进一步减小了PIN二极管的导通电阻，降低了器件的功耗，提高了器件的性能。
本实施例的PIN二极管中，P型区域采用P型GaN材料，P型GaN的P型掺杂浓度可具体表征、精确调控，规避了制备P型Ga2O3的难题，从而实现高质量的P形区域；同时，GaN热导率约是Ga2O3热导率的五倍，采用P型GaN材料作为P型区可以促进PIN二极管的散热，提高器件性能。
实施例二
在实施例一的基础上，请参见图3和图4a-图4e，图3为本发明实施例提供的一种基于P型氮化镓的异质结PIN二极管的制备方法的流程示意图，图4a-图4e为本发明实施例提供的一种基于P型氮化镓的异质结PIN二极管的制备方法的过程示意图。
该基于P型氮化镓的异质结PIN二极管的制备方法包括步骤：
S1、在N型Ga2O3衬底1一侧表面生长N型Ga2O3外延层2，请参见图4a。
首先，对N型Ga2O3衬底1进行标准清洗。然后，将清洗后的N型Ga2O3衬底1放入金属有机化合物化学气相沉(Metal-organic Chemical Vapor Deposition，MOCVD)设备中，在三甲基镓TMGa流量为5.0×10-6～9.0×10-6mol/min、O2流量为2×10-2～4×10-2mol/min、温度为60～100℃、压强为500Pa、掺杂离子为Si离子或Sn离子、掺杂浓度为1×1016cm-3～1×1017cm-3的条件下，外延生长厚度为4μm～10μm的低掺杂N--Ga2O3薄膜，形成N型Ga2O3外延层2。之后，对外延材料进行清洗：将外延生长有N型Ga2O3外延层2的衬底依次进行有机溶剂和去离子水清洗后，放入体积比为HF:H2O＝1:1的混合溶液中腐蚀60s，用流动的去离子水清洗并用高纯氮气吹干。
S2、在N型Ga2O3外延层2上生长P型GaN层3，请参见图4b。
具体的，利用MPCVD方法，在低掺杂的N型Ga2O3外延层2上制备P+-GaN层，形成P型GaN层3。
S3、在P型GaN层3上制备若干P型GaN区4，使得若干P型GaN区4分布在P型GaN层3上，且若干P型GaN区4的掺杂浓度大于P型GaN层3的掺杂浓度。
S31、在P型GaN层3上制备P型GaN中间层41，请参见图4b。
具体的，利用MPCVD方法，在P型GaN层3上制备P++-GaN层，形成P型GaN中间层41。
S32、刻蚀P型GaN中间层41，形成若干P型GaN区4，请参见图4c和图2。
首先，旋涂光刻胶，光刻出需要刻蚀掉的P型GaN中间层区域；然后，采用ICP设备，刻蚀P型氮化镓多余部分，刻蚀条件为：上电极功率250～300W、下电极功率40～80W、腔室压力9～12mTorr、气体流量BCl3/Cl230～60/30～60sccm、chuck温度15～20℃，形成若干P型GaN区4。所形成的若干P型GaN区4的结构请参见图2和实施例一，此处不再赘述。最后，去除器件表面的光刻胶。
在一个优选实施例中，所制备的若干P型GaN区4均为正六棱柱体结构。
S4、在N型Ga2O3衬底1的另一表面制备N区欧姆接触区5，请参见图4d。
具体的，利用电子束蒸发台，在N型Ga2O3衬底1背面依次蒸发Ti/Au组合或Ti/Al/Ni/Au组合；电极金属蒸发后，在400～600℃的N2环境中快速热退火60s，形成N区欧姆接触区5。
其中，当N区欧姆接触区5为Ti/Au组合时，第一层金属Ti的厚度为20～100nm，第二层金属Au的厚度为40～200nm。N区欧姆接触区5为为Ti/Al/Ni/Au组合时，第一层金属Ti的生长厚度为20～100nm，第二层金属Al生长厚度为50～200nm，第三层金属Ni的生长厚度为30～100nm，第四层金属Au的生长厚度为30～200nm。
S5、在P型GaN层3上和若干P型GaN区4的表面制备P区欧姆接触区6，请参见图4e。
具体的，在P型GaN层3表面和若干P型GaN区4的表面依次蒸发Ni/Au组合作为P区欧姆接触区金属；其中，Ni生长厚度为15～40nm，Au生长厚度为40～100nm。电极金属蒸发后，在500～700℃的O2环境中退火2～5min，形成P区欧姆接触区6，完成PIN二极管的制备。
本实施例的P型GaN区采用正六棱柱体，且若干P型GaN区4成阵列均匀分布，一方面由于高对称性，使得PIN二极管电场分布均匀，器件性能较高，另一方面，采用若干P型GaN区4成阵列均匀分布的结构，使得器件面积利用率较高，器件性能较好。
本实施例的PIN二极管在P型GaN层上分布设置若干P型GaN区，且若干P型GaN区的掺杂浓度大于P型GaN层的掺杂浓度，通过在轻掺杂的P型层上设置重掺杂的P型区，重掺杂的P型GaN区可以降低PIN二极管的导通电阻，从而降低器件的功耗，提高器件的性能。
本实施例的PIN二极管通过设置多个P型GaN区，P区欧姆接触区覆盖在多个P型GaN区的表面和P型GaN层的表面，增大了P型区域与P区欧姆接触区的接触面积，从而进一步减小了PIN二极管的导通电阻，降低了器件的功耗，提高了器件的性能。
本实施例的PIN二极管中，P型区域采用P型GaN材料，P型GaN的P型掺杂浓度可具体表征、精确调控，规避了制备P型Ga2O3的难题，从而实现高质量的P形区域；同时，GaN热导率约是Ga2O3热导率的五倍，采用P型GaN材料作为P型区可以促进PIN二极管的散热，提高器件性能。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于P型氮化镓的异质结PIN二极管，其特征在于，包括：N型Ga2O3衬底(1)、N型Ga2O3外延层(2)、P型GaN层(3)、若干P型GaN区(4)、N区欧姆接触区(5)和P区欧姆接触区(6)，其中，
所述N区欧姆接触区(5)、所述N型Ga2O3衬底(1)、所述N型Ga2O3外延层(2)、所述P型GaN层(3)依次层叠；
所述若干P型GaN区(4)分布在所述P型GaN层(3)上，且所述若干P型GaN区(4)的掺杂浓度大于所述P型GaN层(3)的掺杂浓度；
所述P区欧姆接触区(6)覆盖在P型GaN层(3)上和所述若干P型GaN区(4)的表面。
2.根据权利要求1所述的基于P型氮化镓的异质结PIN二极管，其特征在于，所述N型Ga2O3衬底(1)的掺杂离子包括Si离子或Sn离子，掺杂浓度为1×1019cm-3～1×1020cm-3，厚度为300μm～650μm。
3.根据权利要求1所述的基于P型氮化镓的异质结PIN二极管，其特征在于，所述N型Ga2O3外延层(2)的掺杂离子包括Si离子或Sn离子，掺杂浓度为1×1016cm-3～1×1017cm-3，厚度为4μm～10μm。
4.根据权利要求1所述的基于P型氮化镓的异质结PIN二极管，其特征在于，所述P型GaN层(3)的掺杂离子包括Mg离子，掺杂浓度为3×1018cm-3～3×1019cm-3，厚度为300nm～1000nm。
5.根据权利要求1所述的基于P型氮化镓的异质结PIN二极管，其特征在于，所述P型GaN区(4)的掺杂离子包括Mg离子，掺杂浓度为3×1019cm-3～3×1020cm-3，厚度为40～300nm。
6.根据权利要求1所述的基于P型氮化镓的异质结PIN二极管，其特征在于，每个所述P型GaN区(4)的形状包括正六边形。
7.根据权利要求6所述的基于P型氮化镓的异质结PIN二极管，其特征在于，所述若干P型GaN区(4)成阵列均匀分布，且相邻两行所述若干P型GaN区(4)交错分布。
8.根据权利要求6所述的基于P型氮化镓的异质结PIN二极管，其特征在于，所述正六棱柱体的边长为0.3～3μm，相邻所述正六棱柱之间的距离为0.5～3μm。
9.一种基于P型氮化镓的异质结PIN二极管的制备方法，其特征在于，包括步骤：
S1、在N型Ga2O3衬底(1)一侧表面生长N型Ga2O3外延层(2)；
S2、在所述N型Ga2O3外延层(2)上生长P型GaN层(3)；
S3、在所述P型GaN层(3)上制备若干P型GaN区(4)，使得所述若干P型GaN区(4)分布在所述P型GaN层(3)上，且所述若干P型GaN区(4)的掺杂浓度大于所述P型GaN层(3)的掺杂浓度；
S4、在所述N型Ga2O3衬底(1)的另一表面制备N区欧姆接触区(5)；
S5、在所述P型GaN层(3)上和所述若干P型GaN区(4)的表面制备P区欧姆接触区(6)。
10.根据权利要求9所述的基于P型氮化镓的异质结PIN二极管的制备方法，其特征在于，步骤S3包括：
S31、在所述P型GaN层(3)上制备P型GaN中间层(41)；
S32、刻蚀所述P型GaN中间层(41)，形成所述若干P型GaN区(4)。
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