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CN114823903A - 一种单结晶体管结构及其制造方法 - Google Patents

一种单结晶体管结构及其制造方法 Download PDF

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CN114823903A CN202110122096.9A CN202110122096A CN114823903A CN 114823903 A CN114823903 A CN 114823903A CN 202110122096 A CN202110122096 A CN 202110122096A CN 114823903 A CN114823903 A CN 114823903A
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李博
李彬鸿
黄杨
杨灿
王国庆
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Abstract

本发明实施例提供的一种单结晶体管结构及其制造方法，其中单结晶体管结构包括：衬底、第一氧化层、配置层、第二氧化层、第一高掺杂区、沟道区以及第二高掺杂区。第一氧化层形成在衬底上；配置层形成在第一氧化层上；第二氧化层形成在配置层上，第一高掺杂区、沟道区以及第二高掺杂区均形成在第二氧化层上，沟道区位于第一高掺杂区和第二高掺杂区之间并欧姆接触。本发明能够实现对单结晶体管结构的器件性能进行灵活调整，以应用于不同应用环境。

Description

一种单结晶体管结构及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种单结晶体管结构及其 制造方法。
背景技术
传统单结晶体管有稳定和不稳定两个区：稳定区，发射极PN结关闭， 两个基极之间的电流缓慢增加，主要为少子的注入；不稳定区，发射极PN 结开启，非稳态载流子注入，并漂移向一个基极电极，发射极和基极电极之 间的电阻降低，导致PN结正偏电压增大，形成正反馈。单结晶体管可用于 与电阻和电容构建成弛豫振荡器，可广泛应用于磁场、温度、光、压力和射 线等的测量。传统的体硅单结晶体管由两个欧姆基极接触和一个发射极PN结构成，由于体硅工艺的单结晶体管的结构限制，导致调控手段单一，无法 很好的优化电路性能。
发明内容
有鉴于此，本发明实施例的目的在于提供一种单结晶体管结构及其制 造方法，单结晶体管结构可实现对自身器件性能进行灵活调整。
第一方面，本申请通过一实施例提供如下技术方案：
一种单结晶体管结构，包括：衬底，在所述衬底上依次设置有第一氧化 层、配置层和第二氧化层，在所述第二氧化层上设置有第一高掺杂区、沟道 区以及第二高掺杂区；所述沟道区位于所述第一高掺杂区和所述第二高掺 杂区之间，所述沟道区分别与所述第一高掺杂区和所述第二高掺杂区欧姆 接触，所述配置层用于接入偏置电压。
可选的，所述配置层连接有引出部，所述引出部从所述第一高掺杂区和 /或所述第二高掺杂区远离所述沟道区的一侧引出。
可选的，所述引出部与所述第一高掺杂区和/或所述第二高掺杂区之间 设置有隔离区。
可选的，所述隔离区的材料为Si3N4。
可选的，所述第一高掺杂区和所述第二高掺杂区为N型高掺杂。
可选的，所述沟道区为N型低掺杂。
可选的，所述配置层的材料为Si。
可选的，还包括第三高掺杂区；所述第三高掺杂区位于所述沟道区上方， 并与所述沟道区形成发射结。
可选的，所述第三高掺杂区为P型高掺杂区。
第二方面，基于同一发明构思，本申请通过一实施例提供如下技术方案：
一种单结晶体管结构制造方法，包括：
提供衬底；在所述衬底上方依次形成所述第一氧化层、所述配置层、所 述第二氧化层以及顶层硅膜；对所述顶层硅膜的第一区域、第二区域和第三 区域分别进行掺杂，形成第一高掺杂区、沟道区以及第二高掺杂区；在所述 配置层上方形成与所述配置层连接的引出部；其中，所述引出部从所述第一 高掺杂区和/或所述第二高掺杂区远离所述沟道区的位置延伸出；在所述引 出部与所述第一高掺杂区和/或所述第二高掺杂区之间形成隔离区。
本发明实施例提供的一种单结晶体管结构，包括：衬底、第一氧化层、 配置层、第二氧化层、第一高掺杂区、沟道区以及第二高掺杂区。第一氧化 层形成在衬底上；配置层形成在第一氧化层上；第二氧化层形成在配置层上， 第一高掺杂区、沟道区以及第二高掺杂区均形成在第二氧化层上，沟道区位 于第一高掺杂区和第二高掺杂区之间并欧姆接触。该单结晶体管结构具有 独立的配置层形成的背栅结构，并且该配置层位于第一氧化层和第二氧化 层之间可有效的屏蔽外界干扰，在配置层接入偏置电压之后，可实现大范围 的电压调节，实现对单结晶体管结构的器件性能进行灵活调整，以应用于不 同应用环境。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施 例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需 要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实 施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在 不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了本发明较佳实施例提供的一种单结晶体管结构的结构示意 图；
图2示出了本发明较佳实施例中单结晶体管结构进行仿真验证中的不 同漏极电压时，漏极电流与栅极电压的变化关系示意图；
图3示出了本发明较佳实施例中单结晶体管结构进行仿真验证中的不 同硅膜厚度下，栅极电流和栅极电压的变化关系示意图；
图4示出了本发明较佳实施例中单结晶体管结构进行仿真验证中的不 同背栅电压下，栅极电流与栅极电压的变化关系示意图；
图5示出了本发明较佳实施例中单结晶体管结构进行仿真验证中的不 同背栅电压下，漏极电流与栅极电压的变化关系示意图。
图标：100-单结晶体管结构；101-衬底；102-第一氧化层；103-配置层； 104-第二氧化层；105-第一高掺杂区；106-第二高掺杂区；107-沟道区；108- 隔离区；109-引出部；110-第三高掺杂区。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只 是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对 公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是 按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略 了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、 位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对 位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时， 该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元 件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调 转朝向时，该层/元件可以位于该另一层/元件“下”。
请参照图1，本实施例提供一种单结晶体管结构100，包括：衬底101、 第一氧化层102、配置层103、第二氧化层104、第一高掺杂区105、沟道区 107以及第二高掺杂区106。
衬底101，可为硅衬底、碳化硅衬底等，不做限制。
第一氧化层102，第一氧化层102形成在衬底101上，配置层103形成 在第一氧化层102上，第二氧化层104形成在配置层103上。可根据不同 的器件性能需要进行设置配置层103的厚度。在一些实施方式中，第一高 掺杂区105、沟道区107以及第二高掺杂区106所在的顶层硅膜厚度可为 50-100nm，第一氧化层102的厚度可为50-145nm，配置层103的厚度可为 50-150nm，第二氧化层104的厚度可为50-145nm。第一氧化层102和第二 氧化层104可由SiO2材料构成，配置层103可由Si材料形成，可为低掺杂 的硅层。
第一高掺杂区105、沟道区107以及第二高掺杂区106均形成在第二氧 化层104上，沟道区107位于第一高掺杂区105和第二高掺杂区106之间， 沟道区107分别与第一高掺杂区105和第二高掺杂区106欧姆接触。在第 一高掺杂区105和第二高掺杂区106上方可分别形成对应的金属电极，即 形成源极和漏极，用于接入电压。第一高掺杂区105和第二高掺杂区106可 形成源区或漏区。在沟道区107上方可形成第三高掺杂区110，从而形成发 射结。具体的，沟道区107可为N型低掺杂，第三掺杂区为P型高掺杂， 从而在沟道区107与第三掺杂区形成之间形成P+N发射结。对应的，第一 高掺杂区105和第二高掺杂区106可为N型高掺杂区。
配置层103用于接入偏置电压，即背栅电压。由于配置层103位于第 一氧化层102和第二氧化层104之间，形成了独立的背栅，可以有效的屏 蔽衬底101对配置层103的影响。对该单结晶体管组成的器件进行调控时， 可使得不稳定区沿前栅电压正向转移，并且当背栅电压足够高时，前栅电流 实现迟滞现象消失。此外，通过对配置层103施加偏置电压，而非对第一氧 化层102或第二氧化层104施加偏置电压，能够实现正电压和负电压的施 加，并且具有更大的电压调节范围。这样就能对单结晶管结构的性能进行大 范围的调整，以适应不同的应用环境中。不仅如此，本实施例中通过配置层 103的结构实现性能调整，可使单结晶体管具备更小的尺寸，且与CMOS (Complementary Metal-Oxide-Semiconductor)，互补金属氧化物半导体)工 艺兼容，制作成本低。
进一步的，配置层103连接有引出部109，该引出部109从第一高掺杂 区105和/或第二高掺杂区106远离沟道区107的一侧引出。引出部109可 作为对配置层103施加电压的电极，例如在引出部109进行重掺杂，后采 用其他导电电极等。在引出部109靠近沟道区107的一侧形成有隔离区108， 该隔离区108用于对引出部109和第一高掺杂区105和/或第二高掺杂区 106进行隔离，避免了引出部109对源区或漏区产生影响。本实施例中隔离 区108的材料可采用为Si3N4。
为了进一步的对本实施例总的单结晶体管的特点进行说明，利用TCAD(Technology Computer Aided Design，半导体工艺以及器件模拟工具)仿真 软件对本实施例的单结晶体管进行仿真，仿真结果如图2-5所示。
图2示出了不同漏极电压VD时，漏极电流与栅极电压(ID-VG)的变化 关系示意图，其中，TSI表示顶层硅膜的厚度；Symbols表示进行0-3V漏 极电压扫描时，图示中得到的符号结果；Lines表示进行3-0V漏极电压扫 描时，图示中得到的线性结果，其他图示相同不再赘述。结果显示，随着VD的升高，迟滞效应沿VG正向移动。
图3示出了不同硅膜厚度下，栅极电流和栅极电压(IG-VG)的变化关 系示意图。结果显示，随着硅膜厚度的降低，迟滞效应沿VG正向移动。
图4示出了不同背栅电压(Vbg)下，栅极电流与栅极电压(ID-VG)的 变化关系示意图；图5示出了不同背栅电压(Vbg)下，漏极电流与栅极电 压(ID-VG)的变化关系示意图。结果显示，随着正向背偏电压的升高，迟 滞效应沿VG正向移动。
从上述的仿真结果可以看出，采用本实施例中的单结晶体管结构100， 在独立背栅上施加背栅电压能够有效的对器件性能进行改变，并且具有大 范围的调整空间。
本实施例的一种单结晶体管结构100，包括：衬底101、第一氧化层102、 配置层103、第二氧化层104、第一高掺杂区105、沟道区107以及第二高 掺杂区106。第一氧化层102形成在衬底101上；配置层103形成在第一氧 化层102上；第二氧化层104形成在配置层103上，第一高掺杂区105、沟 道区107以及第二高掺杂区106均形成在第二氧化层104上，沟道区107 位于第一高掺杂区105和第二高掺杂区106之间并欧姆接触。该单结晶体 管结构100具有独立的配置层103形成的背栅结构，并且该配置层103位 于第一氧化层102和第二氧化层104之间可有效的屏蔽外界干扰，在配置 层103接入偏置电压之后，可实现大范围的电压调节，实现对单结晶体管 结构100的器件性能进行灵活调整，以应用于不同应用环境。
进一步的，针对上述的单结晶体管结构，本实施例还提供了一种单结 晶体管结构的制造方法，所述方法包括：
步骤S10：提供衬底；
步骤S20：在所述衬底上方依次形成所述第一氧化层、所述配置层、所 述第二氧化层以及顶层硅膜；
步骤S30：对所述顶层硅膜的第一区域、第二区域和第三区域分别进行 掺杂，形成第一高掺杂区、沟道区以及第二高掺杂区；
步骤S40：在所述配置层上方形成与所述配置层连接的引出部；其中， 所述引出部从所述第一高掺杂区和/或所述第二高掺杂区远离所述沟道区的 位置延伸出；
步骤S50：在所述引出部与所述第一高掺杂区和/或所述第二高掺杂区 之间形成隔离区。
通过上述步骤S10-S50可以制造出单结晶体管结构，其中的引出部可 用于进行对配置层施加偏置电压，实现对单结晶体管结构性能的调节。需 要说明的是，该方法中每个步骤的实现过程可采用现有的半导体工艺进行， 本实施例中不再赘述。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于 本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精 神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明 的保护范围之内。

Claims (10)

1.一种单结晶体管结构，其特征在于，包括：衬底，在所述衬底上依次设置有第一氧化层、配置层和第二氧化层，在所述第二氧化层上设置有第一高掺杂区、沟道区以及第二高掺杂区；所述沟道区位于所述第一高掺杂区和所述第二高掺杂区之间，所述沟道区分别与所述第一高掺杂区和所述第二高掺杂区欧姆接触，所述配置层用于接入偏置电压。
2.根据权利要求1所述的单结晶体管结构，其特征在于，所述配置层连接有引出部，所述引出部从所述第一高掺杂区和/或所述第二高掺杂区远离所述沟道区的一侧引出。
3.根据权利要求2所述的单结晶体管结构，其特征在于，所述引出部与所述第一高掺杂区和/或所述第二高掺杂区之间设置有隔离区。
4.根据权利要求3所述的单结晶体管结构，其特征在于，所述隔离区的材料为Si3N4。
5.根据权利要求1所述的单结晶体管结构，其特征在于，所述第一高掺杂区和所述第二高掺杂区为N型高掺杂。
6.根据权利要求1所述的单结晶体管结构，其特征在于，所述沟道区为N型低掺杂。
7.根据权利要求1所述的单结晶体管结构，其特征在于，所述配置层的材料为Si。
8.根据权利要求1所述的单结晶体管结构，其特征在于，还包括第三高掺杂区；所述第三高掺杂区位于所述沟道区上方，并与所述沟道区形成发射结。
9.根据权利要求8所述的单结晶体管结构，其特征在于，所述第三高掺杂区为P型高掺杂区。
10.一种单结晶体管结构制造方法，其特征在于，包括：
提供衬底；
在所述衬底上方依次形成所述第一氧化层、所述配置层、所述第二氧化层以及顶层硅膜；
对所述顶层硅膜的第一区域、第二区域和第三区域分别进行掺杂，形成第一高掺杂区、沟道区以及第二高掺杂区；
在所述配置层上方形成与所述配置层连接的引出部；其中，所述引出部从所述第一高掺杂区和/或所述第二高掺杂区远离所述沟道区的位置延伸出；
在所述引出部与所述第一高掺杂区和/或所述第二高掺杂区之间形成隔离区。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070075317A1 (en) * 2005-09-30 2007-04-05 Seiko Epson Corporation Semiconductor device and semiconductor device manufacturing method
CN102456737A (zh) * 2010-10-27 2012-05-16 中国科学院微电子研究所 半导体结构及其制造方法
CN109075120A (zh) * 2016-03-31 2018-12-21 索泰克公司 用于rf应用的绝缘体上半导体衬底
CN110890418A (zh) * 2019-12-02 2020-03-17 中国科学院上海微系统与信息技术研究所 一种具有双埋氧层的晶体管结构及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070075317A1 (en) * 2005-09-30 2007-04-05 Seiko Epson Corporation Semiconductor device and semiconductor device manufacturing method
CN102456737A (zh) * 2010-10-27 2012-05-16 中国科学院微电子研究所 半导体结构及其制造方法
CN109075120A (zh) * 2016-03-31 2018-12-21 索泰克公司 用于rf应用的绝缘体上半导体衬底
CN110890418A (zh) * 2019-12-02 2020-03-17 中国科学院上海微系统与信息技术研究所 一种具有双埋氧层的晶体管结构及其制备方法

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