CN114551409A - 用于提高多芯粒晶圆集成可靠性的混合键合结构和方法 - Google Patents

Abstract

本发明公开了一种用于提高多芯粒晶圆集成可靠性的混合键合结构和方法，该结构包括：对待键合晶圆的上表面对应芯粒键合区域的介电层和n个待键合芯粒的下表面的介电层进行光刻刻蚀，分别形成晶圆凹槽和芯粒凹槽；在凹槽中沉积TiN阻挡层以及铜的籽晶层，利用电镀生长铜填满凹槽，再利用CMP平整表面，形成晶圆铜壁和芯粒铜壁；将形成铜壁的待键合芯粒与的待键合晶圆对准贴合后进行混合键合，得到预键合晶圆组；将预键合晶圆组进行退火热处理，实现晶圆与芯粒的稳定键合。本发明可以阻隔集成芯粒之间及芯粒内部的电信号干扰，并且对D2W集成的散热有很大提升，避免芯粒工作时热量的局部堆积，提升了键合结果的可靠性。

Description

用于提高多芯粒晶圆集成可靠性的混合键合结构和方法

技术领域

本发明涉及半导体领域，具体涉及一种用于提高多芯粒晶圆集成可靠性的混合键合结构和方法。

背景技术

随着集成电路产业的发展，芯片的关键节距以及尺寸都在不断地缩小，相应地涌现出了一些新的集成封装方式，例如利用混合键合（Hybrid bonding）技术实现晶圆到晶圆的键合（Wafer to Wafer， W2W）以及芯粒到晶圆的键合（Die to Wafer， D2W）。

混合键合是一种将晶圆/芯片上的Cu电极和介电层同时键合的技术。省去了钎料微凸点（Solder μbump），因此混合键合可以进一步缩小键合的互连节距至10μm以下。因此利用混合键合技术可以实现高密度的集成，其在3D封装中起到不可替代的作用。

在D2W的键合中，需要将若干的芯粒集成到一张晶圆上，除了需要考虑键合界面优化以获得高质量的键合外，如此高密度的芯粒集成后，极具缩短的芯粒间距会导致异构芯粒之间的电信号互相干扰，高压低压之间存在较大的压差对介电层造成电迁移，其对键合界面的可靠性造成一定的影响，进而影响整个键合系统的可靠性；另外芯粒内部不同功能的Cu电极之间也存在同样的困扰。

发明内容

为了解决现有技术中存在的上述技术问题，本发明提出了一种用于提高多芯粒晶圆集成可靠性的混合键合结构和方法，可以阻隔集成芯粒之间及芯粒内部的电信号干扰，减小芯粒之间以及芯粒内键合界面的电迁移，另外这种键合方法对多芯粒集成的散热也有很大提升，可以整体提升键合结果的可靠性，其具体技术方案如下：

一种用于提高多芯粒晶圆集成可靠性的混合键合结构，包括待键合的半导体晶圆和n个待键合的芯粒，所述待键合的半导体晶圆和n个待键合的芯粒对准贴合后进行混合键合，后退火热处理形成键合结构；所述的待键合的半导体晶圆的上表面和n个待键合的芯粒的下表面均设有介电层以及图形化的Cu电极；所述待键合的半导体晶圆的上表面对应芯粒键合区域的介电层通过光刻刻蚀有晶圆凹槽，所述 n个待键合芯粒的下表面的介电层通过光刻刻蚀有芯粒凹槽；所述晶圆凹槽和芯粒凹槽中分别设有晶圆铜壁和芯粒铜壁。

进一步的，所述n个待键合的芯粒的下表面的图形化Cu电极与所述的待键合的半导体晶圆的上表面的图形化Cu电极位置对应。

进一步的，所述晶圆铜壁和芯粒铜壁是通过化学气相沉积法在晶圆凹槽和芯粒凹槽中沉积TiN阻挡层，利用溅射形成铜的籽晶层，再利用电镀生长铜填满晶圆凹槽和芯粒凹槽，最后利用化学机械抛光CMP对电镀完铜的待键合晶圆和待键合芯粒表面进行处理形成。

进一步的，所述的芯粒凹槽呈方形环绕在待键合面的内部Cu电极周围，将芯粒的Cu电极分区。

进一步的，所述的芯粒凹槽宽1~20μm，深度5~50μm，距离芯粒边界5~1000μm。

进一步的，所述晶圆凹槽与芯粒凹槽形状、尺寸以及待键合位置对应。

进一步的，所述芯粒铜壁与芯粒接地信号相连，晶圆铜壁与晶圆接地信号相连。

进一步的，所述的待键合的半导体晶圆101的上表面和n个待键合的芯粒的下表面的介电层可以是二氧化硅、氮化硅、氧化铝等绝缘材料。

一种用于提高多芯粒晶圆集成可靠性的混合键合方法，包括以下步骤：

步骤一，提供待键合的半导体晶圆和n个待键合的芯粒，所述的待键合的半导体晶圆的上表面和n个待键合的芯粒的下表面都具有介电层以及图形化的Cu电极，且所述芯粒下表面的图形化Cu电极与晶圆上表面的图形化Cu电极位置对应；

步骤二，对待键合的半导体晶圆的上表面对应芯粒键合区域的介电层进行光刻刻蚀，形成晶圆凹槽，对n个待键合芯粒的下表面的介电层进行光刻刻蚀，形成芯粒凹槽；

步骤三，在晶圆凹槽和芯粒凹槽中沉积TiN阻挡层，再溅射形成铜的籽晶层，接着电镀生长铜填满晶圆凹槽和芯粒凹槽，后利用化学机械抛光CMP对电镀完铜的待键合晶圆和待键合芯粒表面进行处理，分别形成晶圆铜壁和芯粒铜壁；

步骤四，将步骤三形成铜壁的待键合芯粒与待键合晶圆对准贴合后进行混合键合，得到预键合晶圆组；

步骤五，将预键合晶圆组进行退火热处理，实现晶圆与芯粒的稳定键合。

有益效果：

与现有技术相比，本发明具有以下优点：本发明可以阻隔集成芯粒之间及芯粒内部的电信号干扰，减小芯粒之间以及芯粒内的高压差、耦合等，并且额外的铜壁对D2W集成的散热有很大提升，使热量可以通过铜壁分散到晶圆下方，避免芯粒工作时热量的局部堆积，这种键合方法和结构可以整体提升键合结果的可靠性。

附图说明

图1为本发明的待键合晶圆和待键合芯粒截面示意图；

图2为本发明的待键合晶圆和待键合芯粒刻蚀凹槽截面示意图；

图3为本发明的待键合芯粒刻蚀凹槽底面示意图；

图4为本发明的键合芯粒刻蚀凹槽三维示意图；

图5为步本发明的待键合晶圆刻蚀凹槽顶面示意图；

图6为步本发明的待键合晶圆和待键合芯粒铜壁截面示意图；

图7为本发明的待键合芯粒铜壁底面示意图；

图8为本发明的待键合芯粒铜壁三维示意图；

图9为本发明的待键合晶圆铜壁顶面示意图；

图10为本发明的键合后晶圆与芯粒铜壁截面示意图；

图11为在没有采用铜壁分隔各芯粒的高密度集成下的键合后晶圆与芯粒铜壁截面示意图；

图12为本发明的键合结构的晶圆与芯粒截面示意图；

图中，半导体晶圆101，芯粒102~芯粒10n，晶圆凹槽201，芯粒凹槽202，晶圆铜壁301，芯粒铜壁302。

具体实施方式

为了使本发明的目的、技术方案和技术效果更加清楚明白，以下结合说明书附图和实施例，对本发明作进一步详细说明。

本发明的用于提高多芯粒晶圆集成可靠性的混合键合结构和方法，该方法包括以下步骤：如图1所示，步骤一，提供待键合的半导体晶圆101和n个待键合的芯粒102~芯粒10n，所述的待键合的半导体晶圆101的上表面和n个待键合的芯粒102~芯粒10n的下表面都具有介电层以及图形化的Cu电极，在本实施例中，所述n个待键合的芯粒102~芯粒10n的下表面的图形化Cu电极与待键合的半导体晶圆101的上表面的图形化Cu电极位置对应。所述介电层是包括二氧化硅、氮化硅、氧化铝等绝缘材料。

如图2所示，步骤二，对待键合晶圆101的上表面对应芯粒键合区域的介电层进行光刻刻蚀，形成晶圆凹槽201，对n个待键合芯粒的下表面的介电层进行光刻刻蚀，形成芯粒凹槽202；所述的芯粒凹槽202宽1~20μm，深度5~50μm，距离芯粒边界5~1000μm。

本实施例中，电介质材料为SiO₂，芯粒凹槽202宽5μm，深度20μm，距离芯粒边界20μm，并且将芯粒102的Cu电极分区。

所述晶圆凹槽201与芯粒凹槽202形状、尺寸以及待键合位置完全对应，参见图3和图4，给出了待键合芯粒102的刻蚀凹槽底面示意图及三维示意图，图5给出了待键合晶圆101刻蚀凹槽顶面示意图。

如图6所示，步骤三，利用化学气相沉积法在晶圆凹槽201和芯粒凹槽202中沉积TiN阻挡层，利用溅射形成铜的籽晶层，再利用电镀生长铜填满晶圆凹槽201和芯粒凹槽202，后利用化学机械抛光CMP对电镀完铜的待键合晶圆和待键合芯粒表面进行处理，形成芯粒铜壁302和晶圆铜壁301；图7和图8给出了待键合芯粒102的铜壁底面示意图及三维示意图，图9给出了待键合晶圆101刻蚀凹槽顶面示意图。

步骤四，将步骤三形成铜壁的待键合芯粒与具有二维材料层的待键合晶圆对准贴合后施加一定的压力进行混合键合，得到预键合晶圆组。

步骤五，将预键合晶圆组进行退火热处理，实现晶圆与芯粒的稳定键合，如图10所示。

如图11所示，在没有采用铜壁分隔各芯粒的高密度集成下，芯粒与芯粒之间高压和低压电极之间可能产生击穿；高压与悬空的电极还会形成耦合，将悬空的电极也耦合上高压，这对混合键合的晶圆高密度集成可靠性会造成一定的影响。

如图12所示，基于本发明的键合方法实现的键合结构，包括待键合的半导体晶圆101和n个待键合的芯粒102~芯粒10n，所述待键合的半导体晶圆101和n个待键合的芯粒102~芯粒10n对准贴合后进行混合键合后，退火热处理形成键合结构；所述的待键合的半导体晶圆101的上表面和n个待键合的芯粒102~芯粒10n的下表面均设有介电层以及图形化的Cu电极；所述待键合的半导体晶圆101的上表面对应芯粒键合区域的介电层通过光刻刻蚀有晶圆凹槽201，所述 n个待键合芯粒的下表面的介电层通过光刻刻蚀有芯粒凹槽202；所述晶圆凹槽201和芯粒凹槽202中分别设有晶圆铜壁301和芯粒铜壁302。其中，所述的芯粒凹槽202呈方形环绕在待键合面的内部Cu电极周围，将芯粒102的Cu电极分区。

所述晶圆铜壁301和芯粒铜壁302是通过化学气相沉积法在晶圆凹槽201和芯粒凹槽202中沉积TiN阻挡层，利用溅射形成铜的籽晶层，再电镀生长铜填满晶圆凹槽201和芯粒凹槽202，最后利用化学机械抛光CMP对电镀完铜的待键合晶圆和待键合芯粒表面进行处理形成。

所述芯粒铜壁302与芯粒接地信号相连，晶圆铜壁301与晶圆地信号相连；可以有效避免芯粒之间及芯粒内部的电信号串扰，减小芯粒之间以及芯粒内的高压差、耦合等，并且额外的铜壁对D2W集成的散热有很大提升，使热量可以通过铜壁分散到晶圆下方，避免芯粒工作时热量的局部堆积，这种键合方法可以整体提升键合结果的可靠性。

以上所述，仅为本发明的优选实施案例，并非对本发明做任何形式上的限制。虽然前文对本发明的实施过程进行了详细说明，对于熟悉本领域的人员来说，其依然可以对前述各实例记载的技术方案进行修改，或者对其中部分技术特征进行同等替换。凡在本发明精神和原则之内所做修改、同等替换等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种用于提高多芯粒晶圆集成可靠性的混合键合结构，其特征在于，包括待键合的半导体晶圆（101）和n个待键合的芯粒（102）~芯粒（10n），所述待键合的半导体晶圆（101）和n个待键合的芯粒（102）~芯粒（10n）对准贴合后进行混合键合后，退火热处理形成键合结构；所述的待键合的半导体晶圆（101）的上表面和n个待键合的芯粒（102）~芯粒（10n）的下表面均设有介电层以及图形化的Cu电极；所述待键合的半导体晶圆（101）的上表面对应芯粒键合区域的介电层通过光刻刻蚀有晶圆凹槽（201），所述 n个待键合芯粒的下表面的介电层通过光刻刻蚀有芯粒凹槽（202）；所述晶圆凹槽（201）和芯粒凹槽（202）中分别设有晶圆铜壁（301）和芯粒铜壁（302）。

2.如权利要求1所述的用于提高多芯粒晶圆集成可靠性的混合键合结构，其特征在于，所述n个待键合的芯粒（102）~芯粒（10n）的下表面的图形化Cu电极与所述的待键合的半导体晶圆（101）的上表面的图形化Cu电极位置对应。

3.如权利要求1所述的用于提高多芯粒晶圆集成可靠性的混合键合结构，其特征在于，所述晶圆铜壁（301）和芯粒铜壁（302）是通过化学气相沉积法在晶圆凹槽（201）和芯粒凹槽（202）中沉积TiN阻挡层，利用溅射形成铜的籽晶层，再电镀生长铜填满晶圆凹槽（201）和芯粒凹槽（202），最后利用化学机械抛光CMP对电镀完铜的待键合晶圆和待键合芯粒表面进行处理形成。

4.如权利要求1所述的用于提高多芯粒晶圆集成可靠性的混合键合结构，其特征在于，所述的芯粒凹槽（202）呈方形环绕在待键合面的内部Cu电极周围，将芯粒（102）的Cu电极分区。

5.如权利要求1所述的用于提高多芯粒晶圆集成可靠性的混合键合结构，其特征在于，所述的芯粒凹槽（202）宽1~20μm，深度5~50μm，距离芯粒边界5~1000μm。

6.如权利要求1所述的用于提高多芯粒晶圆集成可靠性的混合键合结构，其特征在于，所述晶圆凹槽（201）和芯粒凹槽（202）形状、尺寸以及待键合位置对应。

7.如权利要求1所述的用于提高多芯粒晶圆集成可靠性的混合键合结构，其特征在于，所述芯粒铜壁（302）与芯粒接地信号相连，晶圆铜壁（301）与晶圆地信号相连。

8.如权利要求1所述的用于提高多芯粒晶圆集成可靠性的混合键合结构，其特征在于，所述待键合的半导体晶圆（101）的上表面和n个待键合的芯粒（102）~芯粒（10n）的下表面的介电层是包括二氧化硅、氮化硅、氧化铝的绝缘材料。

9.一种用于提高多芯粒晶圆集成可靠性的混合键合方法，其特征在于，包括以下步骤：

步骤一，提供待键合的半导体晶圆（101）和n个待键合的芯粒（102）~芯粒（10n），所述的待键合的半导体晶圆（101）的上表面和n个待键合的芯粒102）~芯粒（10n）的下表面都具有介电层以及图形化的Cu电极，且所述芯粒下表面的图形化Cu电极与晶圆上表面的图形化Cu电极位置对应；

步骤二，对待键合的半导体晶圆（101）的上表面对应芯粒键合区域的介电层进行光刻刻蚀，形成晶圆凹槽（201），对n个待键合芯粒的下表面的介电层进行光刻刻蚀，形成芯粒凹槽（202）；

步骤三，在晶圆凹槽（201）和芯粒凹槽（202）中沉积TiN阻挡层，再溅射形成铜的籽晶层，接着电镀生长铜填满晶圆凹槽（201）和芯粒凹槽（202），后利用化学机械抛光CMP对电镀完铜的待键合晶圆和待键合芯粒表面进行处理，分别形成晶圆铜壁（301）和芯粒铜壁（302）；

步骤四，将步骤三形成铜壁的待键合芯粒与待键合晶圆对准贴合后进行混合键合，得到预键合晶圆组；

步骤五，将预键合晶圆组进行退火热处理，实现晶圆与芯粒的稳定键合。

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