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CN114556564A - 用于三维nand存储器中的字线触点的阻挡层及其制造方法 - Google Patents

用于三维nand存储器中的字线触点的阻挡层及其制造方法 Download PDF

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CN114556564A
CN114556564A CN202180005399.0A CN202180005399A CN114556564A CN 114556564 A CN114556564 A CN 114556564A CN 202180005399 A CN202180005399 A CN 202180005399A CN 114556564 A CN114556564 A CN 114556564A
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张中
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Yangtze Memory Technologies Co Ltd
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Abstract

本公开内容提供了一种用于形成三维存储器器件的方法。该方法包括在垂直于衬底的第一方向上在衬底上设置交替电介质堆叠体；以及在交替电介质堆叠体中形成阶梯结构和分隔壁。阶梯结构与分隔壁在平行于衬底的第二方向上延伸，并且分隔壁与阶梯结构相邻。该方法还包括在阶梯结构上依次形成第一阻挡层和不同于第一阻挡层的第二阻挡层。该方法还包括在分隔壁中形成栅极线缝隙(GLS)开口。GLS开口在第一方向上穿透交替电介质堆叠体，并且在平行于衬底并且垂直于第二方向的第三方向上远离第二阻挡层。

Description

用于三维NAND存储器中的字线触点的阻挡层及其制造方法
技术领域
本公开内容总体上涉及半导体技术领域，具体而言，涉及一种用于形成阻挡层以在三维NAND闪存中为字线触点提供蚀刻停止的结构和制造方法。
背景技术
随着存储器器件缩小到较小的管芯尺寸以降低制造成本并且增加存储密度，由于工艺技术限制和可靠性问题，平面存储器单元的缩放面临挑战。三维(3D)存储器架构可以解决平面存储器单元中的密度和性能限制。
在3D NAND闪存存储器中，多层存储器单元可以垂直堆叠，使得每单位面积的存储密度可以大大增加。垂直堆叠的存储器单元可以通过字线和位线寻址，其中每条字线可以控制一层上的存储器单元。为了形成到垂直堆叠的字线的电连接，可以使用阶梯结构来形成用于每条字线的触点结构。
为了进一步增加3D NAND闪存存储器的存储密度，已相当大地增加了垂直堆叠的字线的数量。因此，用于字线的触点结构具有宽范围的深度，其中最短的一个触点结构用于最上面的字线，并且最长的一个触点结构用于最下面的字线。为了同时形成用于字线的触点结构，可以在阶梯结构上设置蚀刻停止层(例如，氮化硅)以避免上部字线上的过蚀刻。然而，在制造触点结构之前的各种工艺期间，蚀刻停止层可能损失。另外，蚀刻停止层可能引入其他问题。例如，厚的蚀刻停止层可能在字线形成期间在钨再填充处引起接缝。因此，需要提供一种用于形成3D NAND闪存存储器的改进方法。
发明内容
本公开内容描述了用于形成阻挡层以在三维(3D)存储器器件中为字线触点提供蚀刻停止的改进的结构和制造方法的实施例。
本公开内容的一个方面提供了一种用于形成三维存储器器件的方法。该方法包括在垂直于衬底的第一方向上在衬底上设置交替电介质堆叠体；以及在交替电介质堆叠体中形成阶梯结构和分隔壁。阶梯结构与分隔壁在平行于衬底的第二方向上延伸，并且分隔壁与阶梯结构相邻。该方法还包括在阶梯结构上依次形成第一阻挡层和不同于第一阻挡层的第二阻挡层。该方法还包括在分隔壁中形成栅极线缝隙(GLS)开口。GLS开口在第一方向上穿透交替电介质堆叠体，并且在平行于衬底并且垂直于第二方向的第三方向上远离第二阻挡层。
在一些实施例中，在阶梯结构上形成第一阻挡层还包括：设置第一阻挡层以至少覆盖阶梯结构的阶梯梯级的侧壁。
在一些实施例中，在阶梯结构上形成第二阻挡层包括：在阶梯结构和分隔壁上设置电介质材料；以及去除电介质材料的设置在分隔壁上的第一部分。
在一些实施例中，该方法还包括：去除电介质材料的设置在阶梯结构的与分隔壁相邻的第二区域中的第二部分，以在阶梯结构的第一区域中形成第二阻挡层，其中，第一区域和第二区域在第二方向上延伸，并且第一区域在阶梯结构的中心。
在一些实施例中，该方法还包括：设置阻挡掩模以暴露分隔壁和阶梯结构的与分隔壁相邻的第二区域。
在一些实施例中，该方法还包括：将GLS填充物设置在GLS开口内部以形成GLS，其中，GLS填充物包括绝缘材料。
在一些实施例中，该方法还包括：通过GLS开口从第一电介质层之间去除第二电介质层以形成横向隧道；以及将第一导电材料设置在横向隧道内部以形成膜堆叠体，膜堆叠体包括交替堆叠的导电层和第一电介质层。
在一些实施例中，去除第二电介质层包括：相对于第一电介质层和第一阻挡层选择性地蚀刻第二电介质层。
在一些实施例中，该方法还包括：在阶梯结构上方的第二阻挡层上设置绝缘层。
在一些实施例中，该方法还包括：形成触点结构以接触膜堆叠体中的导电层中的一个导电层，这包括：形成在第一方向上穿透绝缘层以暴露导电层中的一个导电层的部分的触点开口；以及将第二导电材料设置在触点开口内部以接触导电层中的一个导电层的暴露部分。
在一些实施例中，形成触点开口包括：相对于第二阻挡层选择性地蚀刻绝缘层；以及蚀刻第二阻挡层和第一阻挡层，以暴露触点开口内部的导电层中的一个导电层的部分。
本公开内容的另一方面提供了一种三维(3D)存储器器件。3D存储器器件包括膜堆叠体，膜堆叠体具有在垂直于衬底的第一方向上交替堆叠在衬底上的导电层和第一电介质层。3D存储器器件还包括：阶梯结构，阶梯结构设置在膜堆叠体中并且在平行于衬底的第二方向上延伸；以及分隔壁，分隔壁在第二方向上延伸并且定位为与阶梯结构相邻。3D存储器器件还包括栅极线缝隙(GLS)，GLS设置在分隔壁中，其中，GLS在第一方向上穿透膜堆叠体并且在第二方向上延伸。3D存储器器件还包括：第一阻挡层，第一阻挡层设置在阶梯结构上；以及第二阻挡层，第二阻挡层设置在阶梯结构的第一区域中的第一阻挡层上，其中，与第一阻挡层不同的第二阻挡层在平行于衬底并且垂直于第二方向的第三方向上远离GLS。
在一些实施例中，第一阻挡层至少覆盖阶梯结构的阶梯梯级的侧壁。
在一些实施例中，3D存储器器件还包括设置在第二阻挡层上以覆盖第二阻挡层的顶表面和侧壁的绝缘层。
在一些实施例中，3D存储器器件还包括触点结构，触点结构在第一方向上穿透绝缘层、第二阻挡层和第一阻挡层，其中，触点结构与膜堆叠体的导电层中的一个导电层接触。
在一些实施例中，第一区域在阶梯结构的中心并且在第二方向上延伸。
在一些实施例中，阶梯结构还包括第二区域，其中，阶梯结构的第二区域在第二方向上延伸并且位于分隔壁与第一区域之间。
在一些实施例中，第一阻挡层包括氧化硅，并且第二阻挡层包括氮化硅。
在一些实施例中，第一阻挡层包括在10nm至100nm之间的范围内的厚度。
在一些实施例中，第二阻挡层包括在50nm至500nm之间的范围内的厚度。
在一些实施例中，GLS包括绝缘材料，并且被配置为将存储单元划分为独立地执行读取或编程操作的子存储单元。
本公开内容的又一方面提供了一种存储器存储系统，包括三维存储器器件和存储器控制器。3D存储器器件包括上述特征。存储器控制器被配置为控制三维存储器器件的操作，并且与3D存储器器件连接。
本公开内容的又一方面提供一种3D存储器管芯，包括三维存储器器件和外围电路。3D存储器器件包括上述特征。外围电路耦接到3D存储器器件并且被配置为支持3D存储器器件的操作。
根据本公开内容的说明书、权利要求书和附图，本领域技术人员可以理解本公开内容的其他方面。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够制成和使用本公开内容。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器器件的示意性俯视图。
图2示出了根据本公开内容的一些实施例的3D存储器器件的区域的示意性俯视图。
图3示出了根据本公开内容的一些实施例的示例性3D存储器阵列结构的一部分的透视图。
图4示出了根据本公开内容的一些实施例的用于制造3D存储器器件的工艺流程。
图5示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的截面图。
图6示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的截面图。
图7-9分别示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的截面图、俯视图和透视图。
图10示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的截面图。
图11示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的截面图。
图12示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的俯视图。
图13A-13D示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的俯视图和各种截面图。
图14A-14C示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的各种截面图。
图15A-15B示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的俯视图和截面图。
图16A-16C示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的各种截面图。
图17A-17C示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的各种截面图。
图18A-18B示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的俯视图和截面图。
图19A-19B示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的俯视图和截面图。
图20A-20D示出了根据本公开内容的一些实施例的在特定工艺步骤的3D存储器器件的示例性结构的俯视图和各种截面图。
图21A-21C示出了根据本公开内容的一些实施例的3D存储器器件的另一示例性结构的截面图。
图22和图23A-23B示出了根据本公开内容的一些实施例的具有一个或多个存储器芯片的存储系统。
图24示出了根据本公开内容的一些实施例的三维(3D)存储器管芯的示意图。
当结合附图时，根据下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，类似的附图标记始终标识对应的元件。在附图中，类似的附图标记通常指示相同、功能相似和/或结构相似的元件。元件首次出现的附图由对应附图标记中最左边的(一个或多个)数字指示。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解，这样做仅仅是出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员来说，显然本公开内容也可以用于各种其他应用。
注意，在本说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可以不必包括特定的特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例实现这样的特征、结构或特性都将在相关领域的技术人员的知识范围之内。
尽管术语“第一”、“第二”等在本文中可以用于描述各种元件，但是这些元件不应当被这些术语限制。这些术语用于将一个元件与另一个元件区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，而是可以允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开内容中的“在…上”、“在…之上”和“在…上方”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着直接在某物“上”，而且还包括“在某物上”并且其间具有中间特征或层的含义。此外，“在…之上”或“在…上方”不仅意味着在某物“之上”或“上方”，而且还可以包括在某物“之上”或“上方”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语，例如“在…下面”、“在…下方”、“下”、“在…之上”、“上”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(或多个)元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或工艺步骤中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所使用的空间相对描述词也可以被相应地进行解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，并且因此半导体器件形成在衬底的顶侧处，除非另有说明。底表面与顶表面相对，并且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶圆等非导电材料制成。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对接近衬底，并且顶侧相对远离衬底。层可以在整个下层结构或上层结构上方延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面与底表面之间的或在连续结构的顶表面和底表面处的任何一组水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其之上和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成触点、互连线、和/或垂直互连通路(VIA))以及一个或多个电介质层。
在本公开内容中，为了便于描述，“层级(tier)”用于指沿着垂直方向具有基本相同高度的元件。例如，字线和下层栅极电介质层可以被称为“层级”，字线和下层绝缘层一起可以被称为“层级”，具有基本相同高度的字线可以被称为“字线层级”或类似者，等等。
如本文所用，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能由于制造工艺或公差的微小变化而产生。如本文所用，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以指示在例如值的10％到30％内变化的给定量的值(例如，值的±10％、±20％或±30％)。
在本公开内容中，术语“水平的/水平地/横向的/横向地”意味着标称地平行于衬底的横向表面，并且术语“垂直的”或者“垂直地”意味着标称地垂直于衬底的横向表面。类似地，术语“平行”或“垂直”也意味着标称地平行或垂直。
如本文所用，术语“3D存储器”是指三维(3D)半导体器件，其在横向定向的衬底上具有垂直定向的存储器单元晶体管串(本文中被称为“存储器串”，例如NAND串)，使得存储器串在相对于衬底的垂直方向上延伸。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器器件100的俯视图。3D存储器器件100(例如，3D NAND闪存存储器)可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储器面101，存储器面101中的每一个存储器面可以包括存储器块103。在每个存储器面101处可以发生相同的和并发的操作。存储器块103的大小可以是兆字节(MB)，它是实行擦除操作的最小大小。如图1中所示，示例性3D存储器器件100包括四个存储器面101，并且每个存储器面101包括六个存储器块103。每个存储器块103可以包括存储器单元，其中可以通过诸如位线和字线的互连来寻址每个存储器单元。位线和字线可以垂直地(例如，分别以行和列)布设，从而形成金属线的阵列。位线和字线延伸的方向在图1中被标记为“BL”和“WL”。并且也可以被称为WL方向或BL方向。在本公开内容中，存储器块103还被称为“存储器阵列”或“阵列”。存储器阵列是存储器器件中执行存储功能的核心区域。
3D存储器器件100还包括外围区域105，即围绕存储器面101的区域。外围区域105包含许多数字、模拟和/或混合信号电路(例如，页缓冲器、行解码器和列解码器以及感测放大器)以支持存储器阵列的功能。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域的普通技术人员来说是显而易见的。
注意，图1中所示的3D存储器器件100中的存储器面101的布置以及每个存储器面101中的存储器块103的布置仅用作示例，其并不限制本公开内容的范围。
参考图2，示出了根据本公开内容的一些实施例的图1中的存储器块103的区域108的放大俯视图。3D存储器器件100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储器串212的阵列，每个存储器串包括堆叠的存储器单元。阶梯区域210可以包括阶梯结构和形成在阶梯结构上的触点结构214的阵列。在一些实施例中，在WL方向上延伸跨越沟道结构区域211和阶梯区域210的缝隙结构(也被称为栅极线缝隙)216可以将存储器块划分为多个存储器指状物218。至少一些缝隙结构216可以用作用于沟道结构区域211中的存储器串212的阵列的公共源极触点(例如，到阵列公共源极)。顶部选择栅极切口220可以例如设置在每个存储器指状物218的中间以将存储器指状物218的顶部选择栅极(TSG，top select gate)划分为两个部分，并且由此可以将存储器指状物划分为两个存储器片224，其中，存储器片224中共享同一字线的存储器单元形成可编程(读取/写入)存储器页。虽然可以以存储器块级实行3D NAND存储器的擦除操作，但是可以以存储器页级实行读取和写入操作。存储器页的大小可以是千字节(KB)。在一些实施例中，区域108还包括用于制造期间的工艺变化控制和/或用于附加机械支撑的虚设存储器串222。
图3示出了根据本公开内容的一些实施例的示例性三维(3D)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330、在衬底330上方的绝缘膜331、在绝缘膜331上方的底部选择栅极(BSG，bottom select gate)332的层级、以及堆叠在BSG 332的顶部上以形成交替的导电层和电介质层的膜堆叠体335的控制栅极333(也被称为“字线”(WL，word line))的层级。为清晰起见，在图3中未示出相邻于控制栅极的层级的电介质层。
每个层级的控制栅极由穿过膜堆叠体335的缝隙结构216-1和216-2分离。存储器阵列结构300还包括形成在控制栅极333的堆叠体上方的顶部选择栅极(TSG)334的层级。TSG 334、控制栅极333和BSG 332的堆叠体也被称为“栅极电极”。存储器阵列结构300还包括存储器串212和在相邻BSG 332之间的衬底330的部分中的掺杂源极线区域344。每个存储器串212包括延伸穿过绝缘膜331和交替的导电层和电介质层的膜堆叠体335的沟道孔336。存储器串212还包括设置在沟道孔336的侧壁上的存储器膜337、设置在存储器膜337的侧壁上的沟道层338，以及被沟道层338围绕的芯填充物339。存储器单元340(例如，340-1、340-2、340-3)可以形成在控制栅极333(例如，333-1、333-2、333-3)与存储器串212的交叉点处。沟道层338的响应于相应控制栅极的一部分也被称为存储器单元的沟道338。存储器阵列结构300还包括位线(BL，bit line)341，BL 314与存储器串212连接，其中，BL 341位于TSG334上方。存储器阵列结构300还包括通过触点结构214与栅极电极连接的金属互连线343。膜堆叠体335的边缘被配置为阶梯形状以允许到栅极电极的每个层级的电连接。
在图3中，出于说明性目的，连同TSG 334的一个层级和BSG 332的一个层级一起示出控制栅极333-1、333-2和333-3的三个层级。在该示例中，每个存储器串212可以包括三个存储器单元340-1、340-2和340-3，三个存储器单元340-1、340-2和340-3分别对应于控制栅极333-1、333-2和333-3。在一些实施例中，控制栅极的数量和存储器单元的数量可以大于三个以增加存储容量。存储器阵列结构300还可以包括其他结构，例如，TSG切口、公共源极触点(即，阵列公共源极)和虚设存储器串。为了简洁起见，这些结构未在图3中示出。
为了进一步增加3D NAND存储器的存储密度，已连续增加垂直堆叠的字线333的数量。因此，用于字线333的触点结构214具有宽范围的深度，其中最短的一个触点结构用于最上面的字线，并且最长的一个触点结构用于最下面的字线。为了同时形成用于所有字线333的触点结构214，可以在阶梯结构上设置蚀刻停止层以避免上部字线上的过蚀刻。然而，在制造触点结构之前的各种工艺期间，蚀刻停止层可能损失。例如，如图21A所示，用于形成触点结构214的蚀刻停止层(在以下具体实施方式中也称为第二阻挡层1166)和用于形成字线333的牺牲层(在以下具体实施方式中也称为第二电介质层454)通常由相同材料制成，例如由氮化硅制成。在用于形成字线333的替换工艺期间，蚀刻停止层1166可以与牺牲层454同时通过栅极线缝隙(GLS，gate line slit)开口1582去除。可以形成横向隧道1684和2184，如图21B所示。额外的导电层2186可以与可以用作字线333的导电层1786同时形成。因此，由于额外的导电层2186而可能出现寄生泄漏路径。另外，厚的蚀刻停止层1166可以在额外的导电层2186中造成接缝，这可以减弱3D存储器结构的机械强度。因此，需要提供一种用于形成3D NAND存储器的改进方法。
图4示出了根据本公开内容的一些实施例的用于形成三维(3D)存储器器件的方法400。应当理解，方法400中所示的工艺步骤不是详尽无遗的，并且也可以在所示步骤中的任何步骤之前、之后或之间执行其他步骤。在一些实施例中，方法400的一些步骤可以被省略或者也可以包括为了简单起见而未在此描述的其他步骤。在一些实施例中，可以以不同的顺序和/或变化来执行方法400的步骤。
图5-图12、图13A-图13D、图14A-图14C、图15A-图15B、图16A-图16C、图17A-图17C、图18A-图18B、图19A-图19B、图20A-图20D示出了根据方法400在特定工艺步骤的3D存储器器件的示例性结构。
参考图4，在工艺步骤S405，可以在衬底上设置交替电介质堆叠体，其中，交替电介质堆叠体包括交替堆叠在衬底上的第一电介质层和第二电介质层。图5中示出了根据工艺步骤S405的示例性3D存储器结构500的截面图。
如图5所示，3D存储器结构500包括设置在衬底330上的交替电介质堆叠体450。
衬底330可以提供用于形成后续结构的平台。在一些实施例中，衬底330可以是具有任何适合的半导体材料的任何适合的半导体衬底，所述半导体材料例如单晶、多晶或晶体半导体。例如，衬底330可以包括硅、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI，silicon oninsulator)、绝缘体上锗(GOI，germanium on insulator)、砷化镓(GaAs)、氮化镓、碳化硅、III-V族化合物或其任何组合。在一些实施例中，衬底330可以包括形成在处理晶圆上的半导体材料层，例如玻璃、塑料或另一半导体衬底。
衬底330的前表面330f在本文中也被称为衬底的“主表面”或“顶表面”。材料层可以设置在衬底330的前表面330f上。“最顶”或“上”层是离衬底的前表面330f最远或较远的层。“最底”或“下”层是最接近或较接近衬底的前表面330f的层。
交替电介质堆叠体450包括沿着垂直于衬底330的前表面330f的垂直方向(即，z方向或第一方向)交替堆叠的电介质层对，其中，每个电介质层对包括第一电介质层452(也称为“电介质层”)和不同于第一电介质层452的第二电介质层454(也称为“牺牲层”)。交替电介质堆叠体450在平行于衬底330的前表面330f的横向方向(例如，WL方向或第二方向)上延伸。
在交替电介质堆叠体450中，第一电介质层452和第二电介质层454在垂直于衬底330的垂直方向上交替。即，每个第二电介质层454可以夹在两个第一电介质层452之间，并且每个第一电介质层452可以夹在两个第二电介质层454之间(除了最底层和最顶层之外)。
交替电介质堆叠体450的形成可以包括将第一电介质层452设置为各自具有相同的厚度或具有不同的厚度。第一电介质层452的示例厚度可以在10nm至500nm的范围内，优选地为大约25nm。类似地，第二电介质层454可以各自具有相同厚度或具有不同厚度。第二电介质层454的示例厚度可以在10nm至500nm的范围内，优选地为大约35nm。应当理解，图5中的电介质层对的数量仅用于说明性目的，并且任何适合数量的层可以包括在交替电介质堆叠体450中。
在一些实施例中，第一电介质层452包括任何适合的绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、TEOS或具有F-、C-、N-和/或H-结合的氧化硅。第一电介质层452也可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜。在一些实施例中，第一电介质层452可以是上述材料的任何组合。
在衬底330上形成第一电介质层452可以包括任何适合的沉积方法，例如化学气相沉积(CVD，chemical vapor deposition)、物理气相沉积(PVD，physical vapordeposition)、等离子体增强CVD(PECVD，plasma-enhanced CVD)、快速热化学气相沉积(RTCVD，rapid thermal chemical vapor deposition)、低压化学气相沉积(LPCVD，lowpressure chemical vapor deposition)、溅射、金属有机化学气相沉积(MOCVD，metal-organic chemical vapor deposition)、原子层沉积(ALD，atomic layer deposition)、高密度等离子体CVD(HDP-CVD，high-density-plasma CVD)、溅射、蒸发、热氧化、氮化、任何其他适合的沉积方法和/或其组合。
在一些实施例中，第二电介质层454包括与第一电介质层452不同并且可以相对于第一电介质层452选择性地去除的任何适合的材料。例如，第二电介质层454可以包括氧化硅、氮氧化硅、氮化硅、TEOS、多晶硅、多晶锗、多晶锗硅、以及其任何组合。在一些实施例中，第二电介质层454还包括非晶半导体材料，例如非晶硅或非晶锗。第二电介质层454可以使用与第一电介质层452类似的技术来设置，所述技术例如CVD、PVD、ALD、溅射、蒸发、热氧化或氮化或其任何组合。
在一些实施例中，第一电介质层452可以是氧化硅，并且第二电介质层454可以是氮化硅。
在一些实施例中，交替电介质堆叠体450可以包括除了第一电介质层452和第二电介质层454之外的层，并且可以由不同材料制成和/或具有不同厚度。
参考图4，在工艺步骤S410，可以在交替电介质堆叠体中形成第一阶梯结构。图6中示出了根据工艺步骤S410的示例性3D存储器结构600的截面图。
如图6所示，3D存储器结构600包括具有形成在交替电介质堆叠体450中的第一阶梯梯级658的第一阶梯结构656。第一阶梯梯级658或“阶梯层”是指在平行于衬底表面330f的表面中具有相同横向尺寸的层堆叠体。第一阶梯梯级中的每一个阶梯梯级终止于比下层第一阶梯梯级更短的长度处，所述长度具有图6所示的横向尺寸“a”。在一些实施例中，第一阶梯结构656具有面向WL方向的第一阶梯梯级658，其中第一阶梯梯级658中的每一个阶梯梯级包括沿着WL方向的横向尺寸“a”。在该示例中，第一阶梯结构656在平行于衬底的WL方向(或第二方向)上延伸。
在一些实施例中，第一阶梯梯级658中的每一阶梯梯级包括一对第一电介质层452和第二电介质层454。在一些实施例中，第一阶梯梯级658中的每一个阶梯梯级可以包括两对或更多对第一电介质层452和第二电介质层454。如图6所示，第一阶梯梯级658中的每一个阶梯梯级包括一对第一电介质层452和第二电介质层454，其中第一电介质层452在第二电介质层454的顶部上。第一阶梯梯级658中的每一个阶梯梯级暴露第一电介质层452的一部分。
第一阶梯结构656可以通过对交替电介质堆叠体450应用重复的蚀刻修整工艺来形成。蚀刻修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以去除具有暴露表面的第一阶梯梯级658的一部分。第一阶梯梯级658的被上层阶梯梯级覆盖或者被图案化掩模覆盖的剩余部分不被蚀刻。蚀刻深度是第一阶梯梯级658的厚度。在一些实施例中，第一阶梯梯级658的厚度是一对第一电介质层452和第二电介质层454的厚度。用于第一电介质层452的蚀刻工艺可以具有相对于第二电介质层454的高选择性，和/或反之亦然。因此，下层电介质层对可以用作蚀刻停止层。通过切换用于每层的蚀刻工艺，可以在一个蚀刻循环期间蚀刻第一阶梯梯级658。结果，在每个蚀刻修整循环期间可以形成第一阶梯梯级658中的一个阶梯梯级。
在一些实施例中，第一阶梯梯级658可以使用各向异性蚀刻(例如反应离子蚀刻(RIE，reactive ion etch)或其他干法蚀刻工艺)来蚀刻。在一些实施例中，第一电介质层452是氧化硅。在该示例中，氧化硅的蚀刻可包括使用氟基气体(例如，碳-氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他适合的气体)的RIE。在一些实施例中，氧化硅层可以通过湿法化学剂去除，所述化学剂例如氢氟酸或氢氟酸和乙二醇的混合物。在一些实施例中，可以使用定时蚀刻方法。在一些实施例中，第二电介质层454是氮化硅。在该示例中，氮化硅的蚀刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合的RIE。用于去除单个层堆叠体的方法和蚀刻剂不应受本公开内容的实施例限制。
修整工艺包括在图案化掩模上应用适合的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)，使得可以将图案化掩模横向拉回。横向拉回尺寸确定第一阶梯结构656的每个梯级的横向尺寸“a”。修整图案化掩模之后，暴露最顶部第一阶梯梯级658的一部分，并且最顶部第一阶梯梯级658的另一部分保持被图案化掩模覆盖。蚀刻修整工艺的下一循环从蚀刻工艺重新开始。在一些实施例中，图案化掩模修整工艺可以包括干法蚀刻，例如使用O2、Ar、N2等的RIE。
参考图4，在工艺步骤S415，可以通过去除第一电介质层452的暴露部分来形成第二阶梯结构。图7-9分别示出了根据工艺步骤S415的示例性3D存储器结构700的截面图、俯视图和透视图。
如图7所示，3D存储器结构700包括具有形成在交替电介质堆叠体450中的第二阶梯梯级762(也称为阶梯梯级)的第二阶梯结构760(也称为阶梯结构)。可以通过去除3D存储器结构600(图6中)中的第一电介质层452的暴露部分来形成第二阶梯结构760。类似于第一阶梯结构656，第二阶梯梯级762也面向WL方向，其中，第二阶梯梯级762在WL方向上具有横向尺寸“a”。在该示例中，第二阶梯结构760在平行于衬底的WL方向(或第二方向)上延伸。
第一电介质层452可以使用各向异性蚀刻(例如反应离子蚀刻(RIE)或其他干法蚀刻工艺)来蚀刻。在一些实施例中，第一电介质层452是氧化硅。在该示例中，氧化硅的蚀刻可以包括使用氟基气体(例如，碳-氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其他适合的气体)的RIE。在一些实施例中，氧化硅层可以通过湿法化学剂去除，所述化学剂例如氢氟酸或氢氟酸和乙二醇的混合物。在一些实施例中，可以使用定时蚀刻方法。用于第一电介质层452的蚀刻工艺可以具有相对于第二电介质层454的高选择性。因此，第二电介质层454可以用作蚀刻停止层。
在一些实施例中，第二阶梯梯级762中的每一个阶梯梯级还包括一对第一电介质层452和第二电介质层454，其中第二电介质层454在第一电介质层452的顶部上。第二阶梯梯级762中的每一个阶梯梯级暴露第二电介质层454的一部分。在一些实施例中，第二阶梯梯级762中的每一个阶梯梯级还可以包括两对或更多对第一电介质层452和第二电介质层454。
图7示出了沿图8中的线CC'的截面图。如图8和图9中所示，阶梯区域210沿着WL方向延伸并且可以包括沿着WL方向延伸的第二阶梯结构760中的一个或多个阶梯结构。第二阶梯结构760中的每一个阶梯结构包括第二阶梯梯级762，第二阶梯梯级762沿着WL方向以横向尺寸“a”逐步升高或逐步降低。作为示例，图8示出了两个第二阶梯结构760，而图9示出了第一电介质层452和第二电介质层454的更多电介质层对。应当注意，3D存储器结构700中的阶梯结构的数量和电介质层对的数量不限于本文中的示例。
如图8和图9所示，3D存储器结构700还包括多个分隔区域863，分隔区域863将第二阶梯结构760分离。在用于形成第一阶梯结构656(图6中)的重复蚀刻修整工艺期间，没有蚀刻交替电介质堆叠体450在分隔区域863中的部分，该部分形成分隔壁865。分隔区域863定位为与第二阶梯结构760相邻。这样，形成在交替电介质堆叠体450中的分隔壁865被定位为与第二阶梯结构760相邻，并且就像第二阶梯结构760一样在WL方向上延伸。
参考图4，在工艺步骤S420，第一阻挡层可以设置在交替电介质堆叠体的第二阶梯结构和分隔壁上。图10中示出了根据工艺步骤S420的示例性3D存储器结构1000的截面图。
如图10所示，3D存储器结构1000包括设置在3D存储器结构700(图7-图9中)上的第一阻挡层1064。第一阻挡层1064在横向表面和垂直侧壁上覆盖交替电介质堆叠体450的第二阶梯结构760和分隔壁865(如图8-图9所示)。在横向表面和垂直侧壁上的第一阻挡层1064可以具有相同或不同的厚度。在一些实施例中，第一阻挡层1064可以是共形的，其中第一阻挡层1064在横向表面和垂直侧壁上的厚度大约相同。第一阻挡层1064可以包括在10nm至100nm之间的范围内的厚度。第一阻挡层1064的形成在阶梯结构的横向表面上的部分可以用作用于在垂直于衬底330的z方向(第一方向)上的蚀刻工艺的蚀刻停止层。第一阻挡层1064的形成在阶梯结构760的侧壁上的部分可以用作用于例如在平行于衬底330的前表面330f的WL方向(或第二方向)上的蚀刻工艺的蚀刻停止层。
在一些实施例中，第一阻挡层1064可以是任何适合的绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、TEOS、高k电介质材料(Al2O3、HfO2、Ta2O3、ZrO2、La2O3等)或其任何组合。第一阻挡层1064可以通过任何适合的薄膜沉积技术(例如CVD(例如，PECVD、LPCVD、RTCVD、HDP-CVD、MOCVD等)、ALD、PVD、溅射、蒸发等)来设置。在一些实施例中，第一阻挡层1064可以是氧化硅。
参考图4，在工艺步骤S425，可以将不同于第一阻挡层的第二阻挡层设置在交替电介质堆叠体的第二阶梯结构和分隔壁上方的第一阻挡层上。图11示出了根据工艺步骤S425的示例性3D存储器结构1100的截面图。
如图11所示，3D存储器结构1100包括设置在3D存储器结构1000(图10中)上方、第一阻挡层1064上的第二阻挡层1166。第二阻挡层1166在横向表面上覆盖第一阻挡层1064。在一些实施例中，第二阻挡层1166还在垂直侧壁上覆盖第一阻挡层1064。横向表面和垂直侧壁上的第二阻挡层1166可以具有相同或不同的厚度。在一些实施例中，第二阻挡层1166可以是非共形的，其中第二阻挡层1166在垂直侧壁上的厚度比在横向表面上的厚度薄。如以下所讨论的，第二阻挡层1166可以用作蚀刻停止层以在阶梯梯级上形成触点结构。因此，在阶梯梯级的横向表面上具有较大厚度的第二阻挡层1166是优选的。在一些实施例中，第二阻挡层1166和第一阻挡层1064可以覆盖交替电介质堆叠体450(图8-图9中所示)的第二阶梯结构760和分隔壁865的横向表面和垂直侧壁。
在一些实施例中，第二阻挡层1166可以包括不同于第一阻挡层1064的任何适合的电介质材料。第二阻挡层1166可以包括例如氧化硅、氮化硅、氮氧化硅、TEOS、高k电介质材料(Al2O3、HfO2、Ta2O3、ZrO2、La2O3等)或其任何组合。第二阻挡层1166可以通过任何适合的薄膜沉积技术(例如CVD(例如PECVD、LPCVD、RTCVD、HDP-CVD、MOCVD等)、ALD、PVD、溅射、蒸发等)来设置。在一些实施例中，第二阻挡层1166可以是氮化硅；第一阻挡层1064可以是氧化硅；第一电介质层452可以是氧化硅；并且第二电介质层454可以是氮化硅。在该示例中，当去除第二电介质层454时，第一阻挡层1064和第一电介质层452可以用作蚀刻停止层。由于第一阻挡层1064位于横向表面和垂直侧壁上的第二电介质层454与第二阻挡层1166之间，所以第一阻挡层1064可以保护第二阻挡层1166在去除第二电介质层454时不被蚀刻。
参考图4，在工艺步骤S430，可以设置阻挡掩模以覆盖第二阶梯结构的中心的第一区域。图12中示出了根据工艺步骤S430的示例性3D存储器结构1200的俯视图。
如图12所示，3D存储器结构1200包括设置在3D存储器结构1100(图11中)上的阻挡掩模1270。阻挡掩模1270被配置为暴露交替电介质堆叠体450的与第二阶梯结构760相邻的部分。例如，阻挡掩模1270暴露位于与第二阶梯结构760相邻处的分隔区域863中的分隔壁865。在一些实施例中，阻挡掩模1270还暴露第二阶梯结构760的与分隔区域863和分隔壁865相邻的部分。即，阻挡掩模1270覆盖第二阶梯结构760的中心的第一区域1272。第一区域1272在WL方向上延伸。第二阶梯结构760可以包括由阻挡掩模1270覆盖的第一区域1272和由阻挡掩模1270暴露的第二区域1274。在一些实施例中，第二区域1274不包括第二阻挡层1166。第二区域1274也在WL方向上延伸，并且位于分隔壁865与第一区域1272之间。第二阶梯结构760在第二区域1274中的暴露部分和暴露的分隔壁865一起也被称为暴露结构1276。可以在后续工艺中使用阻挡掩模以去除设置在暴露结构1276上的第二阻挡层1166的一部分。
阻挡掩模1270可以包括任何适合的光致抗蚀剂。在一些实施例中，阻挡掩模1270还可以包括硬掩模，例如，氧化硅、氮化硅、TEOS、非晶硅或多晶硅、旋涂玻璃或其任何组合。在一些实施例中，阻挡掩模1270还可以包括碳基聚合物材料、含硅抗反射涂层(SiARC)等。阻挡掩模1270可以通过光刻形成，其中图案可以从掩模版转移到阻挡掩模1270。在一些实施例中，形成阻挡掩模1270还可以包括干法蚀刻(例如，反应离子蚀刻)、湿法蚀刻或其组合。
应当注意，为了清楚，在图12的俯视图中省略了第二阻挡层1166和第一阻挡层1064。
参考图4，在工艺步骤S435，可以从由阻挡掩模暴露的结构去除第二阻挡层。在图13A-图13D中示出了根据工艺步骤S435的示例性3D存储器结构1300的俯视图和各种截面图。
图13B示出了沿图13A中的线BB'的截面图，线BB'在第二阶梯结构760的第二区域1274中。图13C示出了沿图13A中的线CC'的截面图，线CC'在第二阶梯结构760的第一区域1272中。如先前所论述，阻挡掩模1270覆盖第二阶梯结构760的第一区域1272。阻挡掩模暴露包括第二阶梯结构760的第二区域1274和分隔区域863中的分隔壁865的暴露结构1276。因此，可以从例如第二阶梯结构760的第二区域1274中的暴露结构1276去除第二阻挡层1166。类似地，也可以从分隔区域863中的分隔壁865去除第二阻挡层1166。即，可以从分隔壁865去除第二阻挡层1166(或电介质材料)的第一部分。并且可以从第二阶梯结构760的第二区域1274去除第二阻挡层1166的第二部分。因此，第二阻挡层1166可以形成在阶梯结构的第一区域中。
在一些实施例中，可以相对于第一阻挡层1064选择性地去除第二阻挡层1166。例如，可以以比第一阻挡层1064的速率高得多的速率来蚀刻第二阻挡层1166。可以通过使用任何适合的蚀刻工艺(例如，干法蚀刻、湿法蚀刻或其组合)来去除第二阻挡层1166。在一些实施例中，可以通过RIE来蚀刻第二阻挡层1166。
图13D示出沿图13A中的线AA'的截面图，线AA'穿过第二阶梯结构760的暴露结构1276和第一区域1272。由于分隔壁865与第二阶梯梯级762之间的拓扑结构，在一些实施例中，第二阻挡层1166和第一阻挡层1064可以覆盖分隔壁865的侧壁。也参见图9。在一些实施例中，在工艺步骤S435期间，也可以去除在分隔壁865的侧壁上的第二阻挡层1166，停止于下方的第一阻挡层1064上。在该示例中，从分隔壁865的侧壁去除第二阻挡层1166可以通过各向同性蚀刻工艺(例如，各向同性RIE、湿法蚀刻等)来执行，其中除了在垂直方向上进行蚀刻之外，还可以横向地蚀刻第二阻挡层1166。
随着3D NAND存储器的存储容量增加，第一电介质层452和第二电介质层454的数量也增加。结果，分隔壁865与第二阶梯结构760之间的拓扑结构也增加。通过使用阻挡掩模1270，可以各向同性地(即，垂直地和横向地)蚀刻第二阻挡层1166，这可以大大减少蚀刻时间和在横向表面上过蚀刻的风险。
在从暴露结构1276去除第二阻挡层1166之后，可以剥离阻挡掩模1270(图12中)。如图13A-图13D所示，在完成工艺步骤S435之后，第二阻挡层1166覆盖第二阶梯结构760的第一区域1272，其中可以从其他区域去除第二阻挡层1166。
参考图4，在工艺步骤S440，绝缘层可以设置在交替电介质堆叠体的第二阶梯结构和分隔壁上。图14A-图14C分别示出了根据工艺步骤S440的沿线AA'、BB'和CC'(参见图13A)的示例性3D存储器结构1400的截面图。
如图14A-图14C所示，3D存储器结构1400包括绝缘层1480，绝缘层1480设置在交替电介质堆叠体450的第二阶梯结构760上方的第二阻挡层1166和第一阻挡层1064以及分隔壁865上。绝缘层1480至少覆盖第二阻挡层1166的顶表面(远离衬底330的表面)和侧壁。绝缘层1480可以保护第二阻挡层1166在去除第二电介质层454时的后续工艺中不被蚀刻。
绝缘层1480可以包括任何适合的绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、TEOS、旋涂玻璃、低k电介质材料，例如掺碳氧化物(CDO或SiOC或SiOC:H)或掺氟氧化物(SiOF)等。绝缘层1480可以通过CVD、PVD、ALD、溅射、蒸发等设置。在一些实施例中，绝缘层1480可以具有在交替电介质堆叠体450的第二阶梯结构760和分隔壁865上方的平坦顶表面。可以使用CMP来平坦化绝缘层1480。
参考图4，在工艺步骤S445，可以在分隔壁中形成栅极线缝隙(GLS)开口，其中GLS开口垂直穿透交替电介质堆叠体。图15A-图15B中示出了根据工艺步骤S445的示例性3D存储器结构1500的俯视图和截面图。
如图15A中所示，3D存储器结构1500包括GLS开口1582，GLS开口1582平行于第二阶梯结构760沿WL方向横向延伸。在一些实施例中，GLS开口1582可以形成在交替电介质堆叠体450的分隔壁865中。
图15B示出了沿图15A中的线AA'的截面图。GLS开口1582在垂直于衬底330的z方向上穿透交替电介质堆叠体450的绝缘层1480和分隔壁865。在一些实施例中，GLS开口1582进一步延伸到衬底330中。GLS开口1582可以通过光刻工艺和蚀刻工艺形成。蚀刻工艺可以包括任何适合的干法蚀刻、湿法蚀刻或其组合。
如前所述，在工艺步骤S435，可以从暴露结构1276去除第二阻挡层1166。因此，GLS开口1582在BL方向(也称为第三方向，第三方向平行于衬底330并且垂直于WL方向或第二方向)上远离(或离开)第二阻挡层1166，其中第二阻挡层1166位于第二阶梯梯级762上的第一区域1272中。结果，第二阻挡层1166可以由绝缘层1480从顶部和侧面覆盖，而不会被GLS开口1582暴露。
参考图4，在工艺步骤S450，可以通过GLS开口去除交替电介质堆叠体(包括分隔壁和第二阶梯结构)中的第二电介质层。图16A-图16C分别示出了根据工艺步骤S450的沿线AA'、BB'和CC'(参见图15A)的示例性3D存储器结构1600的截面图。
如图16A-图16C所示，3D存储器结构1600包括横向隧道1684，其中，可以相对于第一电介质层452和第一阻挡层1064选择性地去除交替电介质堆叠体450的第二电介质层454。横向隧道1684可以在相邻的第一电介质层452之间沿横向方向上延伸。注意，本文使用的术语“横向/横向地”表示平行于衬底330的顶表面330f的平面。
如前所述，交替电介质堆叠体450中的第二电介质层454(参见图15B)也可以被称为牺牲层，并且第二电介质层454可以从第一电介质层452之间选择性地去除。即，第二电介质层454的蚀刻工艺可以在第一电介质层452上停止。第二电介质层454可以通过各向同性干法蚀刻和/或湿法蚀刻来去除。在干法/湿法蚀刻中使用的等离子体和/或化学物质可以从GLS开口1582垂直地和横向地行进。例如，等离子体和/或化学物质可以沿着WL方向和/或BL方向从GLS开口1582朝向第二阶梯结构760行进(也参见图15A)。在一些实施例中，第二电介质层454可以是氮化硅，并且第一电介质层452可以是氧化硅。在该示例中，可以使用CF4、CHF3、C4F8、C4F6和CH2F2等中的一种或多种蚀刻剂通过RIE去除第二电介质层454。在一些实施例中，可以使用诸如磷酸的湿法蚀刻来去除第二电介质层454。
当用于去除第二电介质层454(例如，氮化硅)的蚀刻工艺对第一阻挡层1064(例如，氧化硅)具有选择性时，除了第一电介质层452(例如，氧化硅)之外，设置在第二阶梯结构760上的第一阻挡层1064也可以用作蚀刻停止层。例如，当第二阻挡层1166与第二电介质层454都可以在工艺步骤S450期间去除(即，都包括氮化硅)时，覆盖第二阶梯梯级762的顶表面(即，横向表面)与垂直表面(即，侧壁)的第一阻挡层1064可以保护第二阻挡层1166不会被从下方的横向隧道1684(参见图16C)蚀刻。第一阻挡层1064的形成在阶梯结构的横向表面上的部分可以用作在垂直于衬底330的z方向上的蚀刻工艺的蚀刻停止层。第一阻挡层1064的形成在阶梯结构760的垂直侧壁上的部分可以用作在平行于衬底330的前表面330f的WL方向和BL方向上的蚀刻工艺的蚀刻停止层。
如前所述，通过在工艺步骤S430和S435使用阻挡掩模1270，第二阻挡层1166可以从暴露结构1276去除，并且由此远离或离开GLS开口1582。第二阻挡层1166可以由分隔壁865附近的绝缘层1480覆盖和保护。因此，穿过GLS开口1582行进的蚀刻化学剂不会侵蚀第二阻挡层1166(参见图16A)，并且不会在第一阻挡层1064的顶部上形成额外的横向隧道。
参考图4，在工艺步骤S455，第一导电材料可以设置在穿过GLS开口的横向隧道内部，以在第一电介质层之间形成导电层。图17A-图17C分别显示了根据工艺步骤S455的沿线AA'、BB'和CC'(见图15A)的示例性3D存储器结构1700的截面图。
如图17A-图17C所示，3D存储器结构1700包括导电层1786，导电层1786设置在穿过GLS开口1582的横向隧道1684(图16A-图16C)内部。导电层1786可以设置在相邻的第一电介质层452之间，其中导电层1786和第一电介质层452可以形成交替的导电层和电介质层的膜堆叠体335(如图3中)。
在一些实施例中，可以通过用第一导电材料填充横向隧道来形成导电层1786。用于导电层1786的第一导电材料可以包括金属或金属合金，例如钨(W)、铝(Al)、钛(Ti)、铜(Cu)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、AlTi或其任何组合。在一些实施例中，用于导电层1786的第一导电材料还可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他适合的材料和/或其组合。在一些实施例中，多晶材料可以与任何适合类型的掺杂剂结合，掺杂剂例如硼、磷、砷或其任何组合。在一些实施例中，第一导电材料也可以是诸如非晶硅的非晶半导体。在一些实施例中，可以使用适合的沉积方法(例如化学气相沉积(CVD)(例如LPCVD、PECVD、MOCVD、RTCVD等)、物理气相沉积(PVD)、溅射、蒸发、原子层沉积(ALD)或其任何组合)来设置第一导电材料。在一些实施例中，导电层1786(或第一导电材料)包括通过CVD沉积的钨(W)。
在一些实施例中，可以在设置导电层1786之前，将栅极电介质层1785设置在横向隧道1684(图16A-图16C中)内部。在一些实施例中，栅极电介质层1785围绕导电层1786。例如，在z方向上，栅极电介质层1785设置在第一电介质层452与导电层1786之间。在WL方向或BL方向上，栅极电介质层1785设置在导电层1786与第一阻挡层1064之间。栅极电介质层1785可以包括任何适合的绝缘体，例如，氧化硅、氮化硅、氮氧化硅和/或其任何适合的组合。栅极电介质层1785还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。可以通过一种或多种适合的沉积工艺(例如CVD、PVD和/或ALD)来沉积栅极电介质层1785。
在一些实施例中，蚀刻和清洁工艺可以用于去除GLS开口1582的侧壁上的过量第一导电材料。因此，膜堆叠体335的每个导电层1786可以彼此电隔离。在一些实施例中，也可以例如通过CMP去除绝缘层1480的顶部上的过量第一导电材料。
在完成工艺步骤S455之后，第二电介质层454可以由导电层1786替换，并且交替电介质堆叠体450变成交替导电层和电介质层的膜堆叠体335。因此，第二阶梯结构760变成第三阶梯结构1760，并且第二阶梯梯级762变成第三阶梯梯级1762。
然而，如果不使用阻挡掩模1270，并且在GLS开口1582附近没有去除第二阻挡层1166(参见图21A-图21C)，则如果第二阻挡层1166和第二电介质层454由相同的材料(例如，氮化硅)制成，则可以在工艺步骤S450将第二阻挡层1166与第二电介质层454一起去除。可以在绝缘层1480下方形成额外的隧道2184。在工艺步骤S455期间，也可以在绝缘层1480下方形成额外的导电层2186。额外的导电层2186可能引起电路短路和/或增加泄漏。此外，为了完全填充额外的隧道2184，额外的导电层2186的厚度“t”需要至少为第二阻挡层1166的厚度。然而，如果GLS开口1582不足够宽，例如具有宽度w＜t，则GLS开口1582可以在填满额外的隧道2184之前被填充且倾斜。在额外的导电层2186中所得到的接缝可能导致结构问题(例如，降低机械强度、吸引缺陷和化学物质等)，并且由此降低产品产量。因此，通过使用阻挡掩模1270去除第二阻挡层1166可以改进3D NAND闪存存储器的制造工艺。
参考图4，在工艺步骤S460，GLS填充物可以设置在GLS开口内部以形成GLS。图18A-图18B中示出了根据工艺步骤S460的示例性3D存储器结构1800的俯视图和截面图。
如图18A和图18B所示(沿线AA')，3D存储器结构1800包括在相邻第三阶梯结构1760之间的栅极线缝隙(GLS)216(类似于图2-图3中的缝隙结构216)。GLS 216可以形成在分隔区域863中的分隔壁865中。GLS 216沿着WL方向横向延伸。
GLS 216在z方向上穿透绝缘层1480、第一阻挡层1064和交替的导电层和电介质层的膜堆叠体335。在一些实施例中，GLS 216可以进一步延伸到衬底330中。
GLS 216包括设置在GLS开口1582内部的GLS填充物1888(图17A)。GLS填充物1888可以包括任何适合的绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺硼或磷的氧化硅、掺碳氧化物(CDO或SiOC或SiOC:H)、或掺氟氧化物(SiOF)、或其任何组合。可以通过使用例如ALD、CVD(例如PECVD、RTCVD、LPCVD等)、PVD、溅射、蒸发或任何其他适合的膜沉积技术来沉积GLS填充物1888。
在一些实施例中，可以通过蚀刻(例如RIE)或CMP去除GLS开口1582外部的GLS填充物1888。这样，GLS 216可以与绝缘层1480共面。
如关于图2和图3所述，GLS 216可以将存储单元(例如，存储器块103)划分为子存储单元(例如，存储器指状物218)，其中子存储单元可以独立地执行读取和/或编程操作。因此，可以改进3D NAND存储器的读取和编程速度。
参考图4，在工艺步骤S465，可以形成触点开口以暴露第三阶梯结构的导电层中的一个导电层的一部分。在图19A-图19B中示出了根据工艺步骤S465的示例性3D存储器结构1900的俯视图和截面图。
如图19A所示，3D存储器结构1900包括第三阶梯结构1760的第一区域1272中的触点开口1990。如图19B中沿着CC'线的截面图所示，触点开口1990在z方向上穿透绝缘层1480、第二阻挡层1166和第一阻挡层1064，并且暴露导电层1786的一部分。在一些实施例中，每个触点开口1990暴露第三阶梯结构1760的导电层1786中的一个导电层的一部分。
在一些实施例中，形成触点开口1990包括相对于第二阻挡层1166选择性地蚀刻绝缘层1480，其中第二阻挡层1166可以用作蚀刻停止。然后，可以蚀刻第二阻挡层1166和第一阻挡层1064，以暴露出导电层1786在触点开口1990内部的一部分。
在一些实施例中，光致抗蚀剂或聚合物材料可以用作用于蚀刻触点开口1990的掩模层。由于阶梯结构的拓扑结构，触点开口1990的深度取决于阶梯梯级的位置。用于下阶梯梯级的触点开口1990可以比用于上阶梯梯级的触点开口1990深得多。因此，更接近衬底330的第三阶梯梯级1762的触点开口1990需要比远离衬底330的触点开口1990更长的蚀刻时间。可以使用选择性蚀刻工艺，使得绝缘层1480的蚀刻速率比第二阻挡层1166高得多。即，在用于触点开口1990的蚀刻工艺期间，第二阻挡层1166可以用作蚀刻停止层，并且可以保护下层结构，直到所有的触点开口1990都形成在第三阶梯结构1760的第二阻挡层1166的顶部上为止。接着，可以去除第二阻挡层1166与第一阻挡层1064在触点开口1990内部的部分。
在一些实施例中，当在设置导电层1786之前设置栅极电介质层时，蚀刻还包括去除触点开口1990内部的栅极电介质层。
用于触点开口1990的蚀刻工艺可以包括干法蚀刻、湿法蚀刻和/或其组合。当绝缘层1480是氧化硅，并且第二阻挡层1166是氮化硅时，蚀刻氧化硅可以使用利用化学蚀刻剂(例如CF4、CHF3、C2F6、C3F6和/或其任何组合)的各向异性RIE，并且蚀刻氮化硅可以使用利用化学蚀刻剂(例如O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其组合)的RIE。此处列出的蚀刻工艺和化学剂仅是示例，并且不应被如此限制。
因为第二阻挡层1166可以在用于触点开口1990的蚀刻工艺期间用作蚀刻停止，所以第二阻挡层1166可以包括足以保护下层结构的厚度。例如，第二阻挡层1166可以包括在10nm至500nm之间的范围内的厚度，更具体地在50nm至500nm之间的范围内的厚度。如前面相关于图16A-图16C、图17A-图17C和图21A-图21B所述，通过使用阻挡掩模1270，可以将第二阻挡层1166从GLS开口1582拉回。在去除第二电介质层454和形成横向隧道1684期间，第二阻挡层1166可以由绝缘层1480和第一阻挡层1064围绕。由此可以避免额外的隧道2184和额外的导电层2186。因此，第二阻挡层1166的厚度可以针对触点开口1990的蚀刻工艺来优化，而不受额外的隧道2184和/或额外的导电层2186的限制。即，第二阻挡层1166的厚度可以增加，以在第三阶梯结构1760上形成触点开口1990时提供足够的蚀刻停止功能。
参考图4，在工艺步骤S470，第二导电材料可以设置在触点开口内部以形成用于第三阶梯结构的触点结构。图20A中示出了根据工艺步骤S470的示例性3D存储器结构2000的俯视图。图20B-图20D示出了沿图20A中的线CC'、AA'和BB'的3D存储器结构2000截面图。
如图20A和图20B所示，3D存储器结构2000包括在第三阶梯结构1760的第一区域1272中的触点结构214。触点结构214(类似于图2-图3中所示的触点结构)包括设置在触点开口1990(图19A-图19B中)内部的第二导电材料1992。触点结构214在z方向上穿透绝缘层1480、第二阻挡层1166和第一阻挡层1064。触点结构214可以通过第三阶梯结构1760接触膜堆叠体335的导电层1786中的一个导电层。在一些实施例中，当在设置导电层1786之前设置栅极电介质层1785时，触点结构214也穿透栅极电介质层1785。
在一些实施例中，触点开口1990内部的第二导电材料1992可以与导电层1072直接接触。第二导电材料1992可以包括任何适合的导电材料，例如金属或金属化合物，例如钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)和/或其任何组合。可以使用适合的沉积方法(例如CVD、PVD、ALD、溅射、蒸发等)来沉积金属或金属化合物。第二导电材料1992也可以是金属硅化物，包括WSix、CoSix、NiSix或AlSix等。可以通过直接在触点开口1990内部的多晶硅层上设置金属层，并且然后应用热退火工艺，接着去除未反应的金属，来形成金属硅化物材料。在一些实施例中，第二导电材料1992包括通过CVD沉积的TiN/W/TiN的组合。
触点结构214的形成还可以包括平坦化工艺，例如CMP，以去除绝缘层1480顶部上的过量第二导电材料1992。如图20B中所示，触点结构214可以与绝缘层1480共面。
本公开内容还提供了一种使用上述方法制造的3D存储器器件。
参考图20A-图20D，3D存储器结构2000包括交替的导电层和电介质层的膜堆叠体335。膜堆叠体335包括在垂直于衬底330的z方向上堆叠的交替地设置在衬底330上的导电层1786和第一电介质层452。在一些实施例中，第一电介质层452包括氧化硅，并且导电层包括钨。
第三阶梯结构1760(也称为阶梯结构)可以设置在阶梯区域210中的膜堆叠体335中。第三阶梯结构1760在WL方向上延伸，并且包括沿着WL方向(即，面向WL方向)上升和下降的第三阶梯梯级1762(也称为阶梯梯级)。第三阶梯梯级1762或“梯级层”指的是在平行于衬底表面330f的表面中具有相同横向尺寸的层堆叠体。每个第三阶梯梯级在比下面的第三阶梯梯级短的长度处终止。
膜堆叠体335还包括在分隔区域863中的分隔壁865。分隔壁865在WL方向上平行于第三阶梯结构1760延伸。分隔壁865与第三阶梯结构1760相邻。
3D存储器结构2000还包括第一阻挡层1064和第二阻挡层1166。第一阻挡层1064可以设置在第三阶梯结构1760上，覆盖第三阶梯梯级1762的顶表面和侧壁。不同于第一阻挡层1064的第二阻挡层1166可以设置在第三阶梯结构1760的第一区域1272中的第一阻挡层1064上，其中第一区域1272位于第三阶梯结构1760的中心。第一区域1272沿WL方向延伸。即，第二阻挡层1166可以设置在第三阶梯结构1760的中心，覆盖第三阶梯梯级1762的中心部分。可以从第三阶梯结构1760的第二区域1274去除第二阻挡层1166。沿着WL方向延伸的第二区域1274与分隔壁865相邻。在一些实施例中，第二区域1274位于第一区域1272的每一侧上。在一些实施例中，第一阻挡层包括氧化硅，并且第二阻挡层包括氮化硅。在一些实施例中，第一阻挡层1064具有在10nm至100nm之间的范围内的厚度，并且第二阻挡层1166具有在50nm至500nm之间的范围内的厚度。
3D存储器结构2000还包括在z方向上垂直穿透膜堆叠体335的GLS 216。在一些实施方式中，GLS 216进一步延伸到衬底330中。GLS 216平行于WL方向并且平行于第三阶梯结构1760延伸。GLS 216平行于第三阶梯结构1760的第一区域1272和第二区域1274延伸。在一些实施例中，第二阻挡层1166在BL方向上远离GLS 216。GLS 216可以包括GLS填充物1888，其中GLS填充物1888可以包括任何适合的绝缘材料，例如氧化硅、氮化硅、氧氮化硅、TEOS等。
3D存储器结构2000还包括绝缘层1480，绝缘层1480设置在膜堆叠体335的第三阶梯结构1760和分隔壁865上方的第一阻挡层1064和第二阻挡层1166上。在一些实施例中，GLS 216可以与绝缘层1480共面。GLS 216被配置为将存储器块划分为子存储单元(例如，存储器指状物)
3D存储器结构2000还包括形成在第三阶梯结构1760的第三阶梯梯级1762上的触点结构214，触点结构214可以提供到交替的导电层和电介质层的膜堆叠体335的导电层1786的电连接。在一些实施例中，触点结构214可以设置在阶梯结构的第一区域1272中。触点结构214垂直穿透绝缘层、第二电介质层和第一电介质层以接触膜堆叠体335的导电层1786中的一个导电层的一部分。
在一些实施例中，导电层1786可以电连接到3D存储器器件的底部选择栅极332(图3中)、控制栅极或字线333或顶部选择栅极334。在一些实施例中，3D存储器器件可以包括存储器串212(参见图2-图3)，存储器串212在z方向上垂直穿透膜堆叠体335，其中控制栅极333与存储器串212之间的交叉可以形成存储器单元340，如图2-图3中所示的。
图22示出了根据本公开内容的一些实施例的具有存储系统10的示例性系统S1的框图。系统S1可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR，virtual reality)设备、增强现实(AR，argument reality)设备或其中具有存储装置的任何其他适合的电子设备。存储系统10(也称为NAND存储系统)可以包括存储器控制器20和一个或多个半导体存储器芯片25-1、25-2、25-3、…、25-n。每个半导体存储器芯片25(此后仅称为“存储器芯片”)可以是NAND芯片(即，“闪存”、“NAND闪存”或“NAND”)。存储系统10可以通过存储器控制器20与主计算机15通信，其中存储器控制器20可以经由一个或多个存储器通道30-1、30-2、30-3、…、30-n连接到一个或多个存储器芯片25-1、25-2、25-3、…、25-n。在一些实施例中，每个存储器芯片25可以由存储器控制器20经由存储器通道30来管理。
在一些实施例中，主计算机15可以包括电子设备的处理器，例如中央处理单元(CPU，central processing unit)，或者片上系统(SoC，system-on-chip)，例如应用处理器(AP，application processor)。主计算机15发送要存储在NAND存储系统或存储系统10处的数据，或者通过读取存储系统10来检索数据。
存储器控制器20可以处理从主计算机15接收的I/O请求，确保数据完整性和有效存储，并且管理存储器芯片25。为了执行这些任务，控制器运行固件21，固件21可以由控制器20内部的一个或多个处理器22(例如，微控制器单元，CPU)执行。例如，控制器20运行固件21以将逻辑地址(即，由与主机数据相关联的主机利用的地址)映射到存储器芯片25中的物理地址(即，存储数据的实际位置)。控制器20还运行固件21以管理存储器芯片25中的有缺陷的存储器块，其中固件21可以将逻辑地址重新映射到不同物理地址，即，将数据移动到不同物理地址。控制器20也可以包括一个或多个存储器23(例如DRAM、SRAM、EPROM等)，存储器23可以用于存储固件21所使用的各种元数据，在一些实施例中，存储器控制器20还可以通过纠错码(ECC，error correction code)引擎29来执行错误恢复。ECC可以用于检测和校正在每个存储器芯片25内发生的原始位错误。
存储器通道30可以经由数据总线在存储器控制器20与每个存储器芯片25之间提供数据并且控制通信。存储器控制器20可以根据芯片启用信号选择存储器芯片25中的一个存储器芯片。
在一些实施例中，图22中的每个存储器芯片25可以包括一个或多个存储器管芯2201，其中每个存储器管芯2201可以包括如图1-图3中所示的3D NAND存储器100。在一些实施例中，一个或多个存储器管芯2201中的每一个存储器管芯可以包括图20A-图20D中所示的3D存储器器件2000，3D存储器器件2000可以使用图4中的方法400来制造，在一些实施例中，存储器控制器20可以被配置为控制三维存储器器件(例如，3D NAND存储器100)的操作，该控制器与三维存储器器件连接。
存储器控制器20和一个或多个存储器芯片25可以集成到各种类型的存储设备中，例如，包括在相同的封装中，例如通用闪存存储(UFS，universal Flash storage)封装或eMMC封装。即，存储系统10可以被实施和封装到不同类型的终端电子产品中。在如图23A所示的一个示例中，存储器控制器20和单个存储器芯片25可以被集成到存储器卡26中。存储器卡26可以包括PC卡(PCMCIA(personal computer memory card internationalassociation)，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM，smart media)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡26还可以包括将存储器卡26与主机(例如，图22中的主计算机15)耦接的存储器卡连接器24。在如图23B所示的另一示例中，存储器控制器20和多个存储器芯片25可以被集成到固态驱动器(SSD，solid state drive)27中。SSD 27还可以包括将SSD 27与主机(例如，图22中的主计算机15)耦接的SSD连接器28。
图24示出了根据本公开内容的一些实施例的存储器管芯2201的示意图。在一个示例中，存储器管芯2201可以包括图1中的3D存储器器件100，3D存储器器件100具有图3中所示的3D存储器阵列结构300。在该示例中，存储器管芯2201还可以包括图20A-图20D中所示的3D存储器结构2000。在一些实施例中，存储器管芯2201包括一个或多个存储器块103(例如，103-1、103-2)。每个存储器块103包括存储器串212。每个存储器串212包括存储器单元340。共享相同字线的存储器单元340形成存储器页432。存储器串212还可以在每一端处包括至少一个场效应晶体管(例如，MOSFET)，所述场效应晶体管分别由底部选择栅极(BSG)332和顶部选择栅极(TSG)334控制。顶部选择晶体管334-T的漏极端子可以连接到位线341，并且底部选择晶体管332-T的源极端子可以连接到阵列公共源极(ACS)430。ACS 430可以由整个存储器块中的存储器串212共享，并且还被称为公共源极线。
存储器管芯2201还可以包括外围电路2402，外围电路2402包括许多数字、模拟和/或混合信号电路以支持存储器块103的功能，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器52、控制电路70、电压发生器65和输入/输出缓冲器55。这些电路可以包括有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。
存储器块103可以经由字线(“WL”)333、底部选择栅极(“BSG”)332和顶部选择栅极(“TSG”)334与行解码器/字线驱动器40耦接。存储器块103可以经由位线(“BL”)341与页缓冲器/感测放大器50耦接。行解码器/字线驱动器40可以响应于由控制电路70提供的X路径控制信号来选择存储器管芯2201上的存储器块103中的一个存储器块。行解码器/字线驱动器40可以根据X路径控制信号将从电压发生器65提供的电压传递到字线。在读取和编程操作期间，行解码器/字线驱动器40可以根据从控制电路70接收的X路径控制信号将读取电压Vread和编程电压Vpgm传递到选定字线，并且将通过电压Vpass传递到非选定字线。
列解码器/位线驱动器52可以根据从控制电路70接收的Y路径控制信号将禁止电压Vinhibit传递到非选定位线，并且将选定位线连接到地。即，列解码器/位线驱动器52可以被配置为根据来自控制电路70的Y路径控制信号来选择或取消选择一个或多个存储器串212。页缓冲器/感测放大器50可以被配置为根据来自控制电路70的Y路径控制信号从存储器块103读取数据和向存储器块10编程(写入)数据。例如，页缓冲器/感测放大器50可以存储要编程到一个存储器页432中的一页数据。在另一示例中，页缓冲器/感测放大器50可以执行验证操作以确保数据已经被正确地编程到每个存储器单元340中。在又一示例中，在读取操作期间，页缓冲器/感测放大器50可以感测反映存储器单元340的逻辑状态(即，数据)的流过位线341的电流，并且将小信号放大到可测量的放大率。
输入/输出缓冲器55可以从/向页缓冲器/感测放大器50传递I/O数据，以及向控制电路70传递地址ADDR或命令CMD。在一些实施例中，输入/输出缓冲器55可以用作存储器芯片25上的存储器控制器20(图1中)和存储器管芯2201之间的接口。
控制电路70可以响应于由输入/输出缓冲器55传递的命令CMD来控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50以对选定存储器单元进行编程。在读取操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50以读取选定存储器单元。X路径控制信号和Y路径控制信号包括行地址X-ADDR和列地址Y-ADDR，它们可以用于定位存储器块103中的选定存储器单元。行地址X-ADDR可以包括页索引、块索引和面索引，以分别标识存储器页432、存储器块103和存储器面101(图1中)。列地址Y-ADDR可以标识存储器页432的数据中的字节或字。
电压发生器65可以在控制电路70的控制下生成要提供给字线和位线的电压。由电压发生器65生成的电压包括读取电压Vread、编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit等。
总之，本公开内容提供了一种用于形成三维存储器器件的方法。该方法包括在垂直于衬底的第一方向上在衬底上设置交替电介质堆叠体；以及在交替电介质堆叠体中形成阶梯结构和分隔壁。阶梯结构与分隔壁在平行于衬底的第二方向上延伸，并且分隔壁与阶梯结构相邻。该方法还包括在阶梯结构上依次形成第一阻挡层和不同于第一阻挡层的第二阻挡层。该方法还包括在分隔壁中形成栅极线缝隙(GLS)开口。GLS开口在第一方向上穿透交替电介质堆叠体，并且在平行于衬底并且垂直于第二方向的第三方向上远离第二阻挡层。
本公开内容还提供了一种三维(3D)存储器器件。3D存储器器件包括膜堆叠体，膜堆叠体具有在垂直于衬底的第一方向上交替堆叠在衬底上的导电层和第一电介质层。3D存储器器件还包括：阶梯结构，阶梯结构设置在膜堆叠体中并且在平行于衬底的第二方向上延伸；以及分隔壁，分隔壁在第二方向上延伸并且定位为与阶梯结构相邻。3D存储器器件还包括栅极线缝隙(GLS)，GLS设置在分隔壁中，其中，GLS在第一方向上穿透膜堆叠体并且在第二方向上延伸。3D存储器器件还包括：第一阻挡层，第一阻挡层设置在阶梯结构上；以及第二阻挡层，第二阻挡层设置在阶梯结构的第一区域中的第一阻挡层上，其中，与第一阻挡层不同的第二阻挡层在平行于衬底并且垂直于第二方向的第三方向上远离GLS。
本公开内容还提供了一种存储器存储系统，包括三维存储器器件。3D存储器器件包括上述特征。
在本公开内容中，第二阻挡层(例如，氮化硅)可以用作蚀刻停止以形成用于阶梯结构的触点开口。通过使用阻挡掩模，在去除交替电介质堆叠体中的第二电介质层(例如，氮化硅)之前，可以去除第二阻挡层的位于栅极线缝隙周围的一部分。在将第二阻挡层从栅极线缝隙拉回后，第二阻挡层不会被导电层所替换，并且因此可以避免潜在的导电路径。第二阻挡层的厚度也不受替换工艺的限制。因此，可以提高3D存储器器件的性能和可靠性。
本公开内容还提供了一种包括三维(3D)存储器器件和外围电路的3D存储器管芯。该3D存储器器件包括：膜堆叠体，该膜堆叠体具有在垂直于衬底的第一方向上交替堆叠在衬底上的导电层和第一电介质层；阶梯结构，阶梯结构设置在膜堆叠体中并且在平行于衬底的第二方向上延伸；以及分隔壁，分隔壁在第二方向上延伸并且定位为与阶梯结构相邻。3D存储器器件还包括栅极线缝隙(GLS)，GLS设置在分隔壁中，其中，GLS在第一方向上穿透膜堆叠体并且在第二方向上延伸；第一阻挡层，第一阻挡层设置在阶梯结构上；以及第二阻挡层，第二阻挡层设置在阶梯结构的第一区域中的第一阻挡层上。与第一阻挡层不同的第二阻挡层在平行于衬底并且垂直于第二方向的第三方向上远离GLS。外围电路耦接到3D存储器器件并且被配置为支持3D存储器器件的操作。例如，外围电路可以包括功能器件，例如页缓冲器/感测放大器50、列解码器/位线驱动器52、I/O缓冲器55、电压发生器65、控制电路70和行解码器40。
具体实施例的前述描述将如此充分地揭示本公开内容的一般性质，使得其他人可以通过应用本领域的技术内的知识而在不进行过度实验的情况下、并且在不脱离本公开内容的一般概念的情况下容易地修改和/或调整此些具体实施例以用于各种应用。因此，基于本文所呈现的公开内容和指导，此类调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文的措辞或术语是为了描述而非限制的目的，使得本说明书的术语或措辞由技术人员根据公开内容和指导来解释。
以上已经借助于示出了指定功能及其关系的实施方式的功能构建块描述了本公开内容的实施例。为了便于描述，本文已经任意地限定了这些功能性构建块的边界。只要适当地执行指定的功能及其关系，就可以限定替换的边界。
发明内容和摘要部分可以阐述(一个或多个)发明人所设想的本公开内容的一个或多个但不是所有示例性实施例，并且因此，不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (43)

1.一种用于形成三维存储器器件的方法，包括：
设置交替电介质堆叠体，其中，所述交替电介质堆叠体包括在垂直于衬底的第一方向上交替堆叠在所述衬底上的第一电介质层和第二电介质层；
在所述交替电介质堆叠体中形成阶梯结构和分隔壁，其中，所述阶梯结构和所述分隔壁在平行于所述衬底的第二方向上延伸，并且所述分隔壁与所述阶梯结构相邻；
在所述阶梯结构上依次形成第一阻挡层和不同于所述第一阻挡层的第二阻挡层；以及
在所述分隔壁中形成栅极线缝隙(GLS)开口，其中，所述GLS开口在所述第一方向上穿透所述交替电介质堆叠体，并且在平行于所述衬底并且垂直于所述第二方向的第三方向上远离所述第二阻挡层。
2.根据权利要求1所述的方法，其中，在所述阶梯结构上形成所述第一阻挡层还包括：设置所述第一阻挡层以至少覆盖所述阶梯结构的阶梯梯级的侧壁。
3.根据权利要求1所述的方法，其中，在所述阶梯结构上形成所述第二阻挡层包括：
在所述阶梯结构和所述分隔壁上设置电介质材料；以及
去除所述电介质材料的设置在所述分隔壁上的第一部分。
4.根据权利要求3所述的方法，还包括：
去除所述电介质材料的设置在所述阶梯结构的与所述分隔壁相邻的第二区域中的第二部分，以在所述阶梯结构的第一区域中形成所述第二阻挡层，其中，所述第一区域和所述第二区域在所述第二方向上延伸，并且所述第一区域在所述阶梯结构的中心。
5.根据权利要求4所述的方法，还包括：
设置阻挡掩模以暴露所述分隔壁和所述阶梯结构的与所述分隔壁相邻的所述第二区域。
6.根据权利要求1所述的方法，还包括：
将GLS填充物设置在所述GLS开口内部以形成GLS，其中，所述GLS填充物包括绝缘材料。
7.根据权利要求1所述的方法，还包括：
通过所述GLS开口从所述第一电介质层之间去除所述第二电介质层以形成横向隧道；以及
将第一导电材料设置在所述横向隧道内部以形成膜堆叠体，所述膜堆叠体包括交替堆叠的导电层和所述第一电介质层。
8.根据权利要求7所述的方法，其中，去除所述第二电介质层包括：相对于所述第一电介质层和所述第一阻挡层选择性地蚀刻所述第二电介质层。
9.根据权利要求7所述的方法，还包括：
在所述阶梯结构上方的所述第二阻挡层上设置绝缘层。
10.根据权利要求9所述的方法，还包括：
形成触点结构以接触所述膜堆叠体中的所述导电层中的一个导电层。
11.根据权利要求10所述的方法，其中，形成所述触点结构包括：形成在所述第一方向上穿透所述绝缘层以暴露所述导电层中的所述一个导电层的部分的触点开口。
12.根据权利要求11所述的方法，其中，形成所述触点结构还包括：将第二导电材料设置在所述触点开口内部以接触所述导电层中的所述一个导电层的暴露部分。
13.根据权利要求11所述的方法，其中，形成所述触点开口包括：相对于所述第二阻挡层选择性地蚀刻所述绝缘层。
14.一种存储器器件，包括：
膜堆叠体，包括：
导电层和第一电介质层，所述导电层和所述第一电介质层在垂直于衬底的第一方向上交替堆叠在所述衬底上；
阶梯结构，所述阶梯结构在平行于所述衬底的第二方向上延伸；以及
分隔壁，所述分隔壁在所述第二方向上延伸并且定位为与所述阶梯结构相邻；
栅极线缝隙(GLS)，所述栅极线缝隙(GLS)设置在所述分隔壁中，其中，所述GLS在所述第一方向上穿透所述膜堆叠体并且在所述第二方向上延伸；
第一阻挡层，所述第一阻挡层设置在所述阶梯结构上；以及
第二阻挡层，所述第二阻挡层设置在所述阶梯结构的第一区域中的所述第一阻挡层上，其中，与所述第一阻挡层不同的所述第二阻挡层在平行于所述衬底并且垂直于所述第二方向的第三方向上远离所述GLS。
15.根据权利要求14所述的存储器器件，其中，所述第一阻挡层至少覆盖所述阶梯结构的阶梯梯级的侧壁。
16.根据权利要求14所述的存储器器件，还包括：
绝缘层，所述绝缘层设置在所述第二阻挡层上以覆盖所述第二阻挡层的顶表面和侧壁。
17.根据权利要求16所述的存储器器件，还包括：
触点结构，所述触点结构在所述第一方向上穿透所述绝缘层、所述第二阻挡层和所述第一阻挡层，其中，所述触点结构与所述膜堆叠体的所述导电层中的一个导电层接触。
18.根据权利要求14所述的存储器器件，其中，所述第一区域在所述阶梯结构的中心并且在所述第二方向上延伸。
19.根据权利要求18所述的存储器器件，其中，所述阶梯结构还包括第二区域，其中，所述阶梯结构的所述第二区域在所述第二方向上延伸并且位于所述分隔壁与所述第一区域之间。
20.根据权利要求14所述的存储器器件，其中，所述第一阻挡层包括氧化硅，并且所述第二阻挡层包括氮化硅。
21.根据权利要求14所述的存储器器件，其中，所述第一阻挡层包括在10nm至100nm之间的范围内的厚度。
22.根据权利要求14所述的存储器器件，其中，所述第二阻挡层包括在50nm至500nm之间的范围内的厚度。
23.根据权利要求14所述的存储器器件，其中，所述GLS包括绝缘材料，并且被配置为将存储单元划分为独立地执行读取或编程操作的子存储单元。
24.一种存储器存储系统，包括：
三维存储器器件，包括：
膜堆叠体，包括：
导电层和第一电介质层，所述导电层和所述第一电介质层在垂直于衬底的第一方向上交替堆叠在所述衬底上；
阶梯结构，所述阶梯结构在平行于所述衬底的第二方向上延伸；以及
分隔壁，所述分隔壁在所述第二方向上延伸并且定位为与所述阶梯结构相邻；
栅极线缝隙(GLS)，所述栅极线缝隙(GLS)设置在所述分隔壁中，其中，所述GLS在所述第一方向上穿透所述膜堆叠体并且在所述第二方向上延伸；
第一阻挡层，所述第一阻挡层设置在所述阶梯结构上；以及
第二阻挡层，所述第二阻挡层设置在所述阶梯结构的第一区域中的所述第一阻挡层上，其中，与所述第一阻挡层不同的所述第二阻挡层在平行于所述衬底并且垂直于所述第二方向的第三方向上远离所述GLS；以及
存储器控制器，所述存储器控制器被配置为控制所述三维存储器器件的操作，所述控制器与所述三维存储器器件连接。
25.根据权利要求24所述的存储器存储系统，其中，所述第一阻挡层至少覆盖所述阶梯结构的阶梯梯级的侧壁。
26.根据权利要求24所述的存储器存储系统，还包括：
绝缘层，所述绝缘层设置在所述第二阻挡层上以覆盖所述第二阻挡层的顶表面和侧壁。
27.根据权利要求26所述的存储器存储系统，还包括：
触点结构，所述触点结构在所述第一方向上穿透所述绝缘层、所述第二阻挡层和所述第一阻挡层，其中，所述触点结构与所述膜堆叠体的所述导电层中的一个导电层接触。
28.根据权利要求24所述的存储器存储系统，其中，所述第一区域在所述阶梯结构的中心并且在所述第二方向上延伸。
29.根据权利要求28所述的存储器存储系统，其中，所述阶梯结构还包括第二区域，其中，所述阶梯结构的所述第二区域在所述第二方向上延伸并且位于所述分隔壁与所述第一区域之间。
30.根据权利要求24所述的存储器存储系统，其中，所述第一阻挡层包括氧化硅，并且所述第二阻挡层包括氮化硅。
31.根据权利要求24所述的存储器存储系统，其中，所述第一阻挡层包括在10nm至100nm之间的范围内的厚度。
32.根据权利要求24所述的存储器存储系统，其中，所述第二阻挡层包括在50nm至500nm之间的范围内的厚度。
33.根据权利要求24所述的存储器存储系统，其中，所述GLS包括绝缘材料，并且被配置为将存储单元划分为独立地执行读取或编程操作的子存储单元。
34.一种三维(3D)存储器管芯，包括：
3D存储器器件，包括：
膜堆叠体，包括：
导电层和第一电介质层，所述导电层和所述第一电介质层在垂直于衬底的第一方向上交替堆叠在所述衬底上；
阶梯结构，所述阶梯结构在平行于所述衬底的第二方向上延伸；以及
分隔壁，所述分隔壁在所述第二方向上延伸并且定位为与所述阶梯结构相邻；
栅极线缝隙(GLS)，所述栅极线缝隙(GLS)设置在所述分隔壁中，其中，所述GLS在所述第一方向上穿透所述膜堆叠体并且在所述第二方向上延伸；
第一阻挡层，所述第一阻挡层设置在所述阶梯结构上；以及
第二阻挡层，所述第二阻挡层设置在所述阶梯结构的第一区域中的所述第一阻挡层上，其中，与所述第一阻挡层不同的所述第二阻挡层在平行于所述衬底并且垂直于所述第二方向的第三方向上远离所述GLS；以及
外围电路，所述外围电路耦接到所述3D存储器器件并且被配置为支持所述3D存储器器件的操作。
35.根据权利要求34所述的3D存储器管芯，其中，所述第一阻挡层至少覆盖所述阶梯结构的阶梯梯级的侧壁。
36.根据权利要求34所述的3D存储器管芯，还包括：
绝缘层，所述绝缘层设置在所述第二阻挡层上以覆盖所述第二阻挡层的顶表面和侧壁。
37.根据权利要求36所述的3D存储器管芯，还包括：
触点结构，所述触点结构在所述第一方向上穿透所述绝缘层、所述第二阻挡层和所述第一阻挡层，其中，所述触点结构与所述膜堆叠体的所述导电层中的一个导电层接触。
38.根据权利要求34所述的3D存储器管芯，其中，所述第一区域在所述阶梯结构的中心并且在所述第二方向上延伸。
39.根据权利要求38所述的3D存储器管芯，其中，所述阶梯结构还包括第二区域，其中，所述阶梯结构的所述第二区域在所述第二方向上延伸并且位于所述分隔壁与所述第一区域之间。
40.根据权利要求34所述的3D存储器管芯，其中，所述第一阻挡层包括氧化硅，并且所述第二阻挡层包括氮化硅。
41.根据权利要求34所述的3D存储器管芯，其中，所述第一阻挡层包括在10nm至100nm之间的范围内的厚度。
42.根据权利要求34所述的3D存储器管芯，其中，所述第二阻挡层包括在50nm至500nm之间的范围内的厚度。
43.根据权利要求34所述的3D存储器管芯，其中，所述GLS包括绝缘材料，并且被配置为将存储单元划分为独立地执行读取或编程操作的子存储单元。
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