[go: up one dir, main page]

CN114203692B - 一种高压型复合器件 - Google Patents

一种高压型复合器件 Download PDF

Info

Publication number
CN114203692B
CN114203692B CN202111410324.9A CN202111410324A CN114203692B CN 114203692 B CN114203692 B CN 114203692B CN 202111410324 A CN202111410324 A CN 202111410324A CN 114203692 B CN114203692 B CN 114203692B
Authority
CN
China
Prior art keywords
voltage
voltage jfet
jfet
polycrystalline
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111410324.9A
Other languages
English (en)
Other versions
CN114203692A (zh
Inventor
杨帆
魏小康
肖逸凡
李海松
易扬波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi Chipown Micro Electronics Ltd
Original Assignee
Wuxi Chipown Micro Electronics Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi Chipown Micro Electronics Ltd filed Critical Wuxi Chipown Micro Electronics Ltd
Priority to CN202111410324.9A priority Critical patent/CN114203692B/zh
Publication of CN114203692A publication Critical patent/CN114203692A/zh
Application granted granted Critical
Publication of CN114203692B publication Critical patent/CN114203692B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10Integrated device layouts

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明揭示了一种高压型复合器件,在高压JFET器件衬底内设置有高压JFET漏极耐压漂移区及高压JFET源极区,还包括高压JFET漏极有源区、高压JFET源极有源区;二极管结构设置于高压JFET漏极有源区上方、由第一多晶层及第二多晶层构成,多晶层间以PN结相连接;在高压JFET漏极有源区与二极管结构之间设置有一层栅氧化物,高压JFET漏极耐压漂移区的上方还设置一层场氧化物,场氧化物的上端面设置有高压JFET栅极。本发明基于目前常用的高压JEFT加工工艺,在不增加额外的器件面积及工艺层次的基础上实现了对包含高压JFET和稳流二极管的复合器件的制备。

Description

一种高压型复合器件
技术领域
本发明涉及一种高压型复合器件,属于半导体技术领域。
背景技术
结型场效应晶体管(Junction Field-Effect Transistor,JFET)与二极管是半导体领域内常见的两种器件,在现有工艺条件下,要实现高耐压JFET与稳流二极管之间的电气连接,在器件制备过程中通常需要进行耐压隔离制备。这样一来,不仅会大大增加整体电路实现的版图面积、使得器件成品很难满足小型化的需要,而且还会使得整个器件的制备过程变得越发繁复、工艺层次增加,进而导致生产企业在成本、时间方面的消耗增加。
也由于以上工艺现状,近年来也有一些半导体领域内的企业开始尝试提出新的复合器件结构以克服上述不足,但截至目前,这些新的复合器件结构并不能得到行业内的广泛认可,仍然存在着加工成本过高、工艺难度大等问题。因此,亟需一种全新的技术方案,在不增加额外的器件面积及工艺层次的基础上实现了对包含高压JFET和稳流二极管的复合器件的制备。
发明内容
鉴于现有技术存在上述缺陷,本发明的目的是提出一种高压型复合器件及其制备方法,具体如下。
一种高压型复合器件,包括高压JFET器件衬底以及二极管结构;
在所述高压JFET器件衬底内设置有高压JFET漏极耐压漂移区及高压JFET源极区,所述高压JFET漏极耐压漂移区与所述高压JFET源极区之间互不连通,所述高压JFET漏极耐压漂移区内设置有高压JFET漏极有源区,所述高压JFET源极区内设置有高压JFET源极有源区;
所述二极管结构设置于所述高压JFET漏极有源区上方,所述二极管结构由制备在一起的第一多晶层及第二多晶层构成,所述第一多晶层与所述第二多晶层以PN结相连接;
在所述高压JFET漏极有源区与所述二极管结构之间设置有一层栅氧化物,在所述高压JFET器件衬底上、所述高压JFET漏极耐压漂移区的上方还设置一层场氧化物,所述场氧化物的上端面设置有高压JFET栅极。
优选地,所述第一多晶层为N型离子注入的多晶层,所述第二多晶层为P型离子注入的多晶层。
优选地,还包括两根金属连接导线、分别为第一金属连接导线及第二金属连接导线,所述第一金属连接导线的两端分别连接至所述第一多晶层和高压JFET漏极有源区,所述第二金属连接导线的一端连接至所述第二多晶层;
在两根所述金属连接导线与所述二极管结构之间设置有一层介质层。
优选地,所述二极管结构由制备在一起的多个第一多晶层及多个第二多晶层构成,所述第一多晶层与所述第二多晶层以交替形式排布,相邻的所述第一多晶层与所述第二多晶层之间以PN结相连接。
优选地,在所述高压JFET器件衬底内设置有两个所述高压JFET源极区,两个所述高压JFET源极区并排设置且二者之间互不连通,每个所述高压JFET源极区内均设置有一个所述高压JFET源极有源区,所述场氧化物的上端面设置有两个高压JFET栅极,每个所述高压JFET栅极均与一个所述高压JFET源极区相对应。
与现有技术相比,本发明的优点主要体现在以下几个方面:
本发明所提出的一种高压型复合器件及其制备方法,基于目前常用的高压JEFT加工工艺,在不增加额外的器件面积及工艺层次的基础上实现了对包含高压JFET和稳流二极管的复合器件的制备。
本发明的技术方案充分地利用了现有的工艺能力,保证了工艺层次、节省了整个器件制备过程的工序,帮助生产企业提升了的加工效率、降低了加工成本。
同时,由本发明技术方案所形成的复合器件上,包含了常规高压JFET器件和一个制备于高压JFET器件漏极有源区之上的二极管器件,其中的二极管器件包含了N型注入层、P型注入层、多晶层、金属连接层和钝化层,整个复合器件成品的集成度高、器件面积小,在一定程度上满足了器件小型化的需求。
以下便结合实施例附图,对本发明的具体实施方式作进一步的详述,以使本发明技术方案更易于理解、掌握。
附图说明
图1为本发明的高压型复合器件一种制备结构的平面俯视图;
图2为图1中结构在Q1-Q1’处的剖面图;
图3为图1中结构在Q2-Q2’处的剖面图;
图4为本发明的高压型复合器件另一种制备结构的平面俯视图;
图5为图4中结构在Q3-Q3’处的剖面图;
图6为本发明的高压型复合器件又一种制备结构的平面俯视图;
图7为本发明的高压型复合器件再一种制备结构的平面俯视图。
其中:100、高压JFET器件衬底;101、高压JFET漏极耐压漂移区;102、高压JFET漏极有源区;103、第一多晶层;104、第二多晶层;105、场氧化物;106、栅氧化物;107、高压JFET源极区;108、高压JFET源极有源区;109、高压JFET栅极;110、介质层;200、第一金属连接导线;201、第二金属连接导线。
具体实施方式
本发明的目的是提出一种高压型复合器件及其制备方法,具体方案如下。
如图1所示是本发明的高压型复合器件一种制备结构的平面俯视图,其在Q1-Q1’处的剖面图如图2所示、其在Q2-Q2’处的剖面图如图3所示,所述高压型复合器件包括高压JFET器件衬底100以及二极管结构。
在所述高压JFET器件衬底100内设置有高压JFET漏极耐压漂移区101、用以实现高耐压,还设置有高压JFET源极区107,所述高压JFET漏极耐压漂移区101与所述高压JFET源极区107之间互不连通,所述高压JFET漏极耐压漂移区101内设置有高压JFET漏极有源区102,所述高压JFET源极区107内设置有高压JFET源极有源区108。
所述二极管结构设置于所述高压JFET漏极有源区102上方,所述二极管结构由制备在一起的第一多晶层103及第二多晶层104构成,所述第一多晶层103与所述第二多晶层104以PN结相连接。
在所述高压JFET漏极有源区102与所述二极管结构之间设置有一层栅氧化物106、用以实现所述高压JFET漏极有源区102与所述二极管结构之间的电气隔离,在所述高压JFET器件衬底100上、所述高压JFET漏极耐压漂移区101的上方还设置一层场氧化物105,所述场氧化物105的上端面设置有高压JFET栅极109。
在本发明的方案中,所述第一多晶层103为N型离子注入的多晶层,所述第二多晶层104为P型离子注入的多晶层。
图4所示的是本发明的高压型复合器件另一种制备结构的平面俯视图,其在Q3-Q3’处的剖面图如图5所示,在这一制备结构中,还包括两根金属连接导线、分别为第一金属连接导线200及第二金属连接导线201,所述第一金属连接导线200的两端分别连接至所述第一多晶层103和高压JFET漏极有源区102,所述第二金属连接导线201的一端连接至所述第二多晶层104。在两根所述金属连接导线与所述二极管结构之间设置有一层介质层110、用以实现金属连接导线与所述二极管结构之间的电气隔离。
图6所示的是本发明的高压型复合器件又一种制备结构的平面俯视图,在这一制备结构中,所述二极管结构由制备在一起的多个第一多晶层103及多个第二多晶层104构成,所述第一多晶层103与所述第二多晶层104以交替形式排布,相邻的所述第一多晶层103与所述第二多晶层104之间以PN结相连接。与第一种制备结构相比,此种结构展示的是一种二极管串接复合器件,可不限制二极管串接数量。
图7所示的是本发明的高压型复合器件再一种制备结构的平面俯视图,在这一制备结构中,在所述高压JFET器件衬底100内设置有两个所述高压JFET源极区107,两个所述高压JFET源极区107并排设置且二者之间互不连通,每个所述高压JFET源极区107内均设置有一个所述高压JFET源极有源区108,所述场氧化物105的上端面设置有两个高压JFET栅极109,每个所述高压JFET栅极109均与一个所述高压JFET源极区107相对应。与第一种制备结构相比,此种结构展示的是一种两个高压JFET并联的复合器件,可不限制高压JFET的并联数量。
综上所述,本发明所提出的一种高压型复合器件及其制备方法,基于目前常用的高压JEFT加工工艺,在不增加额外的器件面积及工艺层次的基础上实现了对包含高压JFET和稳流二极管的复合器件的制备。
本发明的技术方案充分地利用了现有的工艺能力,保证了工艺层次、节省了整个器件制备过程的工序,帮助生产企业提升了的加工效率、降低了加工成本。
同时,由本发明技术方案所形成的复合器件上,包含了常规高压JFET器件和一个制备于高压JFET器件漏极有源区之上的二极管器件,其中的二极管器件包含了N型注入层、P型注入层、多晶层、金属连接层和钝化层,整个复合器件成品的集成度高、器件面积小,在一定程度上满足了器件小型化的需求。
对于本领域技术人员而言,显然本发明不限于上述示范性实施例的细节,而且在不背离本发明的精神和基本特征的情况下,能够以其他的具体形式实现本发明。因此,无论从哪一点来看,均应将实施例看作是示范性的,而且是非限制性的,本发明的范围由所附权利要求而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内,不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
最后,应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。

Claims (5)

1.一种高压型复合器件,其特征在于,包括高压JFET器件衬底(100)以及二极管结构;
在所述高压JFET器件衬底(100)内设置有高压JFET漏极耐压漂移区(101)及高压JFET源极区(107),所述高压JFET漏极耐压漂移区(101)与所述高压JFET源极区(107)之间互不连通,所述高压JFET漏极耐压漂移区(101)内设置有高压JFET漏极有源区(102),所述高压JFET源极区(107)内设置有高压JFET源极有源区(108);
所述二极管结构设置于所述高压JFET漏极有源区(102)上方,所述二极管结构由制备在一起的第一多晶层(103)及第二多晶层(104)构成,所述第一多晶层(103)与所述第二多晶层(104)以PN结相连接;
在所述高压JFET漏极有源区(102)与所述二极管结构之间设置有一层栅氧化物(106),在所述高压JFET器件衬底(100)上、所述高压JFET漏极耐压漂移区(101)的上方还设置一层场氧化物(105),所述场氧化物(105)的上端面设置有高压JFET栅极(109)。
2.根据权利要求1所述的一种高压型复合器件,其特征在于:所述第一多晶层(103)为N型离子注入的多晶层,所述第二多晶层(104)为P型离子注入的多晶层。
3.根据权利要求1所述的一种高压型复合器件,其特征在于:还包括两根金属连接导线、分别为第一金属连接导线(300)及第二金属连接导线(301),所述第一金属连接导线(300)的两端分别连接至所述第一多晶层(103)和高压JFET漏极有源区(102),所述第二金属连接导线(301)的一端连接至所述第二多晶层(104);
在两根所述金属连接导线与所述二极管结构之间设置有一层介质层(110)。
4.根据权利要求1所述的一种高压型复合器件,其特征在于:所述二极管结构由制备在一起的多个第一多晶层(103)及多个第二多晶层(104)构成,所述第一多晶层(103)与所述第二多晶层(104)以交替形式排布,相邻的所述第一多晶层(103)与所述第二多晶层(104)之间以PN结相连接。
5.根据权利要求1所述的一种高压型复合器件,其特征在于:在所述高压JFET器件衬底(100)内设置有两个所述高压JFET源极区(107),两个所述高压JFET源极区(107)并排设置且二者之间互不连通,每个所述高压JFET源极区(107)内均设置有一个所述高压JFET源极有源区(108),所述场氧化物(105)的上端面设置有两个高压JFET栅极(109),每个所述高压JFET栅极(109)均与一个所述高压JFET源极区(107)相对应。
CN202111410324.9A 2021-11-25 2021-11-25 一种高压型复合器件 Active CN114203692B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111410324.9A CN114203692B (zh) 2021-11-25 2021-11-25 一种高压型复合器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111410324.9A CN114203692B (zh) 2021-11-25 2021-11-25 一种高压型复合器件

Publications (2)

Publication Number Publication Date
CN114203692A CN114203692A (zh) 2022-03-18
CN114203692B true CN114203692B (zh) 2024-09-06

Family

ID=80648900

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111410324.9A Active CN114203692B (zh) 2021-11-25 2021-11-25 一种高压型复合器件

Country Status (1)

Country Link
CN (1) CN114203692B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102364851A (zh) * 2011-10-24 2012-02-29 无锡芯朋微电子有限公司 一种用于芯片使能零关断电流的高压转低压电源电路
CN112802899A (zh) * 2021-02-04 2021-05-14 捷捷微电(无锡)科技有限公司 一种集成esd结构的高压平面vdmos器件及制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0580254A3 (en) * 1992-07-20 1996-01-03 Philips Electronics Nv Integrated semiconductor circuit
US6614088B1 (en) * 2000-02-18 2003-09-02 James D. Beasom Breakdown improvement method and sturcture for lateral DMOS device
US8164162B2 (en) * 2009-06-11 2012-04-24 Force Mos Technology Co., Ltd. Power semiconductor devices integrated with clamp diodes sharing same gate metal pad

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102364851A (zh) * 2011-10-24 2012-02-29 无锡芯朋微电子有限公司 一种用于芯片使能零关断电流的高压转低压电源电路
CN112802899A (zh) * 2021-02-04 2021-05-14 捷捷微电(无锡)科技有限公司 一种集成esd结构的高压平面vdmos器件及制造方法

Also Published As

Publication number Publication date
CN114203692A (zh) 2022-03-18

Similar Documents

Publication Publication Date Title
EP2465141B1 (en) Gallium nitride microwave and power switching transistors with matrix layout
CN102569297B (zh) 制备准谐振变换器的单片igbt和二极管结构及方法
CN112466956B (zh) 半导体器件及其制造方法
TWI415256B (zh) 電力半導體裝置
CN113035841A (zh) 具有结隔离结构的集成式芯片及其制作方法
CN103811560A (zh) 钳位二极管及其版图结构和其制造方法
CN108321187B (zh) 一种带沟槽的终端结构
US11063035B2 (en) Semiconductor integrated circuit device
CN114203692B (zh) 一种高压型复合器件
CN106847808A (zh) 一种改善超结mosfet uis能力的版图结构
US20230307526A1 (en) Semiconductor device and method for manufacturing the same
TWI835243B (zh) 半導體靜電保護器件
CN215220713U (zh) 具有结隔离结构的集成式芯片
CN103354207B (zh) 抗esd集成soi ldmos器件单元的制作方法
TWI680579B (zh) 電晶體元件
CN109346508B (zh) 具有电流路径方向控制功能的半导体结构
CN114005789A (zh) 一种屏蔽栅沟槽mosfet的制作方法
CN105405889A (zh) 一种具有全方位电流扩展路径的沟槽mosfet
CN107256857B (zh) 一种栅金属汇流条芯片结构设计及其制作方法
CN219371033U (zh) 栅极边缘化igbt芯片
CN118969836B (zh) 具有条状电极结构的半导体器件及其制作方法
TWI896370B (zh) 碳化矽金屬氧化物半導體場效電晶體及其製造方法
CN223553679U (zh) 一种具有等电位电极结构的半导体器件
TWI913683B (zh) 半導體元件及其製造方法
CN118380462B (zh) 硅控整流器结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant