[go: up one dir, main page]

CN114203699A - 磁存储装置及磁存储装置的制造方法 - Google Patents

磁存储装置及磁存储装置的制造方法 Download PDF

Info

Publication number
CN114203699A
CN114203699A CN202111003961.4A CN202111003961A CN114203699A CN 114203699 A CN114203699 A CN 114203699A CN 202111003961 A CN202111003961 A CN 202111003961A CN 114203699 A CN114203699 A CN 114203699A
Authority
CN
China
Prior art keywords
silicon oxide
dopant
conductor
storage device
magnetic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111003961.4A
Other languages
English (en)
Inventor
落合隆夫
吉野健一
泽田和也
秋山直纪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN114203699A publication Critical patent/CN114203699A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Magnetic Heads (AREA)
  • Manufacturing Of Magnetic Record Carriers (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

实施方式提供包括特性的不均少的开关元件的磁存储装置。一实施方式的磁存储装置包括第1导电体、硅氧化物、第2导电体及第1层叠体。硅氧化物位于第1导电体上，包含掺杂剂，包括第1导电体上的第1部分及在第1导电体上与第1部分相邻的第2部分。第2部分比第1部分高，第2部分的掺杂剂的浓度比第1部分的掺杂剂的浓度高。第2导电体位于硅氧化物的第2部分上。第1层叠体位于第2导电体上，包括第1磁性层、第2磁性层及第1磁性层与第2磁性层之间的第1绝缘层。

Description

磁存储装置及磁存储装置的制造方法
本申请享受以日本专利申请2020-157296号(申请日：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式总的来说涉及磁存储装置及磁存储装置的制造方法。
背景技术
已知有使用了磁阻效应元件的存储装置。
发明内容
本发明所要解决的课题在于提供包括特性的不均少的开关元件的磁存储装置。
一实施方式的磁存储装置包括第1导电体、硅氧化物、第2导电体及第1层叠体。上述硅氧化物位于上述第1导电体上，包含掺杂剂，包括上述第1导电体上的第1部分及在上述第1导电体上与上述第1部分相邻的第2部分。上述第2部分比上述第1部分高，上述第2部分的上述掺杂剂的浓度比上述第1部分的上述掺杂剂的浓度高。上述第2导电体位于上述硅氧化物的上述第2部分上。上述第1层叠体位于上述第2导电体上，包括第1磁性层、第2磁性层及上述第1磁性层与上述第2磁性层之间的第1绝缘层。
附图说明
图1示出第1实施方式的磁存储装置的功能框。
图2是第1实施方式的存储单元阵列的电路图。
图3示出第1实施方式的存储单元阵列的一部分的截面的构造。
图4示出第1实施方式的存储单元阵列的一部分的截面的构造。
图5示出第1实施方式的存储单元的构造的例子的截面。
图6示出第1实施方式的存储单元的构造的例子的其它截面。
图7示出第1实施方式的磁存储装置的一部分的制造工序期间的某时间点下的构造。
图8示出接在图7之后的时间点的构造。
图9示出接在图8之后的时间点的构造。
图10示出接在图9之后的时间点的构造。
图11示出接在图10之后的时间点的构造。
图12示出接在图11之后的时间点的构造。
图13示出接在图12之后的时间点的构造。
图14示出参考用的磁存储装置的制造工序期间的一状态。
图15示出接在图14之后的时间点的构造。
图16示出第1实施方式的变形例的磁存储装置的构造的例子的截面。
图17示出第2实施方式的存储单元的构造的例子的截面。
图18示出第2实施方式的存储单元的构造的例子的其它截面。
图19示出第2实施方式的磁存储装置的一部分的制造工序期间的某时间点下的构造。
图20示出接在图19之后的时间点的构造。
图21示出接在图20之后的时间点的构造。
图22示出接在图21之后的时间点的构造。
图23示出接在图22之后的时间点的构造。
图24示出参考用的磁存储装置的制造工序期间的可变电阻材料的状态的变化。
图25示出第2实施方式的第1变形例的磁存储装置的构造的例子的截面。
图26示出第2实施方式的第2变形例的磁存储装置的构造的例子的截面。
标号说明
1…磁存储装置，2…存储器控制器，11…存储单元阵列，12…输入输出电路，13…控制电路，14…行选择电路，15…列选择电路，16…写入电路，17…读出电路，MC…存储单元，WL…字线，BL…位线，VR…磁阻效应元件，SE…开关元件，21…导电体，22…导电体，23…层间绝缘体，24…下部电极，25…可变电阻材料，25a…第1部分，25b…第2部分，25a3…第3部分，25a4…第4部分，25a5…第5部分，27…上部电极，29…绝缘体，30…绝缘体，31…铁磁性层，32…绝缘层，33…铁磁性层，36…侧壁绝缘体，35…硬掩模，41…硬掩模，51…可变电阻材料，51a…第1部分，51b…第2部分，53…硬掩模，122…导电体，124…下部电极，125…可变电阻材料，125b…第2部分，127…上部电极。
具体实施方式
以下，参照附图来记述实施方式。在以下的记述中，具有大致相同的功能及结构的构成要素被标注相同的附图标记，反复的说明有时被省略。为了相互区分具有大致相同的功能及结构的多个构成要素，有时在附图标记的末尾进一步标注数字或字符。
附图是示意性的，厚度与平面尺寸的关系、各层的厚度的比率等可能与现实不同。另外，在附图相互间也可能包括互相的尺寸的关系、比率不同的部分。关于某实施方式的记述的全部只要未明确地或显而易见地被排除，就也作为其它的实施方式的记述而适用。各实施方式例示用于将该实施方式的技术思想具体化的装置、方法，实施方式的技术思想不将构成部件的材质、形状、构造、配置等特定为下述的内容。
在本说明书及权利要求书中，某第1要素“连接于”其它的第2要素包括第1要素直接地或者经由始终或选择性地成为导电性的要素而连接于第2要素的情况。
以下，使用xyz正交坐标系来记述实施方式。在以下的记述中，“下”这一记述及其派生语以及关联语是指z轴上的更小的坐标的位置，“上”这一记述及其派生语以及关联语是指z轴上的更大的坐标的位置。
1.第1实施方式
1.1.构造(结构)
1.1.1.整体的构造
图1示出第1实施方式的磁存储装置的功能框。如图1所示，磁存储装置1包括存储单元阵列11、输入输出电路12、控制电路13、行选择电路14、列选择电路15、写入电路16及读出电路17。
存储单元阵列11包括多个存储单元MC、多个字线WL及多个位线BL。存储单元MC能够非易失性存储数据。各存储单元MC与1个字线WL及1个位线BL连接。字线WL与行(row)建立了关联。位线BL与列(column)建立了关联。通过1个行的选择及1个或多个列的选择来确定1个或多个存储单元MC。
输入输出电路12例如从存储器控制器2接收各种控制信号CNT、各种指令CMD、地址信号ADD、数据(写入数据)DAT，例如向存储器控制器2发送数据(读出数据)DAT。
行选择电路14从输入输出电路12接收地址信号ADD，使与由接收到的地址信号ADD确定的行建立了关联的1个字线WL成为被选择的状态。
列选择电路15从输入输出电路12接收地址信号ADD，使与由接收到的地址信号ADD确定的列建立了关联的多个位线BL成为被选择的状态。
控制电路13从输入输出电路12接收控制信号CNT及指令CMD。控制电路13基于由控制信号CNT指示的控制及指令CMD来控制写入电路16及读出电路17。具体而言，控制电路13在向存储单元阵列11的数据的写入的期间，将在数据写入中使用的电压向写入电路16供给。另外，控制电路13在从存储单元阵列11的数据的读出的期间，将在数据读出中使用的电压向读出电路17供给。
写入电路16从输入输出电路12接收写入数据DAT，基于控制电路13的控制及写入数据DAT而将在数据写入中使用的电压向列选择电路15供给。
读出电路17包括感测放大器，基于控制电路13的控制，使用在数据读出中使用的电压来推断保持于存储单元MC的数据。推断出的数据作为读出数据DAT而向输入输出电路12供给。
1.1.2.存储单元阵列的电路结构
图2是第1实施方式的存储单元阵列11的电路图。如图2所示，存储单元阵列11包括M+1(M是自然数)条字线WLa(WLa<0>、WLa<1>、…、WLa<M>)及M+1条字线WLb(WLb<0>、WLb<1>、…、WLb<M>)。另外，存储单元阵列11包括N+1(N是自然数)条位线BL(BL<0>、BL<1>、…、BL<N>)。
各存储单元MC(MCa及MCb)具有2个节点，在第1节点处与1条字线WL连接，在第2节点处与1条位线BL连接。更具体而言，存储单元MCa关于α是0以上且M以下的整数的全部的情形及β是0以上且N以下的整数的全部的情形的全部的组合，包括存储单元MCa<α，β>，存储单元MCa<α，β>连接于字线WLa<α>与位线BL<β>之间。同样，存储单元MCb关于α是0以上且M以下的整数的全部的情形及β是0以上且N以下的整数的全部的情形的全部的组合，包括存储单元MCb<α，β>，存储单元MCb<α，β>连接于字线WLb<α>与位线BL<β>之间。
各存储单元MC包括1个磁阻效应元件VR(VRa或VRb)及1个开关元件SE(SEa或SEb)。更具体而言，关于α是0以上且M以下的整数的全部的情形及β是0以上且N以下的整数的全部的情形的全部的组合，存储单元MCa<α，β>包括磁阻效应元件VRa<α，β>及开关元件SEa<α，β>。而且，关于α是0以上且M以下的全部的情形及β是0以上且N以下的整数的全部的情形的全部的组合，存储单元MCb<α，β>包括磁阻效应元件VRb<α，β>及开关元件SEb<α，β>。
在各存储单元MC中，磁阻效应元件VR和开关元件SE串联连接。磁阻效应元件VR与1条字线WL连接，开关元件SE与1条位线BL连接。
磁阻效应元件VR能够在低电阻的状态与高电阻的状态之间切换。磁阻效应元件VR能够利用该2个电阻状态的差异来保持1位(bit)的数据。
开关元件SE例如能够是以下记述的开关元件。开关元件具有2个端子，在2端子间向第1方向施加有小于第1阈值的电压的情况下，该开关元件是高电阻状态、例如是电非导通状态(断开(OFF)状态)。另一方面，在2端子间向第1方向施加有第1阈值以上的电压的情况下，该开关元件是低电阻状态、例如电导通状态(接通(ON)状态)。开关元件进一步关于与第1方向相反的第2方向也具有与这样的基于向第1方向施加的电压的大小的高电阻状态与低电阻状态之间的切换的功能相同的功能。通过开关元件的接通或断开，能够控制向与该开关元件连接的磁阻效应元件VR的电流的供给的有无、即该磁阻效应元件VR的选择或非选择。
1.1.3.存储单元阵列的构造
图3及图4示出第1实施方式的存储单元阵列11的一部分的截面的构造。图3示出沿着xz面的截面，图4示出沿着yz面的截面。
如图3及图4所示，在半导体基板(未图示)的上方设置有多个导电体21。导电体21沿着y轴延伸，沿着x轴排列。各导电体21作为1个字线WL发挥功能。
各导电体21在上表面处与多个存储单元MCb各自的底面连接。存储单元MCb在各导电体21上沿着y轴排列，通过这样的配置，存储单元MCb在xy面中呈矩阵状地配置。各存储单元MCb包括作为开关元件SEb发挥功能的构造和作为磁阻效应元件VRb发挥功能的构造。如后所述，作为开关元件SEb发挥功能的构造及作为磁阻效应元件VRb发挥功能的构造各自包括1个或多个层。作为开关元件SEb发挥功能的构造在包括底面的下部与作为其它的开关元件SEb发挥功能的构造的下部连接。其结果，多个作为开关元件SEb发挥功能的构造的下部的组作为一体而沿着xy面扩展。另一方面，作为各开关元件SEb发挥功能的构造中的包括上表面的上部与作为其它的开关元件SEb发挥功能的构造独立。
在存储单元MCb的上方设置有多个导电体22。导电体22沿着x轴延伸，沿着y轴排列。各导电体22在底面处与沿着x轴排列的多个存储单元MCb各自的上表面相接。各导电体22作为1个位线BL发挥功能。
各导电体22在上表面处与多个存储单元MCa各自的底面连接。存储单元MCa在各导电体22上沿着x轴排列，通过这样的配置，存储单元MCa在xy面中呈矩阵状地配置。各存储单元MCa包括作为开关元件SEa发挥功能的构造和作为磁阻效应元件VRa发挥功能的构造。如后所述，作为开关元件SEa发挥功能的构造及作为磁阻效应元件VRa发挥功能的构造各自包括1个或多个层。作为开关元件SEa发挥功能的构造在包括底面的下部与作为其它的开关元件SEa发挥功能的构造的下部连接。其结果，多个作为开关元件SEa发挥功能的构造的下部的组作为一体而沿着xy面扩展。另一方面，作为各开关元件SEa发挥功能的构造中的包括上表面的上部与作为其它的开关元件SEa发挥功能的构造独立。
在沿着y轴排列的多个存储单元MCa各自的上表面上还设置有导电体21。
通过图3及图4所示的从最下的导电体21的层到存储单元MCa的层为止的构造沿着z轴反复设置，能够实现如图2所示的存储单元阵列11。
存储单元阵列11进一步在没有设置导电体21、导电体22及存储单元MC的区域中包括层间绝缘体。
1.1.4.存储单元的构造
图5及图6示出第1实施方式的存储单元的构造的例子的截面。图5示出沿着xz面的截面，图6示出沿着yz面的截面。图5及图6示出从某导电体22所处的层到从该层沿着z轴而向上1个的导电体21所处的层为止的构造。即，图5及图6所示的存储单元MC相当于存储单元MCa。
如图5及图6所示，在层间绝缘体23中设置有导电体22。在各导电体22的上表面上存在存储单元MC。各存储单元MC包括开关元件SE、开关元件SE上的磁阻效应元件VR、侧壁绝缘体36及硬掩模35。存储单元MC也可以包括进一步的层。
各开关元件SE位于1个导电体22的上表面上。开关元件SE至少包括可变电阻材料(层)25。开关元件SE能够还包括下部电极24及上部电极27。在该情况下，下部电极24位于导电体22的上表面上，可变电阻材料25位于下部电极24的上表面上，上部电极27位于可变电阻材料25的上表面上。以下的记述基于开关元件SE包括下部电极24及上部电极27的例子。
各下部电极24由1个导电体的一部分实现。即，作为下部电极24的组发挥功能的导电体位于导电体22的上表面及层间绝缘体23的上表面上，沿着xy面扩展。以下，存在将包括作为各下部电极24发挥功能的部分的沿着xy面扩展的导电体称作下部电极24的情况。下部电极24例如包含氮化钛(TiN)或者由TiN形成。
各可变电阻材料25由1个绝缘体的一部分实现。即，作为可变电阻材料25的组发挥功能的可变电阻材料25在下部电极24的上表面上沿着xy面扩展。可变电阻材料25例如是2端子间开关元件，2端子中的第1端子相当于可变电阻材料25的上表面及底面中的一方，2端子中的第2端子相当于可变电阻材料25的上表面及底面中的另一方。可变电阻材料25由利用绝缘体构成的材料形成，含有通过离子注入而导入的掺杂剂。绝缘体包含氮化物和(或)氧化物，例如包含硅氮化物(SiN)、铪氧化物(HfOx)和(或)SiO2或由SiO2实质性地构成的材料。掺杂剂例如包含砷(As)、锗(Ge)。
可变电阻材料25由1个第1部分25a和多个第2部分25b构成。第1部分25a占据可变电阻材料25中的包括底面的下部，在下部电极24的上表面上沿着xy面扩展。各第2部分25b占据可变电阻材料25中的包括上表面的上部，位于各导电体22和多个导电体21的各自在xy面中相交的区域。第2部分25b互相独立，在底面处与第1部分25a的上表面连接。
可变电阻材料25的第1部分25a由第3部分25a3、第4部分25a4及第5部分25a5构成。各第3部分25a3占据各第2部分25b的正下方的部分。各第4部分25a4占据相邻的第3部分25a3之间的部分。各第5部分25a5位于1个第4部分25a4中，占据包括第4部分25a4的中心的大的区域。换言之，第4部分25a4仅占据由第4部分25a4和第5部分25a5构成的区域的表层的部分。
可变电阻材料25的第2部分25b互相具有同样的掺杂剂浓度。更具体而言，各第2部分25b微观地具有掺杂剂的固有的浓度分布，但基于第2部分25b极细微，宏观地能够视为遍及第2部分25b的全部而具有相同程度的掺杂剂浓度。以下，这样的关于某要素的能够遍及整体而视为相同程度的掺杂剂浓度被称作平均掺杂剂浓度。某第2部分25b的平均掺杂剂浓度例如能够是该第2部分25b中的掺杂剂的量与该第2部分25b的体积之比。
而且，不同的第2部分25b能够具有不同的掺杂剂浓度分布和(或)平均掺杂剂浓度。但是，如后所述，第2部分25b通过共同的工艺而形成，因此能够具有实质性地相同的平均掺杂剂浓度。在此，在本说明书及权利要求书中，“实质性地”意味着由“实质性地”形容的特性容许基于非意图的工艺的不均的值的不均。
可变电阻材料25的整体中的各第2部分25b和该第2部分25b的正下方的第3部分25a3的组作为1个开关元件SE发挥功能。各开关元件SE的功能的显现及特性依赖于其第2部分25b及第3部分25a3各自的平均掺杂剂浓度。第2部分25b及第3部分25a3各自的平均掺杂剂浓度具有由该第2部分25b及第3部分25a3的组实现的开关元件SE具有被要求的特性的大小。第2部分25b及第3部分25a3各自的平均掺杂剂浓度只要具有具备对开关元件SE要求的特性的大小即可，可以互相实质性地相同，也可以不同。然而，为了避免记述过度繁杂，以下的记述基于第2部分25b及第3部分25a3各自的平均掺杂剂浓度互相实质性地相同的情形。
另一方面，可变电阻材料25的第4部分25a4及第5部分25a5几乎不会影响开关元件SE的特性。因而，第4部分25a4及第5部分25a5各自的平均掺杂剂浓度具有与对开关元件SE要求的特性无关的大小，大幅低于任意的第2部分25b及第3部分25a3各自的平均掺杂剂浓度。第2部分25b及第3部分25a3的平均掺杂剂浓度与第5部分25a5的平均掺杂剂浓度不同。例如，第5部分25a5几乎不包含掺杂剂。
可变电阻材料25的第2部分25b之间的区域设置有绝缘体29，例如被绝缘体29填埋。绝缘体29例如包含硅氧化物或者由硅氧化物形成。
各上部电极27位于包括该上部电极27的开关元件SE的可变电阻材料25的第2部分25b的上表面上。上部电极27互相独立。上部电极27例如包含TiN或者由TiN形成。各上部电极27例如在侧面处为锥状，上表面的沿着xy面的面积比底面的沿着xy面的面积小。
上部电极27之间的区域设置有绝缘体30，例如被绝缘体30填埋。绝缘体30例如包含硅氧化物或者由硅氧化物形成。
在各上部电极27的上表面上存在1个磁阻效应元件VR。各磁阻效应元件VR例如在侧面处为锥状，例如，上表面的沿着xy面的面积比底面的沿着xy面的面积小。例如，各磁阻效应元件VR的侧面位于该磁阻效应元件VR的下方的上部电极27的侧面的延长线上。
在本实施方式及后述的变形例中，作为磁阻效应元件VR，对包括具有隧道磁阻效应的磁隧道结(magnetic tunnel junction；MTJ)的MTJ元件的情况进行说明。具体而言，磁阻效应元件VR包括铁磁性层31、绝缘层32及铁磁性层33。作为例子，如图5及图6所示，绝缘层32位于铁磁性层31的上表面上，铁磁性层33位于绝缘层32的上表面上。
铁磁性层31具有沿着贯穿铁磁性层31、绝缘层32及铁磁性层33的界面的方向的易磁化轴，例如具有相对于界面为45°以上且90°以下的角度的易磁化轴，例如具有沿着与界面正交的方向的易磁化轴。意图使铁磁性层31的磁化的朝向即使因磁存储装置1中的数据的读出及写入也不变。铁磁性层31能够作为所谓的参照层发挥功能。铁磁性层31也可以包括多个层。
绝缘层32例如包含氧化镁(MgO)或者由MgO形成，作为所谓的隧道势垒发挥功能。
铁磁性层33例如包含钴铁硼(CoFeB)或硼化铁(FeB)或者由CoFeB或FeB形成。铁磁性层33具有沿着贯穿铁磁性层31、绝缘层32及铁磁性层33的界面的方向的易磁化轴，例如具有相对于界面为45°以上且90°以下的角度的易磁化轴，例如具有沿着与界面正交的方向的易磁化轴。铁磁性层33的磁化的朝向通过数据写入而可变，铁磁性层33能够作为所谓的存储层发挥功能。
若铁磁性层33的磁化的朝向与铁磁性层31的磁化的朝向平行，则磁阻效应元件VR具有某低的电阻。若铁磁性层33的磁化的朝向与铁磁性层31的磁化的朝向反平行，则磁阻效应元件VR具有比铁磁性层31和33的磁化的朝向反平行的情况下的电阻高的电阻。
若从铁磁性层33朝向铁磁性层31流动某大小的写入电流，则铁磁性层33的磁化的朝向与铁磁性层31的磁化的朝向平行。另一方面，若从铁磁性层31朝向铁磁性层33流动其它的某大小的写入电流，则铁磁性层33的磁化的朝向与铁磁性层31的磁化的朝向反平行。
硬掩模35位于磁阻效应元件VR的上表面上、例如铁磁性层33的上表面上。硬掩模35由导电体形成，例如包含TiN或者由TiN形成。
磁阻效应元件VR的侧面及硬掩模35的侧面被侧壁绝缘体36覆盖。侧壁绝缘体36例如包含硅氮化物或者由硅氮化物形成。
在沿着y轴排列的多个存储单元MC各自的硬掩模35的上表面上存在导电体21。
1.2.制造方法
图7～图13依次示出第1实施方式的磁存储装置的一部分的制造工序期间的状态的构造。图7～图13示出与图5所示的截面相同的截面。
如图7所示，在层间绝缘体23(未图示)中形成多个导电体22。接着，在层间绝缘体23的上表面及导电体22的上表面上依次堆积下部电极24A及可变电阻材料25A。堆积的方法的例子包括CVD(chemical vapor deposition：化学气相沉积)及溅射。下部电极24A及可变电阻材料25A分别是通过之后的工序而被加工成下部电极24及可变电阻材料25的要素。可变电阻材料25A包含硅氧化物或者由硅氧化物形成。
在可变电阻材料25A的上表面上形成硬掩模41。硬掩模41在预定形成可变电阻材料25的第2部分25b的区域的正上方残留，在其它区域中具有开口41A。开口41A从硬掩模41的上表面到达底面。硬掩模41例如由绝缘体形成。
如图8所示，通过使用硬掩模41作为掩模的各向异性蚀刻，可变电阻材料25A局部地被除去，形成开口25A1。各向异性蚀刻的例子包括反应性离子蚀刻(RIE)。蚀刻在可变电阻材料25A的底面被成形前停止。即，可变电阻材料25A的包括底面的下侧的第1部分25Aa残留，开口25A1不到达可变电阻材料25A的底面。第1部分25Aa相当于通过之后的工序被加工成可变电阻材料25的第1部分25a的部分。另一方面，通过蚀刻，可变电阻材料25A的上部局部地被除去，从而形成可变电阻材料25A的多个第2部分25Ab。第2部分25Ab相当于通过之后的工序而被加工成可变电阻材料25的第2部分25b的部分。通过蚀刻，硬掩模41也被削除。
如图9所示，对于通过到此为止的工序而得到的构造，通过离子注入而导入掺杂剂。掺杂剂是可变电阻材料25中包含的掺杂剂。掺杂剂的轨道相对于z轴具有角度。以这样的轨道前进的掺杂剂的一部分由实线的箭头表示，从第2部分25Ab的上表面以及经由开口25A1从第2部分25Ab的侧面向可变电阻材料25A进入。离子注入使用能够使从第2部分25Ab的上表面及侧面进入后的掺杂剂直接在可变电阻材料25A中停止的能量来进行。即，进入到可变电阻材料25A的掺杂剂通过可变电阻材料25A的原子的阻碍而自身的能量逐渐减少。能量的减少的结果是，进入到可变电阻材料25A的掺杂剂的大部分停留在可变电阻材料25A中。
对于离子注入，一边将对象的构造以z轴为中心进行旋转、一边进行。图9仅示出旋转的期间的某一状态。因而，在图9中，掺杂剂也向不位于实线的箭头的延长线上的区域注入。
另一方面，通过离子注入的能量的调整和可变电阻材料25A中的减速，从可变电阻材料25A的第2部分25Ab的侧面进入后的掺杂剂不通过第2部分25Ab而到达开口25A1。或者，即使从第2部分25Ab的侧面进入后的掺杂剂的一部分通过第2部分25Ab而到达了开口25A1，也只有极微小的能量。因而，如虚线所示，掺杂剂到达可变电阻材料25A中的开口25A1的下方的部分的情况被大幅抑制。
如图10所示，掺杂剂的注入的结果是，从可变电阻材料25A形成可变电阻材料25。即，可变电阻材料25A中的停留有很多掺杂剂的区域成为可变电阻材料25的第2部分25b及第3部分25a3。另一方面，可变电阻材料25A中的几乎未被导入掺杂剂的区域成为可变电阻材料25的第5部分25a5。第5部分25a5例如几乎不包含掺杂剂。可变电阻材料25中的相邻的第3部分25a3之间的区域在表层处能够被导入少量的掺杂剂。其结果，形成第4部分25a4。第4部分25a4与第2部分25b及第3部分25a3相比仅被导入极少量的掺杂剂，因此仅具有远低于第2部分25b及第3部分25a3各自的平均掺杂剂浓度的平均掺杂剂浓度。
如图11所示，形成绝缘体29。即，在通过到此为止的工序而得到的构造的上表面上堆积绝缘体29A。堆积的方法的例子包括CVD及溅射。绝缘体29A将可变电阻材料25的第2部分25b之间的区域填埋。接着，通过第2部分25b的上表面上的绝缘体29A被除去，形成绝缘体29。
如图12所示，在可变电阻材料25的第2部分25b的上表面及绝缘体29的上表面上依次堆积上部电极27A、铁磁性层31A、绝缘层32A、铁磁性层33A及硬掩模35A。堆积的方法的例子包括CVD及溅射。硬掩模35A在预定形成磁阻效应元件VR的区域的正上方残留，在其它区域中具有开口35A1。开口35A1从硬掩模35A的上表面到达底面。
如图13所示，通过到此为止的工序而得到的构造通过离子束蚀刻(IBE)而被蚀刻。离子束相对于z轴具有角度。这样的离子束向硬掩模35A的开口35A1中进入，将在开口35A1内露出的要素局部地除去。一部分的离子束被硬掩模35A阻拦，不到达开口35A1内的深的区域。但是，硬掩模35A也通过IBE而局部地被除去，伴随于IBE的进行，硬掩模35A的上表面逐渐下降。其结果，随着IBE的进行，离子束会到达开口35A1内的更深的区域。因而，通过IBE的进行，铁磁性层31A、绝缘层32A、铁磁性层33A及上部电极27A的开口35A1中的部分被蚀刻。蚀刻的结果是，铁磁性层31A、绝缘层32A铁磁性层33A及上部电极27A的各自被分割成多个部分，形成铁磁性层31、绝缘层32、铁磁性层33及上部电极27。
如图1所示，形成绝缘体30、侧壁绝缘体36及导电体21。
1.3.优点(效果)
根据第1实施方式，如以下记述的那样，能够提供包括特性的不均少的开关元件SE的磁存储装置1。
开关元件SE这样的双向地动作并且通过掺杂剂的导入而形成的开关元件能够通过以下的方法来形成。图14及图15示出磁存储装置的参考用的制造工序期间的一状态，示出与磁存储装置1的图5的部分相当的部分的构造。
如图14所示，与第1实施方式的图7同样，在层间绝缘体123(未图示)及导电体122的上表面上依次形成下部电极124A及可变电阻材料125A。下部电极124A及可变电阻材料125A是通过之后的工序而分别被加工成下部电极124及可变电阻材料125的要素。意图使下部电极124及可变电阻材料125分别具有与第1实施方式的下部电极24及可变电阻材料25同样的功能。
对可变电阻材料125A通过离子注入而导入掺杂剂，形成可变电阻材料125B。在可变电阻材料125A的上表面上形成上部电极127A。上部电极127A是通过之后的工序而被加工成上部电极127的要素。意图使上部电极127具有与第1实施方式的上部电极27同样的功能。
如图15所示，下部电极124A、可变电阻材料125A及上部电极127A通过RIE而局部地被除去。通过该蚀刻，下部电极124A、可变电阻材料125A及上部电极127A被成形为下部电极124、可变电阻材料125及上部电极127的多个组。
观察到这样形成的多个可变电阻材料125的特性、尤其是电阻值不均。理由之一被认为是由RIE引起的掺杂剂浓度的减小。即，RIE可能给暴露于RIE的要素的表面造成伤害，尤其会给可变电阻材料125的侧面造成大的伤害。该伤害可能使可变电阻材料125的特性劣化。其理由预想为是受到了伤害的区域中的掺杂剂的消失和(或)减少。掺杂剂浓度会影响该部分中的电流流动的量。因而，由于可变电阻材料125的包括侧面的部分处的由RIE引起的伤害，该部分处的电流量少。伤害的产生方式、掺杂剂浓度的减少可能在多个可变电阻材料125之间不同。根据这样的理由，可认为可变电阻材料125的特性不均。
根据第1实施方式，可变电阻材料25A在被导入掺杂剂前通过RIE而被成形为多个可变电阻材料25，之后，向可变电阻材料25导入掺杂剂。因而，因RIE而在可变电阻材料25的侧面处掺杂剂浓度减小的情况被抑制。因而，能够提供包括特性的不均少的开关元件SE的磁存储装置1。
1.4.变形例
不同的存储单元MC各自的可变电阻材料25也可以互相独立。图16示出这样的例子，示出第1实施方式的变形例的磁存储装置的构造的例子的截面，示出与图5相同的部分。
如图16所示，可变电阻材料25不包括第1部分25a。即，各开关元件SE包括可变电阻材料25的独立的1个第2部分25b。各第2部分25b位于下部电极24的上表面上。
图16的构造能够通过图8的工序中的RIE从参照图8记述的工序继续而形成。
通过变形例，也能够得到通过第1实施方式得到的优点。
2.第2实施方式
第2实施方式在可变电阻材料的构造的方面与第1实施方式不同。第2实施方式关于其它方面与第1实施方式相同。以下，主要记述第2实施方式的结构中的与第1实施方式的结构不同的方面。
2.1.构造
图17及图18示出第2实施方式的存储单元的构造的例子的截面。图17示出沿着xz面的截面，图18示出沿着yz面的截面。第2实施方式的存储单元MC及开关元件SE为了与第1实施方式中的存储单元MC及开关元件SE的区分而存在分别被称作存储单元MCB及开关元件SEB的情况。各存储单元MCB取代第1实施方式中的开关元件SE而包括开关元件SEB，开关元件SEB取代第1实施方式中的可变电阻材料25而包括可变电阻材料51。
如图17及图18所示，可变电阻材料51位于下部电极24的上表面上。
可变电阻材料51由1个第1部分51a和多个第2部分51b构成。第1部分51a占据可变电阻材料51中的包括底面的下部，在下部电极24的上表面上沿着xy面而扩展。
各第2部分51b占据可变电阻材料51中的包括上表面的上部。第2部分51b互相独立，在底面处与第1部分51a的上表面连接。第2部分51b的x轴上的长度(宽度)比磁阻效应元件VR的至少磁阻效应元件VR的底面的x轴上的长度小。
第2部分51b沿着y轴延伸。各存储单元MCB包括开关元件SEB，各开关元件SEB包括多个第2部分51b。图17示出各存储单元MCB包括4个第2部分51b的例子。在各存储单元MCB中，第2部分51b沿着x轴具有间隔地排列。
可变电阻材料51的第2部分51b均具有实质性地相同的平均掺杂剂浓度。第2部分51b比第1部分51a的平均掺杂剂浓度高。例如，第2部分51b的平均掺杂剂浓度与第1部分51a的平均掺杂剂浓度不同。
可变电阻材料51的第2部分51b之间的区域设置有绝缘体29。
2.2.制造方法
图19～图23依次示出第1实施方式的磁存储装置的一部分的制造工序期间的状态的构造。图19～图23示出与图17所示的截面相同的截面。
如图19所示，通过与第1实施方式的图7同样的工序，形成导电体22及下部电极24A，接着，在下部电极24A的上表面上堆积可变电阻材料51A。可变电阻材料51A是被加工成可变电阻材料51的要素，包含硅氧化物或者由硅氧化物形成。
在可变电阻材料51A的上表面上形成硬掩模53。硬掩模53在预定形成可变电阻材料51的第2部分51b的区域的正上方残留，在其它区域中具有开口53A。开口53A从硬掩模53的上表面到达底面。硬掩模53例如由绝缘体形成。
如图20所示，通过与第1实施方式的图8同样的工序，可变电阻材料51A局部地被除去，形成开口51A1及可变电阻材料51A的第1部分51Aa以及多个第2部分51Ab。第1部分51Aa及第2部分51Ab分别相当于通过之后的工序而被加工成可变电阻材料51的第1部分51a及第2部分51b的部分。
如图21所示，通过与第1实施方式的图9同样的工序，对通过到此为止的工序而得到的构造通过离子注入而导入掺杂剂。离子注入使用比较低的能量来进行。因而，掺杂剂进入到可变电阻材料51A的第2部分51Ab后，大幅减速，停留于该第2部分51Ab中。一部分的掺杂剂通过某第2部分51Ab，进入相邻的第2部分51Ab，在此处停留。如上所述，由于离子注入的能量比较低，所以掺杂剂的大部分在最先进入的第2部分51Ab中停止，最多也会在第二进入的(最先进入的第2部分51Ab的相邻的)第2部分51Ab中停止。换言之，基于第2部分51Ab的尺寸，掺杂剂的大部分以能够在最先或第二进入的第2部分51Ab中停止的能量被进行离子注入。因而，掺杂剂的大部分如虚线所示那样不到达第1部分51Aa。由此，掺杂剂几乎或完全不被导入到第1部分51Aa。
与参照图9记述的相同，离子注入一边将对象的构造以z轴为中心进行旋转、一边进行。因而，在图21中，掺杂剂也被导入到不位于实线的箭头的延长线上的区域。
如图22所示，掺杂剂的注入的结果是，从可变电阻材料51A形成可变电阻材料51。即，可变电阻材料51A中的停留有很多掺杂剂的区域成为可变电阻材料51的第2部分51b。另一方面，可变电阻材料51A中的几乎未被导入掺杂剂的区域成为可变电阻材料51的第1部分51a。
如图23所示，通过与第1实施方式的图11所示的工序相同的工序，形成绝缘体29。接着，通过与第1实施方式的图12所示的工序相同的工序，在可变电阻材料51的第2部分51b的上表面及绝缘体29的上表面上依次堆积上部电极27A、铁磁性层31A、绝缘层32A、铁磁性层33A及硬掩模35A。
如图17所示，通过与第1实施方式的图13所示的工序相同的工序，形成铁磁性层31、绝缘层32、铁磁性层33及上部电极27。接着，形成绝缘体30、侧壁绝缘体36及导电体21。
2.3.优点
根据第2实施方式，与第1实施方式相同，可变电阻材料51A在被导入掺杂剂前、通过RIE而被成形为多个可变电阻材料51，之后，对可变电阻材料51导入掺杂剂。因而，能够得到与第1实施方式相同的优点。
而且，根据第2实施方式，如以下记述的那样，能够提供包括特性的不均进一步少的开关元件SEB的磁存储装置1。
图24示出参考用的磁存储装置的制造工序期间的可变电阻材料125B及可变电阻材料125的状态的变化。图24在左侧的部分示出紧接图14的工序之后的状态。如图24所示，掺杂剂遍及可变电阻材料125B的整体而广泛分布，大致均匀地分布。在图中，为了促进理解，示出掺杂剂均匀地分布于可变电阻材料125B的整体的例子。
图24在右侧的部分示出进行了后续的工序后的可变电阻材料125的状态。后续的工序包括由可变电阻材料125B的局部除去实现的可变电阻材料125的第2部分125b的形成及与磁阻效应元件VR同样的磁阻效应元件的形成，另外，包括高温的退火工序。
另外，可变电阻材料125的第2部分125b的形成后的退火工序促进第2部分125b中的掺杂剂的移动，能够形成掺杂剂的块(簇(cluster))。存在掺杂剂的块意味着第2部分125b中的掺杂剂的浓度的分布不均匀并且存在掺杂剂为低浓度的区域。掺杂剂的块容易使电流流动得多，但掺杂剂非常低的浓度的区域几乎或完全不使电流流动。这样的掺杂剂的浓度的不均匀性在多个第2部分125b之间不同，这会引起多个第2部分125b的特性的不均、进而开关元件的特性的不均。
根据第2实施方式，可变电阻材料51包括在各磁阻效应元件VR的下方分离地排列的多个第2部分51b。各第2部分51b的宽度小，在相邻的第2部分51b之间存在几乎或完全不包含掺杂剂的绝缘体29。因而，即使在包含高浓度的掺杂剂的第2部分51b中形成掺杂剂的块，块的形成也会被包含低浓度的掺杂剂的绝缘体29阻拦，超过形成有该块的第2部分51b而沿着x轴扩大的情况被抑制。这会抑制掺杂剂的块的形成无限制地进行，进而抑制多个第2部分51b的相互间的掺杂剂的块的形成的不均。因而，能够抑制开关元件SEB相互之间的特性的不均。
第2部分51b的x轴上的宽度越小，则其中的掺杂剂的移动越被抑制，由此，掺杂剂的块越不容易形成。由此，第2部分51b的x轴上的宽度越小，则越能够抑制开关元件SEB相互之间的特性的不均。
2.4.变形例
与第1实施方式的变形例相同，不同的存储单元MC各自的可变电阻材料51也可以互相独立。图25示出这样的例子，示出第2实施方式的第1变形例的磁存储装置的构造的例子的截面，示出与图17相同的部分。
如图25所示，可变电阻材料51不包括第1部分51a。即，各开关元件SEB包括可变电阻材料51的第2部分51b。各第2部分51b位于下部电极24的上表面上。
图25的构造能够通过图20的工序中的RIE从参照图20记述的工序继续而形成。
通过第1变形例，也能够得到通过第2实施方式而得到的优点。
可变电阻材料51的第2部分51b也可以沿着y轴而进一步被分割。图26示出这样的例子，示出第2实施方式的第2变形例的磁存储装置的构造的例子的截面，示出与图18相同的部分。
如图26所示，第2部分51b包括沿着y轴排列的多个第2子部分51b1。第2子部分51b1在xy面中具有不沿着x轴或y轴较长地延伸的形状，呈矩阵状地配置。然而，第2子部分51b1也可以不呈矩阵状地配置，也可以不是柱状。也可以是柱状的第2子部分51b1和沿着y轴延伸的第2部分51b双方设置于1个开关元件SEB中。
根据第2变形例，也能够抑制掺杂剂的块的形成沿着y轴进行。
虽然说明了本发明的一些实施方式，但这些实施方式是作为例子而提示的，未意图限定发明的范围。这些实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、主旨，同样包含于权利要求书所记载的发明及其等同的范围。

Claims (18)

1.一种磁存储装置，具备：
第1导电体；
所述第1导电体上的硅氧化物，所述硅氧化物包含掺杂剂，包括所述第1导电体上的第1部分及在所述第1导电体上与所述第1部分相邻的第2部分，所述第2部分比所述第1部分高，所述第2部分的所述掺杂剂的浓度比所述第1部分的所述掺杂剂的浓度高；
所述硅氧化物的所述第2部分上的第2导电体；及
所述第2导电体上的第1层叠体，所述第1层叠体包括第1磁性层、第2磁性层及所述第1磁性层与所述第2磁性层之间的第1绝缘层。
2.根据权利要求1所述的磁存储装置，
所述硅氧化物还包括在所述第1导电体上与所述第1部分相邻的第3部分，
所述第3部分与所述第2部分一起夹着所述第1部分，
所述第3部分比所述第1部分高，
所述第3部分的所述掺杂剂的浓度比所述第1部分的所述掺杂剂的浓度高，
所述磁存储装置还包括：
所述硅氧化物的所述第3部分上的第3导电体；及
所述第3导电体上的第2层叠体，所述第2层叠体包括第3磁性层、第4磁性层及所述第3磁性层与所述第4磁性层之间的第2绝缘层。
3.根据权利要求2所述的磁存储装置，
所述第1层叠体位于所述硅氧化物的所述第2部分的正上方，
所述第2层叠体位于所述硅氧化物的所述第3部分的正上方。
4.根据权利要求3所述的磁存储装置，
还具备在所述硅氧化物的所述第1部分上在所述硅氧化物的所述第2部分与所述第3部分之间与所述第2部分及所述第3部分相接的第1绝缘体。
5.根据权利要求1所述的磁存储装置，
所述硅氧化物的所述第1部分包括包含中心的第4部分和包含所述第1部分的表面的区域的第5部分，
所述硅氧化物的所述第4部分的所述掺杂剂的浓度比所述硅氧化物的所述第5部分的所述掺杂剂的浓度低。
6.根据权利要求1所述的磁存储装置，
所述硅氧化物还包括在所述第1导电体上与所述第1部分相邻的第3部分，
所述第3部分的所述掺杂剂的浓度比所述第1部分的所述掺杂剂的浓度高，
所述第1层叠体位于所述硅氧化物的所述第2部分及所述第3部分的正上方。
7.根据权利要求6所述的磁存储装置，
还具备在所述硅氧化物的所述第1部分上在所述硅氧化物的所述第2部分和所述第3部分之间与所述第2部分及所述第3部分相接的第1绝缘体。
8.根据权利要求6所述的磁存储装置，
所述硅氧化物的所述第2部分及所述第3部分沿着第1轴延伸，沿着第2轴排列，
所述第2轴与所述第1轴相交。
9.一种磁存储装置，具备：
第1导电体；
所述第1导电体上的包含掺杂剂的第1硅氧化物；
所述第1导电体上的包含所述掺杂剂的第2硅氧化物；
遍及所述第1硅氧化物上和所述第2硅氧化物上的第2导电体；及
所述第2导电体上的第1层叠体，所述第1层叠体包括第1磁性层、第2磁性层及所述第1磁性层与所述第2磁性层之间的第1绝缘层。
10.根据权利要求9所述的磁存储装置，
还具备在所述第1导电体上在所述第1硅氧化物和所述第2硅氧化物之间与所述第1硅氧化物及所述第2硅氧化物相接的第1绝缘体。
11.根据权利要求9所述的磁存储装置，
所述第1硅氧化物及所述第2硅氧化物沿着第1轴延伸，沿着第2轴排列，
所述第2轴与所述第1轴相交。
12.根据权利要求1所述的磁存储装置，
所述掺杂剂是砷。
13.一种磁存储装置的制造方法，包括：
形成硅氧化物的步骤，使用蚀刻在第1导电体上形成硅氧化物，所述硅氧化物包括第1部分；
向所述硅氧化物导入掺杂剂的步骤；
在所述硅氧化物的所述第1部分上形成第2导电体的步骤；
形成第1层叠体的步骤，在所述第2导电体上形成第1层叠体，所述第1层叠体包括第1磁性层、第2磁性层及所述第1磁性层与所述第2磁性层之间的第1绝缘层。
14.根据权利要求13所述的磁存储装置的制造方法，
形成所述硅氧化物的步骤包括：
在所述第1导电体上形成第2硅氧化物的步骤；及
使用所述蚀刻局部地除去所述第2硅氧化物的步骤。
15.根据权利要求13所述的磁存储装置的制造方法，
导入所述掺杂剂的步骤包括在相对于所述硅氧化物的上表面的垂线具有角度的轨道上导入所述掺杂剂的步骤。
16.根据权利要求13所述的磁存储装置的制造方法，
所述蚀刻是反应性离子蚀刻。
17.根据权利要求13所述的磁存储装置的制造方法，
所述硅氧化物还包括第2部分，
所述制造方法还包括：
在所述硅氧化物的所述第2部分上形成第3导电体的步骤；及
形成第2层叠体的步骤，在所述第3导电体上形成第2层叠体，所述第2层叠体包括第3磁性层、第4磁性层及所述第3磁性层与所述第4磁性层之间的第2绝缘层。
18.根据权利要求17所述的磁存储装置的制造方法，
还包括在所述硅氧化物的所述第1部分与所述第2部分之间形成第1绝缘体的步骤。
CN202111003961.4A 2020-09-18 2021-08-30 磁存储装置及磁存储装置的制造方法 Pending CN114203699A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-157296 2020-09-18
JP2020157296A JP2022051043A (ja) 2020-09-18 2020-09-18 磁気記憶装置及び磁気記憶装置の製造方法

Publications (1)

Publication Number Publication Date
CN114203699A true CN114203699A (zh) 2022-03-18

Family

ID=80645942

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111003961.4A Pending CN114203699A (zh) 2020-09-18 2021-08-30 磁存储装置及磁存储装置的制造方法

Country Status (4)

Country Link
US (1) US12310251B2 (zh)
JP (1) JP2022051043A (zh)
CN (1) CN114203699A (zh)
TW (2) TWI790729B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021144968A (ja) * 2020-03-10 2021-09-24 キオクシア株式会社 記憶装置及び記憶装置の製造方法
JP2023128981A (ja) * 2022-03-04 2023-09-14 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
JP2023132683A (ja) 2022-03-11 2023-09-22 キオクシア株式会社 磁気記憶装置
JP2024030070A (ja) * 2022-08-23 2024-03-07 キオクシア株式会社 磁気記憶装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159760A (ja) * 2006-12-22 2008-07-10 Sharp Corp 抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置
US20170352807A1 (en) * 2016-06-03 2017-12-07 SK Hynix Inc. Method of fabricating switching element and method of manufacturing resistive memory device
US20180358547A1 (en) * 2017-06-09 2018-12-13 Avalanche Technology, Inc. Method for Manufacturing Magnetic Memory Cells

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8995181B2 (en) 2013-03-21 2015-03-31 Daisuke Watanabe Magnetoresistive element
US20140284733A1 (en) 2013-03-22 2014-09-25 Daisuke Watanabe Magnetoresistive element
US9269890B2 (en) 2013-03-22 2016-02-23 Masahiko Nakayama Magnetoresistance effect element with shift canceling layer having pattern area greater than that of storage layer
US20140284534A1 (en) 2013-03-22 2014-09-25 Toshihiko Nagase Magnetoresistive element and manufacturing method thereof
US9184374B2 (en) 2013-03-22 2015-11-10 Kazuya Sawada Magnetoresistive element
US9209386B2 (en) 2013-09-06 2015-12-08 Makoto Nagamine Magneto-resistive element having a ferromagnetic layer containing boron
US9142756B2 (en) 2013-09-06 2015-09-22 Makoto Nagamine Tunneling magnetoresistive element having a high MR ratio
US20150069544A1 (en) 2013-09-06 2015-03-12 Makoto Nagamine Magneto-resistive element
US20150069554A1 (en) 2013-09-06 2015-03-12 Masahiko Nakayama Magnetic memory and method of manufacturing the same
US9293695B2 (en) 2013-09-09 2016-03-22 Koji Ueda Magnetoresistive element and magnetic random access memory
US20150068887A1 (en) 2013-09-09 2015-03-12 Makoto Nagamine Manufacturing method of magnetoresistive element and manufacturing apparatus of the same
US9130143B2 (en) 2013-09-10 2015-09-08 Toshihiko Nagase Magnetic memory and method for manufacturing the same
WO2015136725A1 (en) 2014-03-13 2015-09-17 Daisuke Watanabe Magnetoresistive element
US9705076B2 (en) 2014-03-13 2017-07-11 Kabushiki Kaisha Toshiba Magnetoresistive element and manufacturing method of the same
US20150259788A1 (en) 2014-03-13 2015-09-17 Makoto Nagamine Sputtering apparatus and manufacturing method of magnetoresistive element
US10026888B2 (en) 2014-08-06 2018-07-17 Toshiba Memory Corporation Magnetoresistive effect element and magnetic memory
US9620561B2 (en) 2014-09-05 2017-04-11 Kabushiki Kaisha Toshiba Magnetoresistive element and manufacturing method thereof
US9991313B2 (en) 2014-10-02 2018-06-05 Toshiba Memory Corporation Magnetic memory and manufacturing method of the same
US9640584B2 (en) 2014-10-02 2017-05-02 Kabushiki Kaisha Toshiba Method of manufacturing a magnetoresistive memory device
US20160099408A1 (en) 2014-10-02 2016-04-07 Makoto Nagamine Manufacturing method for insulating film and manufacturing apparatus for the same
US20160130693A1 (en) 2014-11-11 2016-05-12 Kazuya Sawada Method of manufacturing magnetoresistive memory device and manufacturing apparatus of the same
US9461240B2 (en) 2015-02-26 2016-10-04 Kabushiki Kaisha Toshiba Magnetoresistive memory device
US9466350B2 (en) 2015-03-09 2016-10-11 Kabushiki Kaisha Toshiba Magnetic memory device
US10199568B2 (en) 2016-03-10 2019-02-05 Toshiba Memory Corporation Magnetic storage device and manufacturing method of magnetic storage device
US20170263679A1 (en) 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Magnetic memory device
US10170519B2 (en) 2016-03-14 2019-01-01 Toshiba Memory Corporation Magnetoresistive element and memory device
US20170263680A1 (en) 2016-03-14 2017-09-14 Kabushiki Kaisha Toshiba Magnetoresistive memory device and manufacturing method of the same
US9947862B2 (en) 2016-03-14 2018-04-17 Toshiba Memory Corporation Magnetoresistive memory device
US10504962B2 (en) * 2016-03-28 2019-12-10 Intel Corporation Unipolar current switching in perpendicular magnetic tunnel junction (pMTJ) devices through reduced bipolar coercivity
KR20180008992A (ko) 2016-07-15 2018-01-25 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법
TWI785299B (zh) 2016-09-09 2022-12-01 日商鎧俠股份有限公司 記憶裝置
TWI688001B (zh) 2016-09-14 2020-03-11 東芝記憶體股份有限公司 半導體裝置及其製造方法
US10263178B2 (en) 2016-09-15 2019-04-16 Toshiba Memory Corporation Magnetic memory device
US20180269043A1 (en) 2017-03-17 2018-09-20 Toshiba Memory Corporation Magnetron sputtering apparatus and film formation method using magnetron sputtering apparatus
JP2018163921A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 磁気記憶装置
JP2019054054A (ja) 2017-09-13 2019-04-04 東芝メモリ株式会社 磁気装置
JP2019054095A (ja) 2017-09-14 2019-04-04 東芝メモリ株式会社 磁気抵抗素子
JP6919608B2 (ja) 2018-03-16 2021-08-18 Tdk株式会社 スピン軌道トルク型磁化回転素子、スピン軌道トルク型磁気抵抗効果素子及び磁気メモリ
JP2019161163A (ja) * 2018-03-16 2019-09-19 東芝メモリ株式会社 磁気デバイス
JP7086664B2 (ja) 2018-03-20 2022-06-20 キオクシア株式会社 磁気装置
JP7068110B2 (ja) 2018-09-06 2022-05-16 キオクシア株式会社 半導体記憶装置
JP2020043224A (ja) 2018-09-11 2020-03-19 キオクシア株式会社 磁気装置
JP2020043233A (ja) 2018-09-11 2020-03-19 キオクシア株式会社 磁気記憶装置
JP2020043282A (ja) 2018-09-13 2020-03-19 キオクシア株式会社 記憶装置
US10991756B2 (en) * 2018-10-23 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar selector with independently tunable threshold voltages
US11380369B2 (en) * 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof
JP2020150216A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 磁気抵抗素子及び磁気記憶装置
JP2020155442A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 磁気デバイス
JP2021044369A (ja) 2019-09-11 2021-03-18 キオクシア株式会社 磁気装置
JP2021044398A (ja) 2019-09-11 2021-03-18 キオクシア株式会社 磁気記憶装置
JP2021044429A (ja) 2019-09-12 2021-03-18 キオクシア株式会社 磁気記憶装置
JP2021144967A (ja) 2020-03-10 2021-09-24 キオクシア株式会社 記憶装置
JP2021144969A (ja) 2020-03-10 2021-09-24 キオクシア株式会社 磁気記憶装置
JP2021145025A (ja) 2020-03-11 2021-09-24 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法
JP2021145075A (ja) 2020-03-13 2021-09-24 キオクシア株式会社 磁気記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159760A (ja) * 2006-12-22 2008-07-10 Sharp Corp 抵抗変化型不揮発性メモリ素子とその作製方法及び不揮発性半導体記憶装置
US20170352807A1 (en) * 2016-06-03 2017-12-07 SK Hynix Inc. Method of fabricating switching element and method of manufacturing resistive memory device
US20180358547A1 (en) * 2017-06-09 2018-12-13 Avalanche Technology, Inc. Method for Manufacturing Magnetic Memory Cells

Also Published As

Publication number Publication date
TWI852225B (zh) 2024-08-11
TW202213344A (zh) 2022-04-01
TW202314699A (zh) 2023-04-01
JP2022051043A (ja) 2022-03-31
US12310251B2 (en) 2025-05-20
TWI790729B (zh) 2023-01-21
US20220093847A1 (en) 2022-03-24

Similar Documents

Publication Publication Date Title
CN114203699A (zh) 磁存储装置及磁存储装置的制造方法
TWI775577B (zh) 磁性記憶裝置及磁性記憶裝置之製造方法
CN114203224B (zh) 磁存储装置以及磁存储装置的制造方法
US11201282B2 (en) Magnetic memory structure and device
US20230108500A1 (en) Memory device and manufacturing method of memory device
US20170317142A1 (en) Sidewall insulated resistive memory devices
CN115084356A (zh) 磁存储装置及磁存储装置的制造方法
TWI877693B (zh) 磁性記憶裝置及磁性記憶裝置之製造方法
TWI880169B (zh) 記憶裝置
US12283297B2 (en) Memory device
TWI906631B (zh) 記憶裝置
TWI844208B (zh) 記憶裝置及記憶裝置之製造方法
TW202541687A (zh) 記憶裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination