[go: up one dir, main page]

CN114203548A - 半导体器件及制造半导体器件的方法 - Google Patents

半导体器件及制造半导体器件的方法 Download PDF

Info

Publication number
CN114203548A
CN114203548A CN202111085314.2A CN202111085314A CN114203548A CN 114203548 A CN114203548 A CN 114203548A CN 202111085314 A CN202111085314 A CN 202111085314A CN 114203548 A CN114203548 A CN 114203548A
Authority
CN
China
Prior art keywords
semiconductor
layer
semiconductor layer
concentration
electrically active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111085314.2A
Other languages
English (en)
Other versions
CN114203548B (zh
Inventor
三宅裕树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Mirise Technologies Corp filed Critical Denso Corp
Publication of CN114203548A publication Critical patent/CN114203548A/zh
Application granted granted Critical
Publication of CN114203548B publication Critical patent/CN114203548B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10P30/202—
    • H10P32/12—
    • H10P32/17—
    • H10P95/90—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Landscapes

  • Engineering & Computer Science (AREA)
  • Electrodes Of Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

一种半导体器件，具有第一半导体层(21)和第二半导体层(22)。第一半导体层(21)是由氧化镓基半导体制成的n型层。第二半导体层(22)由氧化镓基半导体制成，与第一半导体层(21)接触，并且是电活性施主浓度高于第一半导体层(21)的电活性施主浓度的n型层。第一半导体层(21)的施主浓度与第二半导体层(22)的施主浓度之间的差小于第一半导体层(21)的电活性施主浓度与第二半导体层(22)的电活性施主浓度之间的差。

Description

半导体器件及制造半导体器件的方法
技术领域
本文公开的技术涉及一种半导体器件和用于制造所述半导体器件的方法。
背景技术
专利文献1公开了一种由氧化镓基半导体制成的半导体器件。该半导体器件具有n型半导体层和i型半导体层。i型半导体层通过化学气相沉积(chemical vapordeposition，简称CVD)形成在n型半导体层上。i型半导体层中的施主(donor)浓度低于n型半导体层中的施主浓度。
现有技术文献
[专利文献]
[专利文献1]JP 2019-041107 A
发明内容
在如专利文献1中的氧化镓基半导体中，在半导体层的界面很容易产生裂纹。此外，在专利文献1的半导体器件中，施主浓度高的n型半导体层与施主浓度低的i型半导体层之间的晶格常数(lattice constant)的差很大。由于晶格常数显著不同的半导体层彼此接触，因此在n型半导体层和i型半导体层之间的界面处产生高应力。因此，在专利文献1的半导体器件中，在n型半导体层与i型半导体层的界面处很可能产生裂纹。例如，在半导体器件的制造过程或使用过程中，当半导体基底的温度发生变化时，n型半导体层与i型半导体层之间的界面处可能会产生裂纹。本实施例提出了一种用于对在由氧化镓基半导体制成的半导体器件中具有不同载流子浓度的两个半导体层之间的界面处的裂纹进行抑制的技术。
本实施例中公开的半导体器件具有第一半导体层和第二半导体层。所述第一半导体层是由氧化镓基半导体制成的n型半导体层。所述第二半导体层由氧化镓基半导体制成，与所述第一半导体层接触，并且是电活性施主浓度高于所述第一半导体层的电活性施主浓度的n型半导体层。所述第一半导体层的施主浓度与所述第二半导体层的施主浓度之间的差小于所述第一半导体层的电活性施主浓度与所述第二半导体层的电活性施主浓度之间的差。
所述氧化镓基半导体是由包括镓和氧的化合物制成的半导体。所述氧化镓基半导体包括例如Ga2O3、(InAlGa)2O3等。
此外，所述电活性施主浓度是指包含在所述半导体中的施主之中电活性施主的浓度。
此外，在本实施例中，“所述第一半导体层的施主浓度与所述第二半导体层的施主浓度之间的差”和“所述第一半导体层的电活性施主浓度与所述第二半导体层的电活性施主浓度之间的差”是指差值的绝对值。
在该半导体器件中，所述第二半导体层中的电活性施主的浓度高于所述第一半导体层中的电活性施主的浓度。因此，所述第二半导体层的载流子浓度高于所述第一半导体层的载流子浓度。即，该半导体器件具有这样的结构，即，具有不同载流子浓度的第一半导体层和第二半导体层彼此接触。此外，在该半导体器件中，所述第一半导体层的施主浓度与所述第二半导体层的施主浓度之间的差小于所述第一半导体层的电活性施主浓度与所述第二半导体层的电活性施主浓度之间的差。即，所述第一半导体层与所述第二半导体层之间的施主浓度的差不像它们之间的电活性施主浓度的差那样大。因此，所述第一半导体层与所述第二半导体层之间的晶格常数的差较小。因此，在所述第一半导体层与所述第二半导体层之间的界面处产生的应力小。因此，抑制了在所述第一半导体层与所述第二半导体层之间的界面处产生裂纹。这样，通过在所述第一半导体层与所述第二半导体层之间提供电活性施主浓度差同时减小它们之间的施主浓度差，提供在所述第一半导体层与所述第二半导体层之间的载流子浓度差，并且能够抑制在它们之间的界面处产生的应力。
附图说明
本公开的上述和其他目的、特征和优点将通过参考附图做出的以下详细描述而变得更加明显。在附图中：
图1是半导体器件10的横截面图；
图2是显示半导体基底12中的施主浓度和电活性施主浓度(electrically activedonor concentration)在堆叠方向上的分布图；
图3是显示第一实施例的制造方法的流程图；
图4是在处理前半导体基底12的横截面图以及显示在堆叠方向上施主浓度和电活性施主浓度的分布图；
图5是显示由退火引起的电活性施主浓度的变化的图；
图6是显示第二实施例的制造方法的流程图；
图7是显示第三实施例的制造方法的流程图；
图8是显示比较例的半导体基底中的施主浓度和电活性施主浓度在堆叠方向上的分布图；
图9是显示将本实施例的结构应用于结势垒肖特基二极管(junction barrierSchottky diode)的示例的横截面图；
图10是显示将本实施例的结构应用于pn结二极管的示例的横截面图；和
图11是显示将本实施例的结构应用于MOSFET的示例的横截面图。
具体实施方式
下面列出了本文公开的技术元素。以下技术元素是独立地有用的。
在本实施例公开的示例性半导体器件中，第一半导体层可包括与第二半导体层接触的过渡层，以及与所述过渡层接触并通过所述过渡层与所述第二半导体层隔开的漂移层(drift layer)。第二半导体层的电活性施主浓度可以是1×1018/cm3或更高。过渡层中的电活性施主浓度可以小于1×1018/cm3。漂移层的电活性施主浓度可以小于过渡层的电活性施主浓度。过渡层中电活性施主的浓度可以分布为使得从第二半导体层朝向漂移层减小。在第二半导体层、过渡层和漂移层的堆叠方向上，过渡层中电活性施主的浓度的变化率可以为每1μm 1×1015/cm3或更大。在堆叠方向上，漂移层中电活性施主浓度的变化率可以小于每1μm 1×1015/cm3。过渡层的厚度可以是0.1μm或更大。
通过提供厚过渡层并且在该厚过渡层中在第一半导体层与第二半导体层之间的界面处电活性施主的浓度以这种方式变化，在第一半导体层与第二半导体层之间的界面处产生的应力被更有效的抑制。
本实施例中公开的示例的半导体器件可以通过下述制造方法制造。该制造方法可包括通过对由氧化镓基半导体制成的n型半导体基底进行退火来降低半导体基底的一部分中的电活性施主的浓度的步骤。在该步骤中，在半导体基底中可形成第一半导体层和第二半导体层，其中所述第一半导体层包括电活性施主浓度降低的区域，并且第二半导体层具有比第一半导体层更高的电活性施主浓度且与第一半导体层接触。
根据该制造方法，第一半导体层的施主浓度与第二半导体层的施主浓度之间的差能够减小到小于第一半导体层的电活性施主浓度与第二半导体层的电活性施主浓度之间的差。因此，能够抑制第一半导体层与第二半导体层之间的界面处的裂纹。
在本文公开的示例性制造方法中，对半导体基底进行退火的步骤可包括在含氧的气氛中对半导体基底进行退火的步骤。
在本文公开的示例性制造方法中，对半导体基底进行退火的步骤可包括将氧离子注入到半导体基底中的步骤和在注入氧离子的步骤之前对半导体基底进行退火的步骤。
在本文公开的示例性制造方法中，对半导体基底进行退火的步骤可包括将从由H、Li、Be、N、Na、Mg、P、S、K、Ca、Cr、Mn、Fe、Co、Ni、Cu、Zn、As、Se、Rb、Sr、Ru、Rh、Pd、Ag、Cd、Sb、Te、Cs、Ba、Ir、Pt、Au、Hg、TI、Pb、Bi、Po、Fr和Ra组成的组中选择的至少一种离子注入到半导体基底中的步骤，以及在将至少一种离子注入到半导体基底中的步骤之后对半导体基底进行退火的步骤。
根据这些制造方法，能够降低在半导体基底中的该区域(成为第一半导体层的区域)的一部分中电活性施主浓度，同时抑制该区域中施主浓度的降低。
在本实施例公开的示例的制造方法中，半导体基底可以由β型氧化镓基半导体制成。在这种情况下，第一半导体层与第二半导体层之间的界面可以沿着(001)面或(100)面延伸。
在β型氧化镓基半导体中，很可能沿着(001)面或(100)面发生解理(cleavage)。通过将本实施例中公开的技术应用于如上所述其中界面沿(001)面或(100)面延伸的第一半导体层和第二半导体层，能够抑制在容易发生裂纹的界面处产生应力。
(第一实施例)
图1中所示的半导体器件10是肖特基势垒二极管。半导体器件10具有半导体基底12、上电极30和下电极32。半导体基底12由β型氧化镓(β-Ga2O3)制成。半导体基底12可以由另一种氧化镓基半导体(例如，α-Ga2O3、(InAlGa)2O3等)制成。上电极30与半导体基底12的上表面12a接触。下电极32与半导体基底12的下表面12b接触。
半导体基底12具有第一半导体层21和第二半导体层22。第一半导体层21和第二半导体层22为n型。第一半导体层21布置在第二半导体层22上。在下文中，第一半导体层21与第二半导体层22之间的界面被称为界面23。第一半导体层21和第二半导体层22包括Si(硅)、Sn(锡)和Ge(锗)中的至少一种作为施主。如稍后将详细描述的，第二半导体层22中电活性施主的浓度高于第一半导体层21中电活性施主的浓度。
第二半导体层22设置在包括半导体基底12的下表面12b的范围内。下电极32与第二半导体层22欧姆接触。第一半导体层21具有过渡层24和漂移层26。过渡层24布置在第二半导体层22上。漂移层26布置在过渡层24上。也就是说，过渡层24布置在漂移层26与第二半导体层22之间。过渡层24与第二半导体层22接触并且与漂移层26接触。漂移层26通过过渡层24与第二半导体层22隔开。过渡层24的电活性施主浓度小于第二半导体层22的电活性施主浓度。漂移层26的电活性施主浓度小于过渡层24的电活性施主浓度。漂移层26设置在包括半导体基底12的上表面12a的范围内。上电极30与漂移层26肖特基接触(Schottkycontact)。
肖特基势垒二极管由上电极30、下电极32和半导体基底12构成。当上电极30的电位高于下电极32的电位时，肖特基势垒二极管导通(turns on)，并且当上电极30的电位低于下电极32的电位时，肖特基势垒二极管关断(turns off)。当肖特基势垒二极管导通时，电流从上电极30经由漂移层26、过渡层24和第二半导体层22流到下电极32。这样，当肖特基势垒二极管导通时，电流沿半导体基底12的厚度方向流动。半导体基底12的电特性根据电流流动的方向与半导体基底12的晶体取向(crystal orientation)之间的关系而改变。半导体基底12的上表面12a沿(001)面或(100)面延伸。结果，抑制了在半导体基底12的厚度方向上流动的电流的路径中损耗的发生。
图2示出了在第二半导体层22、过渡层24和漂移层26的堆叠方向(以下简称为堆叠方向)上施主浓度的分布和电活性施主浓度的分布。施主浓度是包括在半导体基底12中的施主(即，Si、Sn和Ge)的浓度。包括在半导体基底12中的施主包括电活性施主和非电活性施主(electrically inactive donors)。电活性施主是有助于产生作为载流子的电子的施主。非电活性施主是对作为载流子的电子的产生没有贡献的施主。电活性施主浓度是包含在半导体基底12中的电活性施主的浓度。如图2所示，第二半导体层22的电活性施主浓度为1×1018/cm3或更高，第一半导体层21的电活性施主浓度小于1×1018/cm3。在第二半导体层22中，电活性施主浓度以基本恒定的值分布。在漂移层26中，电活性施主浓度是接近1×1016/cm3的值。在漂移层26中，电活性施主浓度以基本恒定的值分布。因此，在堆叠方向上，漂移层26中电活性施主浓度的变化率小于每1μm 1×1015/cm3。在过渡层24中，电活性施主浓度分布为从第二半导体层22朝向漂移层26减小。在堆叠方向上，过渡层24中电活性施主浓度的变化率为每1μm 1×1015/cm3或更大。如上所述，过渡层24是电活性施主的浓度在漂移层26与第二半导体层22之间改变的层。过渡层24的厚度为0.1μm或更大。图2中的附图标记ΔCad表示第一半导体层21的电活性施主浓度与第二半导体层22的电活性施主浓度之间的差。如上所述，第一半导体层21(特别是漂移层26)中电活性施主的浓度比第二半导体层22中电活性施主的浓度小得多。因此，电活性施主浓度的差ΔCad很大。
如图2所示，在第二半导体层22、过渡层24和漂移层26中，施主浓度以1×1018/cm3或更大的基本恒定值分布。即，第二半导体层22、过渡层24和漂移层26之间的施主浓度基本相等。因此，第一半导体层21的施主浓度与第二半导体层22的施主浓度之间的差ΔCd基本上为零。因此，第一半导体层21的施主浓度与第二半导体层22的施主浓度之间的差ΔCd小于第一半导体层21的电活性施主浓度与第二半导体层22的电活性施主浓度之间的差ΔCad。在第二半导体层22中，电活性施主浓度基本上等于施主浓度。在第一半导体层21内，电活性施主浓度低于施主浓度。
如上所述，在半导体器件10中，第一半导体层21的施主浓度与第二半导体层22的施主浓度之间的差ΔCd基本上为零。因此，第一半导体层21与第二半导体层22之间的晶格常数的差极小。因此，在第一半导体层21与第二半导体层22之间的界面23(即过渡层24与第二半导体层22之间的界面)处产生的应力小。这样，通过增大第一半导体层21与第二半导体层22之间的电活性施主浓度差ΔCad，同时减小第一半导体层21与第二半导体层22之间的施主浓度差ΔCd，可以在第一半导体层21与第二半导体层22之间提供电特性差的同时抑制被施加到界面23的应力。因此，在界面23处不太可能出现裂纹。如上所述，半导体基底12的上表面12a为(001)面或(100)面。因此，界面23沿(001)面或(100)面延伸。在β型氧化镓中，沿着(001)面或(100)面有可能发生解理。因此，当应力被施加到界面23时，有可能发生裂纹。通过抑制被施加到有可能发生裂纹的界面23的应力，极大地提高了半导体器件10的可靠性。此外，在半导体器件10中，电活性施主的浓度在界面23处显著变化的过渡层24具有0.1μm或更大的厚度。通过以这种方式较厚地设置过渡层24，可以更有效地抑制被施加到界面23的应力。因此，可以更有效地抑制在界面23处产生裂纹。
接下来，将描述半导体器件10的制造方法。在图3所示的第一实施例的制造方法中，首先，在步骤S2中，制备由β型氧化镓制成的半导体基底12。这里，如图4所示，制备半导体基底12，在整个半导体基底12中同时具有1×1018/cm3或更高的电活性施主浓度和1×1018/cm3或更高的施主浓度。在图4的整个半导体基底12中，电活性施主浓度和施主浓度以基本恒定的值分布。图4的半导体基底12的上表面12a由(001)面或(100)面形成。
接着，在步骤S4中，图4的半导体基底12在含氧的气氛中进行退火处理。含氧的气氛是指包含氧作为元素的气氛。例如，半导体基底12可以在氧气、水蒸气等的气氛中进行退火。在此，半导体基底12在半导体基底12的上表面12a暴露于含氧的气氛中的状态下进行退火。然后，氧从上表面12a扩散到半导体基底12中。当氧原子扩散到氧化镓半导体中时，氧影响施主并且施主不再提供电子作为载流子。即，氧使施主失活(deactivates)。结果，在半导体基底12中氧扩散的区域中电活性施主的浓度降低。这里，在半导体基底12的上表面12a附近的区域中电活性施主的浓度降低。
图5示出了作为上述退火步骤的示例，在氧气中对半导体基底12进行退火的实验的结果。在图5的每个曲线图中，竖轴表示半导体基底12距上表面12a的深度，水平轴表示电活性施主的浓度。如图5的(a)所示，在退火前，半导体基底12中电活性施主的浓度为约2×1016/cm3。如图5的(b)所示，在1000℃条件下退火5分钟的样品中，半导体基底12中电活性施主的浓度降低到约7×1015/cm3。此外，如图5的(c)和(d)所示，在1000℃条件下退火20分钟的样品和1000℃条件下退火40分钟的样品中，半导体基底12中的电活性施主浓度下降到约1×1015/cm3。此外，在图5的(c)和(d)中，在更深的位置处电活性施主的浓度降低。如上所述，在氧气中退火可以降低半导体基底12中电活性施主的浓度。
如上所述，通过在含氧的气氛中对半导体基底12进行退火，可以在半导体基底12的一部分中降低电活性施主的浓度。在退火步骤中电活性施主浓度降低的区域提供漂移层26。此外，电活性施主浓度不降低的区域提供第二半导体层22。进一步，电活性施主浓度沿堆叠方向变化的过渡层24形成在漂移层26与第二半导体层22之间。因此，如图2所示，漂移层26、过渡层24和第二半导体层22中的电活性施主的浓度能够分布。此外，在该退火步骤中，第一半导体层21中的施主变为非活性的，而非活性施主保留在第一半导体层21中。因此，如图2所示，在第一半导体层21中，电活性施主的浓度降低，但施主的浓度几乎不降低。
接着，在步骤S6中，在半导体基底12的表面形成上电极30和下电极32。由此，完成半导体器件10。
如上所述，根据第一实施例的制造方法，第一半导体层21(即，漂移层26和过渡层24)中的电活性施主浓度降低而施主浓度几乎没有降低。因此，第一半导体层21与第二半导体层22之间的施主浓度几乎没有差异，并且被施加到第一半导体层21与第二半导体层22之间的界面23上的应力可以减小。此外，根据该制造方法，电活性施主浓度在第一半导体层21与第二半导体层22之间可以分布为使得电活性施主浓度相对缓慢地变化。过渡层24可以形成得相对较厚。由此，能够更有效地降低被施加于界面23的应力。因此，根据第一实施例的制造方法能够抑制在界面23处产生裂纹。
(第二实施例)
接下来，将描述第二实施例的制造方法作为半导体器件10的制造方法。在图6所示的第二实施例的制造方法中，首先，在步骤S2中，以与第一实施例中相同的方式制备图4的半导体基底12。接着，在步骤S4a中，将氧离子注入到半导体基底12的上表面12a中。这里，将氧离子注入到对应于漂移层26的深度范围中。接下来，在步骤S4b中，对半导体基底12进行退火。在步骤S4b中，例如，半导体基底12可以在惰性气体中进行退火。当半导体基底12被退火时，在步骤S4a中注入到半导体基底12中的氧影响施主，并且施主变为非活性的。这降低了被注入氧的区域中电活性施主的浓度。
如上所述，通过在步骤S4a中将氧离子注入到半导体基底12中并在步骤S4b中对半导体基底12进行退火，在半导体基底12的一部分中降低了电活性施主的浓度。在退火步骤中电活性施主的浓度降低的区域提供漂移层26。此外，电活性施主的浓度不降低的区域提供第二半导体层22。此外，电活性施主的浓度沿着堆叠方向变化的过渡层24形成在漂移层26与第二半导体层22之间。因此，如图2所示，漂移层26、过渡层24和第二半导体层22中的电活性施主的浓度能够分布。此外，在该退火步骤中，第一半导体层21中的施主变为非活性的，而非活性施主保留在第一半导体层21中。因此，如图2所示，在第一半导体层21中，电活性施主的浓度降低，但施主的浓度几乎不降低。此后，通过以与第一实施例中相同的方式在步骤S6中形成上电极30和下电极32来完成半导体器件10。
如上所述，根据第二实施例的制造方法，第一半导体层21(即，漂移层26和过渡层24)中的电活性施主浓度降低而施主浓度几乎不降低。此外，根据该制造方法，过渡层24能够形成得较厚。因此，可以减小被施加到界面23的应力。因此，根据第二实施例的制造方法，能够抑制在界面23处产生裂纹。
(第三实施例)
接下来，将描述第三实施例的制造方法作为半导体器件10的制造方法。在图7所示的第三实施例的制造方法中，首先，在步骤S2中，以与第一实施例中相同的方式制备图4的半导体基底12。接着，在步骤S4c中，将离子注入到半导体基底12的上表面12a中。这里，注入在氧化镓基半导体中用作受主的离子。这里注入的离子是从由H、Li、Be、N、Na、Mg、P、S、K、Ca、Cr、Mn、Fe、Co、Ni、Cu、Zn、As、Se、Rb、Sr、Ru、Rh、Pd、Ag、Cd、Sb、Te、Cs、Ba、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr和Ra组成的组中选择的至少一种离子。这些元素的行为类似于氧化镓基半导体中的受主(acceptors)。接着，在步骤S4d中，对半导体基底12进行退火。在步骤S4d中，例如，半导体基底12可以在惰性气体中进行退火。当半导体基底12被退火时，注入到半导体基底12中的元素在步骤S4c中被活化(activated)并且其行为像受主一样。这降低了在步骤S4c中离子注入区域中电活性施主的浓度。
如上所述，通过在步骤S4c中将离子注入到半导体基底12中并在步骤S4d中对半导体基底12进行退火，在半导体基底12的一部分中电活性施主的浓度降低。在退火步骤中电活性施主的浓度降低的区域提供漂移层26。此外，电活性施主的浓度不降低的区域提供第二半导体层22。此外，电活性施主的浓度沿堆叠方向变化的过渡层24形成在漂移层26与第二半导体层22之间。因此，如图2所示，漂移层26、过渡层24和第二半导体层22中的电活性施主的浓度能够分布。在该退火步骤中，如图2所示，在漂移层26和过渡层24中，电活性施主浓度能够降低而施主浓度几乎不降低。此后，通过以与第一实施例中相同的方式在步骤S6中形成上电极30和下电极32来完成半导体器件10。
如上所述，根据第三实施例的制造方法，第一半导体层21(即，漂移层26和过渡层24)中的电活性施主浓度降低而施主浓度几乎不降低。此外，根据该制造方法，过渡层24能够形成得较厚。因此，可以减小被施加到界面23的应力。因此，根据第三实施例的制造方法能够抑制在界面23处产生裂纹。
比较例
接下来，将描述比较例的制造方法。在比较例的制造方法中，如图8所示，制备对应于第二半导体层22的半导体基底60，并且通过外延生长(例如，CVD)在半导体基底60上形成施主浓度低于半导体基底60的漂移层26。当通过这种制造方法制造半导体器件时，第二半导体层22和漂移层26中施主浓度和电活性施主浓度的分布基本相同。因此，在第二半导体层22与漂移层26之间的界面23x处，不仅电活性施主浓度而且施主浓度急剧变化。因此，第二半导体层22与漂移层26之间的晶格常数的差较大，并且界面23x被施加高应力。此外，当通过外延生长形成漂移层26时，在漂移层26与第二半导体层22之间不可能发生施主的相互扩散。因此，在漂移层26与第二半导体层22之间的界面23x处施主浓度的变化率变得极高。结果，在漂移层26与第二半导体层22之间的过渡层24的厚度变得极薄(在图8中，过渡层24的厚度基本为零)。因此，应力更可能被施加到界面23x。此外，当通过外延生长形成漂移层26时，漂移层26与第二半导体层22之间的晶体连续性不太高，使得界面23x的强度不太高。由于如上所述具有低强度的界面23x被施加高应力，因此在比较例的制造方法中，界面23x处很可能产生裂纹。根据上述第一实施例至第三实施例的制造方法，在第一半导体层21与第二半导体层22之间难以发生施主浓度的差异。此外，根据第一实施例至第三实施例的制造方法，能够形成厚的过渡层24。此外，在第一实施例至第三实施例的制造方法中，由于第二半导体层22至漂移层26在体半导体(bulk semiconductors)中连续形成，因此界面23的强度高。因此，与比较例的制造方法相比，根据第一实施例至第三实施例的制造方法能够抑制在界面23处产生裂纹。
此外，在比较例的制造方法中，漂移层26的外延生长需要很长时间。另外，外延生长需要高温。因此，在比较例的制造方法中，半导体器件的制造成本较高。另一方面，在第一实施例至第三实施例的制造方法中，由于不使用外延生长来形成漂移层26，因此能够以低成本制造半导体器件10。
此外，在比较例的制造方法中，当外延生长漂移层26时，晶体缺陷可能沿着生长方向生长。因此，会发生沿漂移层26的厚度方向延伸的缺陷。另一方面，在第一实施例至第三实施例的制造方法中，由于不使用外延生长来形成漂移层26，因此能够抑制漂移层26中产生缺陷。
此外，在比较例的制造方法中，当外延生长漂移层26时，施主浓度可能在平面内改变。另一方面，在第一实施例至第三实施例的制造方法中，由于不使用外延生长来形成漂移层26，所以能够抑制在漂移层26的平面中施主浓度和电活性施主浓度的变化。
在上述实施例中，肖特基势垒二极管已经被描述为半导体器件10。可替代地，这里公开的技术可以应用于其他半导体器件。例如，如图9所示，可以通过在与上电极30接触的范围内部分地提供p型层80来构造结势垒肖特基二极管。此外，例如，如图10所示，可以通过在与上电极30接触的整个范围内提供p型层82来构造pn结二极管。此外，如图11所示，通过在漂移层26上提供p型体层(p-type body layer)90、n型源极层(n-type source layer)92、栅电极94、源电极96等来提供MOSFET(金属氧化物半导体场效应晶体管)。图9至11中所示的半导体器件的p型层可以通过p型离子注入、嵌入式外延生长等形成。这些p型层可以由与漂移层26的材料不同的材料制成。此外，图11的源极层92可以通过n型离子注入形成，或者可以通过在惰性气氛中进行局部退火来重新活化施主而形成。此外，本实施例中公开的技术可以应用于其他半导体器件，例如JFET(结型场效应晶体管)和HEMT(高电子迁移率晶体管)。
此外，在上述实施例中，在第一半导体层21与第二半导体层22之间施主浓度相等。可替代地，第一半导体层21的施主浓度可高于第二半导体层的施主浓度，并且第一半导体层21的施主浓度可低于第二半导体层22的施主浓度。只要满足条件“第一半导体层21的施主浓度与第二半导体层22的施主浓度之间的差ΔCa小于第一半导体层21的电活性施主浓度与第二半导体层22的电活性施主浓度之间的差ΔCad”，第一半导体层21的施主浓度和第二半导体层22的施主浓度可以以任何方式分布。
此外，第一实施例至第三实施例的制造方向上的上述步骤可以组合并执行。
尽管上面已经详细描述了多个实施例，但是这些实施例仅仅是示例并且不限制权利要求的范围。权利要求中描述的技术包括对上述具体示例的各种修改和改型。在本说明书或附图中描述的技术元素单独地或以各种组合表现出技术有用性，并且不限于提交时权利要求中描述的组合。另外，在本说明书或附图中示出的技术同时实现多个目标，并且实现其中一个目标本身具有技术实用性。
虽然已经参照本公开的实施例描述了本公开，但是应当理解，本公开不限于这些实施例和构造。本公开旨在涵盖各种修改和等效布置。此外，虽然各种组合和配置，包括更多、更少或仅单个元件的其他组合和配置也位于本公开的精神和范围内。

Claims (8)

1.一种半导体器件，包括：
第一半导体层(21)，其具有N导电类型并且由氧化镓基半导体制成；和
第二半导体层(22)，其由氧化镓基半导体制成，与所述第一半导体层(21)接触，并且具有电活性施主浓度高于所述第一半导体层(21)的电活性施主浓度的N导电类型，其中：
所述第一半导体层(21)的施主浓度与所述第二半导体层(22)的施主浓度之间的差小于所述第一半导体层(21)的电活性施主浓度与所述第二半导体层(22)的电活性施主浓度之间的差。
2.根据权利要求1的半导体器件，其中：
所述第一半导体层(21)包括：
过渡层(24)，其与所述第二半导体层(22)接触；和
漂移层(26)，其与所述过渡层(24)接触并通过所述过渡层(24)与所述第二半导体层(22)隔开；
所述第二半导体层(22)的电活性施主浓度为1×1018/cm3或更高；
所述过渡层(24)中的电活性施主浓度小于1×1018/cm3；
所述漂移层(26)的电活性施主浓度小于所述过渡层(24)的电活性施主浓度；
所述过渡层(24)中的电活性施主浓度被分布为从所述第二半导体层(22)朝向所述漂移层(26)降低；
在所述第二半导体层(22)、所述过渡层(24)和所述漂移层(26)的堆叠方向上，所述过渡层(24)中的电活性施主浓度的变化率为每1μm 1×1015/cm3或更大；
在所述堆叠方向上，所述漂移层(26)中的电活性施主浓度的变化率小于每1μm 1×1015/cm3；和
所述过渡层(24)的厚度为0.1μm或更大。
3.一种制造半导体器件的方法，包括：
通过对具有N导电类型且由氧化镓基半导体制成的半导体基底(12)进行退火来降低所述半导体基底(12)的一部分区域中的电活性施主浓度；和
在所述半导体基底(12)中形成由具有降低的电活性施主浓度的区域提供的第一半导体层(21)和具有比所述第一半导体层(21)更高的电活性施主浓度并与所述第一半导体层(21)接触的第二半导体层(22)。
4.根据权利要求3所述的制造半导体器件的方法，其中：
所述半导体基底(12)的退火包括：在含氧的气氛中对所述半导体基底(12)进行退火。
5.根据权利要求3所述的制造半导体器件的方法，其中：
所述半导体基底(12)的退火包括：
将氧离子注入到所述半导体基底(12)中；和
在注入氧离子后，对所述半导体基底(12)进行退火。
6.根据权利要求3所述的制造半导体器件的方法，其中：
所述半导体基底(12)的退火包括：
向所述半导体基底(12)中注入从由H、Li、Be、N、Na、Mg、P、S、K、Ca、Cr、Mn、Fe、Co、Ni、Cu、Zn、As、Se、Rb、Sr、Ru、Rh、Pd、Ag、Cd、Sb、Te、Cs、Ba、Ir、Pt、Au、Hg、Tl、Pb、Bi、Po、Fr和Ra组成的组中选择的至少一种离子；和
在将所述至少一种离子注入到所述半导体基底(12)中之后，对所述半导体基底(12)进行退火。
7.根据权利要求3至6中任一项所述的制造半导体器件的方法，其中：
所述半导体基底(12)由β型氧化镓基半导体制成。
8.根据权利要求7所述的制造半导体器件的方法，其中：
所述第一半导体层(21)与所述第二半导体层(22)之间的界面沿(001)面或(100)面延伸。
CN202111085314.2A 2020-09-18 2021-09-16 半导体器件及制造半导体器件的方法 Active CN114203548B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-157824 2020-09-18
JP2020157824A JP7469201B2 (ja) 2020-09-18 2020-09-18 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
CN114203548A true CN114203548A (zh) 2022-03-18
CN114203548B CN114203548B (zh) 2025-10-03

Family

ID=80474009

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111085314.2A Active CN114203548B (zh) 2020-09-18 2021-09-16 半导体器件及制造半导体器件的方法

Country Status (4)

Country Link
US (2) US11757009B2 (zh)
JP (1) JP7469201B2 (zh)
CN (1) CN114203548B (zh)
DE (1) DE102021123815B4 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7807627B2 (ja) * 2020-02-07 2026-01-28 株式会社Flosfia 半導体素子および半導体装置
JP7469201B2 (ja) 2020-09-18 2024-04-16 株式会社デンソー 半導体装置とその製造方法
CN116190460A (zh) * 2023-03-22 2023-05-30 中国电子科技集团公司第十三研究所 肖特基二极管制备方法及肖特基二极管

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101599428A (zh) * 2008-06-04 2009-12-09 日立电线株式会社 碳化硅半导体衬底及其制造方法
CN105393360A (zh) * 2013-07-16 2016-03-09 住友金属矿山株式会社 氧化物半导体薄膜和薄膜晶体管
JP2016039194A (ja) * 2014-08-06 2016-03-22 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子
JP2016051795A (ja) * 2014-08-29 2016-04-11 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体
US20190237556A1 (en) * 2016-10-11 2019-08-01 Idemitsu Kosan Co., Ltd. Structure, method for manufacturing same, semiconductor element, and electronic circuit
CN110197854A (zh) * 2019-06-20 2019-09-03 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
CN110265486A (zh) * 2019-06-20 2019-09-20 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
CN111095569A (zh) * 2018-03-19 2020-05-01 富士电机株式会社 半导体装置及半导体装置的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200222A (ja) 2008-02-21 2009-09-03 Nippon Light Metal Co Ltd 紫外線センサ及びその製造方法
JP2013056803A (ja) * 2011-09-08 2013-03-28 Tamura Seisakusho Co Ltd β−Ｇａ２Ｏ３系単結晶膜の製造方法
JP5777479B2 (ja) 2011-10-14 2015-09-09 株式会社タムラ製作所 β−Ｇａ２Ｏ３系基板の製造方法、及び結晶積層構造体の製造方法
JP2013102081A (ja) 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP6142357B2 (ja) 2013-03-01 2017-06-07 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶体のドナー濃度制御方法、及びオーミックコンタクト形成方法
EP2942803B1 (en) * 2014-05-08 2019-08-21 Flosfia Inc. Crystalline multilayer structure and semiconductor device
US10439028B2 (en) * 2014-07-22 2019-10-08 Flosfia, Inc. Crystalline semiconductor film, plate-like body and semiconductor device
DE112017007060T5 (de) 2017-02-14 2019-10-24 Mitsubishi Electric Corporation Leistungshalbleitereinheit
JP6558385B2 (ja) 2017-02-23 2019-08-14 トヨタ自動車株式会社 半導体装置の製造方法
JP7061747B2 (ja) 2017-07-10 2022-05-02 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
JP7248962B2 (ja) * 2017-08-24 2023-03-30 株式会社Flosfia 半導体装置
JP7179276B2 (ja) 2017-09-29 2022-11-29 株式会社タムラ製作所 電界効果トランジスタ
CN109767990A (zh) 2018-12-27 2019-05-17 山东大学 一种氧化镓表面载流子浓度调控的方法
CN111276541B (zh) 2020-02-10 2021-11-09 中国科学院半导体研究所 常关型场效应晶体管及其制备方法
JP7469201B2 (ja) 2020-09-18 2024-04-16 株式会社デンソー 半導体装置とその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101599428A (zh) * 2008-06-04 2009-12-09 日立电线株式会社 碳化硅半导体衬底及其制造方法
CN105393360A (zh) * 2013-07-16 2016-03-09 住友金属矿山株式会社 氧化物半导体薄膜和薄膜晶体管
JP2016039194A (ja) * 2014-08-06 2016-03-22 株式会社タムラ製作所 Ｇａ２Ｏ３系単結晶の高抵抗領域形成方法、並びに、結晶積層構造体及び半導体素子
JP2016051795A (ja) * 2014-08-29 2016-04-11 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体
US20190237556A1 (en) * 2016-10-11 2019-08-01 Idemitsu Kosan Co., Ltd. Structure, method for manufacturing same, semiconductor element, and electronic circuit
CN111095569A (zh) * 2018-03-19 2020-05-01 富士电机株式会社 半导体装置及半导体装置的制造方法
CN110197854A (zh) * 2019-06-20 2019-09-03 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法
CN110265486A (zh) * 2019-06-20 2019-09-20 中国电子科技集团公司第十三研究所 氧化镓sbd终端结构及制备方法

Also Published As

Publication number Publication date
JP2022051379A (ja) 2022-03-31
DE102021123815A1 (de) 2022-03-24
CN114203548B (zh) 2025-10-03
US20230369417A1 (en) 2023-11-16
US11757009B2 (en) 2023-09-12
US20220093748A1 (en) 2022-03-24
US12136654B2 (en) 2024-11-05
JP7469201B2 (ja) 2024-04-16
DE102021123815B4 (de) 2026-02-05

Similar Documents

Publication Publication Date Title
US12136654B2 (en) Method for manufacturing semiconductor device
JP5828568B1 (ja) 半導体素子及びその製造方法
JP4660733B2 (ja) 縦型デバイスのための裏面オーミックコンタクトの低温形成
JP5907465B2 (ja) 半導体素子及び結晶積層構造体
JP6284140B2 (ja) Ｇａ２Ｏ３系半導体素子
US9318331B2 (en) Method and system for diffusion and implantation in gallium nitride based devices
US4662060A (en) Method of fabricating semiconductor device having low resistance non-alloyed contact layer
US7187045B2 (en) Junction field effect metal oxide compound semiconductor integrated transistor devices
EP0064829B1 (en) High electron mobility semiconductor device and process for producing the same
CN107464843A (zh) 半导体结构、hemt结构及其形成方法
KR920003799B1 (ko) 반도체 장치
EP0080714B1 (en) Hetero-junction semiconductor device
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
EP0130774B1 (en) Process for fabricating bipolar transistor
US9985159B2 (en) Passivated contact formation using ion implantation
JP4631104B2 (ja) 半導体装置の製造方法
EP4220735A1 (en) Enhancement-mode hemt and manufacturing process of the same
US5413947A (en) Method for manufacturing a semiconductor device with an epitaxial void
JP2005116725A (ja) 半導体装置及びその製造方法
JP3768348B2 (ja) 半導体装置及びその製造方法
JPH0738175A (ja) ガンダイオード
JP2000340581A (ja) 半導体装置およびその製造方法
JPS61248479A (ja) 化合物半導体装置
JPH04365323A (ja) オーミック電極とその形成方法
JPH0536973A (ja) オーム性電極

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant