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CN114067897A - 包括缺陷检测电路的半导体设备和检测其中的缺陷的方法 - Google Patents

包括缺陷检测电路的半导体设备和检测其中的缺陷的方法 Download PDF

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CN114067897A
CN114067897A CN202110830205.2A CN202110830205A CN114067897A CN 114067897 A CN114067897 A CN 114067897A CN 202110830205 A CN202110830205 A CN 202110830205A CN 114067897 A CN114067897 A CN 114067897A
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circuit
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孙钟弼
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Samsung Electronics Co Ltd
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Abstract

一种半导体设备包括：半导体芯片，具有围绕的外围区域；在外围区域中的缺陷检测电路，缺陷检测电路布置在开放导电回路中，缺陷检测电路包括多个锁存器电路和多个缺陷检测导电路径，所述多个缺陷检测导电路径中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路；以及测试控制电路，配置为(a)通过在开放导电回路的正方向上传输输入数据模式的比特以使所述多个锁存器电路将输入数据模式的比特存储在所述多个锁存器电路中来执行测试写入操作，以及(b)通过在开放导电回路的反方向上传输存储在所述多个锁存器电路中的比特来执行测试读取操作。

Description

包括缺陷检测电路的半导体设备和检测其中的缺陷的方法
相关申请的交叉引用
本申请要求享有2020年7月29日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2020-0094375号的优先权，该韩国专利申请的公开内容通过引用全文合并于此。
技术领域
一些实施例总体上涉及半导体集成电路，更具体地，涉及缺陷检测电路、包括该缺陷检测电路的半导体设备和/或检测该半导体设备中的缺陷的方法。
背景技术
一般而言，通过在半导体材料的衬底/晶片中形成重复的图案来生产/制造集成电路。可以将晶片切割和/或锯切成多个半导体管芯，并且可以将各个半导体管芯封装到半导体芯片中。在切割工艺和/或封装工艺期间，可能在半导体管芯中出现裂纹。为了减少有缺陷的产品对成品率的影响，检查半导体以检测裂纹。
发明内容
一些示例实施例可以提供用于提高各种类型的裂纹渗透的可检测性的缺陷检测电路和/或包括该缺陷检测电路的半导体设备。
一些示例实施例可以提供用于提高各种类型的裂纹渗透的可检测性的检测半导体设备中的缺陷的方法。
根据一些示例实施例，一种半导体设备包括：半导体管芯，包括中心区域和围绕中心区域的外围区域；在外围区域中的缺陷检测电路，缺陷检测电路布置在开放导电回路中，缺陷检测电路包括多个锁存器电路和多个缺陷检测导电路径，所述多个缺陷检测导电路径中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路；以及测试控制电路，配置为(a)通过在开放导电回路的正方向上依次传输输入数据模式的比特以使所述多个锁存器电路将输入数据模式的比特存储在所述多个锁存器电路中来执行测试写入操作，以及(b)通过在开放导电回路的反方向上传输存储在所述多个锁存器电路中的比特以读出输出数据模式来执行测试读取操作。
根据一些示例实施例，一种检测半导体设备中的缺陷的方法包括：在半导体管芯的外围区域中形成开放导电回路，外围区域围绕半导体管芯的中心区域，通过使用布置在外围区域中的缺陷检测电路来形成开放导电回路，缺陷检测电路包括多个锁存器电路和多个缺陷检测导电路径，所述多个缺陷检测导电路径中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路；通过在开放导电回路的正方向上依次传输输入数据模式的比特并将输入数据模式的比特存储在所述多个锁存器电路中来执行测试写入操作；通过在开放导电回路的反方向上传输存储在所述多个锁存器电路中的比特并读出输出数据模式来执行测试读取操作；以及通过比较输入数据模式和输出数据模式在所述多个缺陷检测导电路径之中确定包括缺陷的存在和不存在的缺陷检测导电路径。
根据一些示例实施例，一种缺陷检测电路包括：多个锁存器电路；以及多个缺陷检测导电路径，所述多个缺陷检测导电路径中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路。缺陷检测电路在半导体管芯的外围区域中并布置在开放导电回路中，该外围区域围绕半导体的中心区域，所述多个锁存器电路中的每个锁存器电路配置为在每个移位周期将存储在每个锁存器电路中的比特传输到相邻的锁存器电路，传输在开放导电回路的正方向或开路导电回路的反方向上。
根据一些示例实施例的半导体设备和/或相关方法可以使用包括多个锁存器电路和多个缺陷检测导电路径的缺陷检测电路来彻底或更彻底地检测各种类型的裂纹渗透。根据一些示例实施例的半导体设备和相关方法可以防止或降低与不良产品相关联的成品率影响的可能性，和/或可以提高裂纹的可检测性。
附图说明
发明构思的一些示例实施例将由以下结合附图的详细描述被更清楚地理解。
图1是示出根据一些示例实施例的包括缺陷检测电路的半导体设备的图。
图2是示出根据一些示例实施例的缺陷检测电路的垂直结构的截面图。
图3是示出根据一些示例实施例的检测半导体设备中的缺陷的方法的流程图。
图4是示出根据一些示例实施例的缺陷检测电路的测试写入操作的图。
图5是示出根据一些示例实施例的缺陷检测电路的测试读取操作的图。
图6是示出根据一些示例实施例的缺陷检测电路的测试写入操作的示例的图。
图7是示出根据一些示例实施例的缺陷检测电路的测试读取操作的示例的图。
图8A和图8B是用于描述根据一些示例实施例的在半导体设备中的缺陷检测的图。
图9是示出根据一些示例实施例的缺陷检测电路的图。
图10是示出图9的缺陷检测电路中包括的锁存器电路的示例实施例的电路图。
图11A、图11B和图12是示出图9的缺陷检测电路的操作的定时图。
图13是示出图10的锁存器电路中包括的反相器的电路图。
图14A和图14B是用于描述图10的锁存器电路的操作的图。
图15是示出图9的缺陷检测电路中包括的锁存器电路的示例实施例的电路图。
图16是示出图15的锁存器电路中包括的三态反相器的电路图。
图17A和图17B是用于描述图15的锁存器电路的操作的图。
图18是示出根据一些示例实施例的缺陷检测电路的图。
图19是示出图18的缺陷检测电路中包括的锁存器电路的示例实施例的电路图。
图20A和图20B是示出图18的缺陷检测电路的操作的定时图。
图21A至图21D是用于描述图19的锁存器电路的操作的图。
图22是示出根据一些示例实施例的检测半导体设备中的缺陷的方法的流程图。
图23是示出根据一些示例实施例的缺陷检测电路的图。
图24是示出图23的缺陷检测电路中包括的路径选择器的示例实施例的图。
图25A和图25B是用于描述图23的缺陷检测电路的测试操作的图。
图26是示出根据一些示例实施例的缺陷检测电路的图。
图27A和图27B是用于描述图26的缺陷检测电路的测试操作的图。
图28是示出根据一些示例实施例的检测半导体设备中的缺陷的方法的流程图。
图29是示出根据一些示例实施例的缺陷检测电路的图。
图30是示出图29的缺陷检测的垂直结构的截面图。
图31是示出图29的缺陷检测电路中包括的路径选择器的一些示例实施例的图。
图32A和图32B是用于描述图29的缺陷检测电路的测试操作的图。
图33是根据一些示例实施例的非易失性存储器件设备的透视图。
图34是用于描述根据一些示例实施例的堆叠式半导体设备的制造/生产工艺的图。
图35是示出根据一些示例实施例的堆叠式半导体设备的截面图。
图36是示出根据一些示例实施例的包括半导体设备的系统的框图。
具体实施例
在下文中将参照附图更全面地描述各种示例实施例，一些示例实施例在附图中示出。在附图中，相同的附图标记始终指代相同的元件。可以省略重复的描述。
如这里所公开的，基本上垂直于衬底的顶表面/与衬底的顶表面垂直的方向被称为垂直方向Z，基本上平行于衬底的顶表面并彼此交叉的两个方向被称为第一水平方向X和第二水平方向Y。例如，第一水平方向X和第二水平方向Y可以彼此垂直。
图1是示出根据一些示例实施例的包括缺陷检测电路的半导体设备的图，图2是示出根据一些示例实施例的缺陷检测电路的垂直结构的截面图。
参照图1，半导体设备100可以包括至少一个半导体管芯SD。半导体管芯SD可以包括中心区域CREG和围绕中心区域CREG的外围区域PREG。
取决于半导体设备100的种类或类型，可以在中心区域CREG中形成各种半导体集成电路。例如，半导体设备100可以是或包括半导体存储器设备，并且存储器集成电路可以形成在半导体管芯SD的中心区域CREG中。
缺陷检测电路CDC可以在外围区域PREG内围绕中心区域CREG设置，并且可以配置为检测诸如裂纹(例如，在半导体设备100内或部分在半导体设备100内的裂纹)的缺陷。缺陷检测电路CDC可以形成或布置在开放导电回路中。缺陷检测电路CDC包括多个锁存器电路LC1～LC16和多个缺陷检测导电路径CDP1～CDP15，使得多个缺陷检测导电路径CDP1～CDP15中的每个缺陷检测导电路径连接多个锁存器电路CDC1～CDC16中的两个相邻的锁存器电路。例如，第i缺陷检测导电路径CDPi(I是1和15之间的整数)可以将第i锁存器电路LCi的后节点BNi与第(i+1)锁存器电路LCi+1的前节点FNi+1连接。
为了便于说明，图1示出了十六个锁存器电路LC1～LC16和十五个缺陷检测导电路径CDP1～CDP15；然而，示例实施例不限于此，可以各种各样地确定锁存器电路的数量和/或缺陷检测导电路径的数量。
测试控制电路TCC可以设置在中心区域CREG中/内。如将在下面描述的，测试控制电路TCC可以通过在开放导电回路的正方向FDR上依次传输输入数据模式的比特以将输入数据模式的比特存储在多个锁存器电路LC1～LC16中来执行测试写入操作，并且可以通过在开放导电回路的反方向BDR上传输存储在多个锁存器电路LC1～LC16中的比特以读出输出数据模式来执行测试读取操作。这里，正方向FDR指示沿着开放导电回路从第一锁存器电路LC1到最后一个锁存器电路LC16的方向，反方向BDR指示沿着开放导电回路从最后一个锁存器电路LC16到第一锁存器电路LC1的方向。此外，尽管在图1中，正方向FDR被示出为绕中心区域CREG是顺时针的，并且反方向BDR被示出为绕中心区域CREG是逆时针的，但示例实施例不限于此，正方向FDR可以绕中心区域CREG是逆时针的，而反方向BDR可以绕中心区域CREG是顺时针的。此外，尽管图1将锁存器电路LC1～LC16示出为绕中心区域CREG一圈，但示例实施例不限于此，缺陷检测电路CDC可以包括绕中心区域多圈的锁存器。
测试控制电路TCC可以将输入数据模式施加到第一锁存器电路LC1，并且可以通过输入-输出线IOL从第一锁存器电路LC1接收输出数据模式。
在一些示例实施例中，测试控制电路TCC可以包括模式发生器PTT(诸如自动测试模式发生器(ATPG))，其在与两个相邻的锁存器电路之间的比特传输周期相对应的每个移位周期中输出输入数据模式的每个比特。比特可以基于伪随机数发生器(PRNG)；然而，示例实施例不限于此，例如，比特可以基于偶数/奇数模式。此外，测试控制电路TCC可以包括时钟发生器CGEN，其产生用于控制测试写入操作和测试读取操作的时钟信号。根据一些示例实施例，模式发生器PTT和/或时钟发生器CGEN可以被包括在外部测试器(未示出)中，并且输入数据模式和/或时钟信号可以从外部测试器提供给测试控制电路TCC。
测试控制电路TCC可以比较输入数据模式和输出数据模式以在多个缺陷检测导电路径LC1～LC16之中确定包括缺陷的缺陷检测导电路径。根据一些示例实施例，输出数据模式可以被提供给外部测试器，并且该测试器可以确定包括缺陷的缺陷检测导电路径。
在一些示例实施例中，如图2中所示，半导体设备100可以包括至少一个半导体管芯。在一些示例实施例中，如下面将更详细讨论的图35所示，半导体设备100可以包括在垂直方向Z上堆叠的多个半导体管芯。
图2示出了缺陷检测导电路径CDP的与两个相邻的锁存器电路LCn～LCn+1相对应的部分。
参照图1和图2，每个缺陷检测导电路径可以包括：水平线，设置在半导体管芯SD的/内的/上的导电层中；前垂直线，将水平线连接到两个相邻的锁存器电路的前锁存器电路；以及后垂直线，将水平线连接到两个相邻的锁存器电路的后锁存器电路。
例如，如图2所示，第n缺陷检测导电路径CDPn可以包括：水平线HLn，设置在半导体管芯SD的导电层ML2中；前垂直线FVLn，将水平线HLn连接到两个相邻的锁存器电路LCn和LCn+1中的前锁存器电路LCn；以及后垂直线BVLn，将水平线HLn连接到两个相邻的锁存器电路LCn和LCn+1中的后锁存器电路LCn+1。
缺陷检测导电路径CDPn可以形成在半导体管芯SD的导电层ML2中。图2示出了半导体管芯SD的半导体衬底SUB上方的电介质层DLY中包括的一个多晶硅层PL以及两个金属层ML1和ML2作为导电层的一些示例；然而，示例实施例不限于图2所示的那些。例如，根据一些示例实施例，半导体管芯SD可以包括两个或更多个多晶硅层和/或三个或更多个金属层。其中形成水平线HLn的导电层ML2可以是/对应于半导体管芯SD的最上面的金属层，但示例实施例不限于此。
前垂直线FVLn和后垂直线BVLn可以包括在居间的导电层中的导电线图案PC以及将水平线HLn连接到锁存器电路LCn的垂直通路、着落垫和/或垂直接触VC。
每个锁存器电路LCn可以包括多个晶体管，诸如PMOS和/或NMOS晶体管，使得晶体管的栅极形成在多晶硅层PL的至少部分中/对应于多晶硅层PL的至少部分/包括多晶硅层PL的至少部分，并且晶体管的源极和漏极形成在半导体衬底SUB的上部的至少部分中/对应于半导体衬底SUB的上部的至少部分/包括半导体衬底SUB的上部的至少部分。前垂直线FVLn和后垂直线BVLn可以在垂直方向Z上延伸到半导体衬底SUB的上表面。
图3是示出根据一些示例实施例的检测半导体设备中的缺陷的方法的流程图。
参照图1至图3，可以使用设置在外围区域PREG中/内的缺陷检测电路CDC在半导体管芯SD的围绕半导体管芯SD的中心区域CREG的外围区域PREG中形成开放导电回路(S100)。缺陷检测电路CDC包括多个锁存器电路LC1～LC16和多个缺陷检测导电路径CDP1～CDP15。多个缺陷检测导电路径CDP1～CDP14中的每个缺陷检测导电路径连接多个锁存器电路LC1～LC16中的两个相邻的锁存器电路。在一些示例实施例中，可以通过包括多个锁存器电路LC1～LC16和多个缺陷检测导电路径CDP1～CDP15中的全部来形成开放导电回路；然而，示例实施例不限于此。例如，在一些示例实施例中，如将在下面参照图22至图32B所述，可以通过包括多个锁存器电路LC1～LC16和多个缺陷检测导电路径CDP1～CDP15的一部分来形成开放导电回路。
在测试控制电路TCC的控制下，可以通过在开放导电回路的正方向FDR上依次传输输入数据模式的比特以将输入数据模式的比特存储在多个锁存器电路LC1～LC16中来执行测试写入操作(S200)。测试写入操作将在下面参照图4被进一步描述。
在测试控制电路TCC的控制下，可以通过在开放导电回路的反方向BDR上传输存储在多个锁存器电路LC1～LC16中的比特以读出输出数据模式来执行测试读取操作(S300)。测试读取操作将在下面参照图5被进一步描述。
测试控制电路TCC和/或外部测试器可以通过比较输入数据模式和输出数据在多个缺陷检测导电路径DCP1～DCP15之中确定包括缺陷的存在或不存在的缺陷检测导电路径。包括缺陷的缺陷检测导电路径的确定(即，缺陷位置的确定)将在下面参照图6至图8来描述。
这样，根据一些示例实施例的缺陷检测电路、包括缺陷检测电路的半导体设备和相关方法可以使用包括多个锁存器电路和多个缺陷检测导电路径的缺陷检测电路更彻底地检测各种类型/各种深度的裂纹穿透。根据一些示例实施例的缺陷检测电路、半导体设备和相关方法可以防止或降低来自不良的/有缺陷的半导体管芯或产品的成品率影响的可能性，并提高裂纹的可检测性。
图4是示出根据一些示例实施例的缺陷检测电路的测试写入操作的图，图5是示出根据一些示例实施例的缺陷检测电路的测试读取操作的图。
图4和图5示出了关于缺陷检测电路CDC在移位周期tSFT的时间点T0～Tm处的比特B1～Bm的传输，该缺陷检测电路CDC包括多个锁存器电路LC1～LCm和多个缺陷检测导电路径CDP1～CDPm-1使得每个缺陷检测导电路径连接两个相邻的锁存器电路。图4和图5示出了缺陷检测电路CDC不包括诸如裂纹的缺陷的情况。在图4的上部示出了由图1中的模式发生器PTT生成并在测试写入操作期间被提供给缺陷检测电路CDC的输入数据模式DPI。模式发生器PTT在与两个相邻的锁存器电路之间的比特传输周期相对应的每个移位周期tSFT输出输入数据模式DPI的每个比特。在图5的上部示出了从缺陷检测电路CDC输出并在测试读取操作期间被提供给测试控制电路TCC的输出数据模式DPO。
参照图4，在与测试写入操作的开始时间点相对应的时间点T0，模式发生器PTT通过输入-输出线IOL将输入数据模式DPI的第一比特B1施加到第一锁存器电路LC1的前节点。
在时间点T1，第一锁存器电路LC1完成对第一比特B1的锁存(存储)，并通过连接第一锁存器电路LC2的后节点和第二锁存器电路LC2的前节点的第一缺陷检测导电路径CDP1将第一比特B1施加到第二锁存器电路LC2的前节点。模式发生器PTT通过输入-输出线IOL将输入数据模式DPI的第二比特B2施加到第一锁存器电路LC1的前节点。
在时间点T2，第一锁存器电路LC1完成第二比特B2的锁存(存储)，并通过第一缺陷检测导电路径CDP1将第二比特B2施加到第二锁存器电路LC2的前节点。第二锁存器电路LC2完成第一比特B1的锁存，并通过连接第二锁存器电路LC2的后节点和第三锁存器电路LC3的前节点的第二缺陷检测导电路径CDP2将第一比特B1施加到第三锁存器电路LC3的前节点。模式发生器PTT通过输入-输出线IOL将输入数据模式DPI的第三比特B3施加到第一锁存器电路LC1的前节点。
在时间点T3，第一锁存器电路LC1完成第三比特B3的锁存/存储，并通过第一缺陷检测导电路径CDP1将第三比特B2施加到第二锁存器电路LC2的前节点。第二锁存器电路LC2完成第二比特B2的锁存/存储，并通过第二缺陷检测导电路径CDP2将第二比特B2施加到第三锁存器电路LC3的前节点。第三锁存器电路LC3完成第一比特B1的锁存/存储，并通过连接第三锁存器电路LC3的后节点和第四锁存器电路LC4的前节点的第三缺陷检测导电路径CDP3将第一比特B1施加到第四锁存器电路LC4的前节点。模式发生器PTT通过输入-输出线IOL将输入数据模式DPI的第四比特B4施加到第一锁存器电路LC1的前节点。
这样，可以通过在开放导电回路的正方向FDR上依次/串行地传输输入数据模式DPI的第一至第m比特B1～Bm以将输入数据模式DPI的第一至第m比特B1～Bm存储在第一至第m锁存器电路LC1～LCm中来执行测试写入操作。
在与测试写入操作的完成时间点相对应的时间点Tm，第m比特Bm存储在第一锁存器电路LC1中，第(m-1)比特Bm-1存储在第二锁存器电路LC2中，以这种方式，第二比特B2存储在第(m-1)锁存器电路LCm-1中，并且第一比特B1存储在第m锁存器电路LCm中。
现在参照图5，时间点T0指示测试读取操作的开始时间点。
在时间点T1，第一锁存器电路LC1通过输入-输出线IOL输出第m比特Bm，并且存储在第二至第m锁存器电路LC2～LCm中的第m至第二比特Bm～B2在反方向BDR上分别被施加到相邻的锁存器电路。
以这种方式，在时间点Tm-2，第一锁存器电路LC1通过输入-输出线IOL输出第三比特B3，并且存储在第二锁存器电路LC2中的第二比特B2和存储在存储在第三至第m锁存器电路LC3～LCm中的第一比特B1在反方向BDR上分别被施加到相邻的锁存器电路。
在时间点Tm-1，第一锁存器电路LC1通过输入-输出线IOL输出第二比特B2，并且存储在第二至第m锁存器电路LC2～LCm中的第一比特B1在反方向BDR上分别被施加到相邻的锁存器电路。
在时间点Tm，第一锁存器电路LC1完成第一比特B1通过输入-输出线IOL的输出。
这样，可以通过在开放导电回路的反方向BDR上传输存储在第一至第m锁存器电路LC1～LCm中的第m至第一比特Bm～B1以读出输出数据模式DPO来执行测试读取操作。
在与测试读取操作的完成时间点相对应的时间点Tm，第一至第m锁存器电路LC1～LCm中的全部存储第一比特B1，因为在时间点T0存储在第m锁存器LCm中的第一比特B1在每个移位周期tSFT中在反方向BDR依次/串行地传播到相邻的锁存器电路。
图6是示出根据一些示例实施例的缺陷检测电路的测试写入操作的示例的图，图7是示出根据一些示例实施例的缺陷检测电路的测试读取操作的示例的图。图6的测试写入操作与图4的描述基本相同，图7的测试读取操作与图5的描述基本相同，为了简洁起见，省略重复的描述。
图4和图5示出了例如裂纹的缺陷在缺陷检测电路CDC中(例如，在连接第三锁存器电路LC3和第四锁存器电路LC4的第三缺陷检测导电路径CDP3中)存在/已经出现的情况。作为示例，输入数据模式DPI可以包括具有值1的奇数编号的比特和具有值0的偶数编号的比特。
如图6所示，由于第三缺陷检测导电路径CDP3中的缺陷，在测试写入操作期间，输入数据模式DPI的比特可以不被传输到第四至第m锁存器电路LC4～LCm。例如，第三缺陷检测导电路径CDP3中的缺陷可以停止或不允许比特从锁存器电路LC3到锁存器电路LC4的传输。结果，在与测试写入操作的完成时间点相对应的时间点Tm，第一锁存器电路LC1存储第m比特0，第二锁存器电路LC2存储第m-1比特1，第三锁存器电路LC3存储第m-2比特0。
如图7所示，根据测试读取操作，第一锁存器电路LC1在时间点T1输出第m比特0，在时间点T2输出第m-1比特1，在时间点T3输出第m-2比特0。在时间点T4～Tm，第一锁存器电路LC1重复地输出存储在第三锁存器电路LC3中的第m-2比特0，该第三锁存器电路LC3恰位于包括缺陷的第三缺陷检测导电路径CDP3之前。
因此，由于第三缺陷检测导电路径CDP3中的缺陷/裂纹，在时间点T4～Tm，输出数据模式DPO的比特可以不同于输入数据模式DPI的比特。这样，测试控制电路TCC和/或外部测试器可以通过比较输入数据模式DPI和输出数据模式DPO来确定缺陷(例如，多个缺陷检测导电路径CDP1～CDPm-1之中包括缺陷的缺陷检测导电路径)的位置。
图8A和图8B是用于描述根据一些示例实施例的在半导体设备中的缺陷检测的图。
参照图8A，半导体设备101的缺陷检测电路可以包括多个锁存器电路LC1～LC12和多个缺陷检测导电路径，使得多个缺陷检测导电路径CDP1～CDP11中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路。多个锁存器电路LC1～LC12和所述多个缺陷检测导电路径可以形成开放导电回路。为了便于说明，图8A示出了以逆时针方式布置的十二个锁存器电路LC1～LC12和十一个缺陷检测导电路径，锁存器电路的数量/方向和缺陷检测导电路径的数量/方向可以被各种各样地确定。
例如，在研磨和/或切割/或锯切半导体晶片的工艺期间，可能存在/可能已经出现各个位置的缺陷例如裂纹。第一裂纹CR1指示在左下角区域附近的缺陷，第二裂纹CR2指示在右下角区域附近的缺陷，第三裂纹CR3指示在右上角区域附近的缺陷，第四裂纹CR4指示在左上角区域附近的缺陷。
参照图8A和图8B，测试控制电路TCC可以如上所述执行测试写入操作和测试读取操作。可以通过在开放导电回路的正方向FDR上依次/串行地传输输入数据模式DPI的第一至第十二比特B1～B12以将输入数据模式DPI的第一至第十二比特B1～B12存储在第一至第十二锁存器电路LC1～LC12中来执行测试写入操作。可以通过在开放导电回路的反方向BDR上传输存储在第一至第十二锁存器电路LC1～LC12中的比特以读出输出数据模式DPO来执行测试读取操作，。
当已经出现/存在第一裂纹CR1时，输出数据模式DPO的第十一比特B11和第十二比特B12等于输入数据模式DPI的第十一比特B11和第十二比特B12，但是输出数据模式DPO的第一至第十比特B11不同于输入数据模式DPI的第一至第十比特B1～B10。因此，可以确定，在第二锁存器电路LC2和第三锁存器电路LC3之间的缺陷检测导电路径中已经出现/存在缺陷。
当已经出现/存在第二裂纹CR2时，输出数据模式DPO的第八至第十二比特B8～B12等于输入数据模式DPI的第八至第十二比特B8～B12，但是输出数据模式DPO的第一至第七比特B8不同于输入数据模式DPI的第一至第七比特B1～B7。因此，可以确定，在第五锁存器电路LC5和第六锁存器电路LC6之间的缺陷检测导电路径中已经出现/存在缺陷。
当存在第三裂纹CR3时，输出数据模式DPO的第五至第十二比特B5～B12等于输入数据模式DPI的第五至第十二比特B5～B12，但是输出数据模式DPO的第一至第四比特B5不同于输入数据模式DPI的第一至第四比特B1～B4。因此，可以确定，在第八锁存器电路LC8和第九锁存器电路LC9之间的缺陷检测导电路径中已经出现/存在缺陷。
当存在/已经出现第四裂纹CR4时，输出数据模式DPO的第二至第十二比特B2～B12等于输入数据模式DPI的第二至第十二比特B2～B12，但是输出数据模式DPO的第一比特B2不同于输入数据模式DPI的第一比特B1。因此，可以确定，在第十一锁存器电路LC11和第十二锁存器电路LC12之间的缺陷检测导电路径中存在/已经出现缺陷。
这样，使用包括形成开放导电回路的多个锁存器电路和缺陷检测导电路径的缺陷检测电路，包括缺陷检测电路的半导体设备和相关方法除了可以确定缺陷的出现(存在)之外还可以确定缺陷的位置。
图9是示出根据一些示例实施例的缺陷检测电路的图。
参照图9，缺陷检测电路CDC1可以包括多个锁存器电路LC1～LC6和多个缺陷检测导电路径CDP1～CDP6，使得每个缺陷检测导电路径连接两个相邻的锁存器电路。如以上参照图1所述，缺陷检测电路CDC1可以设置在半导体设备SD的外围区域PREG中以形成开放导电回路。
图1中的测试控制电路TCC可以通过在开放导电回路的正方向FDR上依次/串行地传输输入数据模式DPI的比特以将输入数据模式DPI的比特存储在多个锁存器电路LC1～LC6中来执行测试写入操作，并通过在开放导电回路的反方向BDR上传输存储在多个锁存器电路LC1～LC6中的比特以读出输出数据模式DPO来执行测试读取操作。
图1中的时钟发生器CGEN可以生成第一正向时钟信号FCK1、第二正向时钟信号FCK2、第一反向时钟信号BCK1和第二反向时钟信号BCK2。第一正向时钟信号FCK1和第一反向时钟信号BCK1可以被施加到奇数编号的锁存器电路LC1、LC3和LC5，第二正向时钟信号FCK2和第二反向时钟信号BCK2可以被施加到偶数编号的锁存器电路LC2、LC4和LC6。
图10是示出图9的缺陷检测电路中包括的锁存器电路的示例实施例的电路图。
图10示出了缺陷检测电路CDC1的与三个相邻的锁存器电路LCn-1、LCn和LCn+1相对应的部分以及连接这三个相邻的锁存器电路LCn-1、LCn和LCn+1的两个缺陷检测导电路径CDPn-1和CDPn。第n-1锁存器电路LCn-1和第n+1锁存器电路LCn+1对应于接收第一正向时钟信号FCK1和第一反向时钟信号BCK1的奇数编号的锁存器电路，第n锁存器电路LCn对应于接收第二正向时钟信号FCK2和第二反向时钟信号BCK2的偶数编号的锁存器电路。
参照图10，每个锁存器电路LCi(i＝n-1、n或n+1)包括：连接到前节点FNi的正向传输门FTG；第一反相器INV1，具有连接到正向传输门FTG的输入节点和连接到第一中间节点IN1i的输出节点；第二反相器INV2，具有连接到第一中间节点IN1i的输入节点和连接到后节点BNi的输出节点；第三反相器INV3，具有连接到后节点BNi的输入节点和连接到第一中间节点IN1i的输出节点；连接到前节点FNi的反向传输门BTG；第四反相器INV4，具有连接到第二中间节点IN2i的输入节点和连接到后节点BNi的输出节点；第五反相器INV5，具有连接到后节点BNi的输入节点和连接到第二中间节点IN2i的输出节点；以及第六反相器INV6，具有连接到第二中间节点IN2i的输入节点和连接到反向传输门BTG的输出节点。
第一正向时钟信号FCK1可以被施加到奇数编号的锁存器电路LCn-1和LCn+1的正向传输门FTG，第二正向时钟信号FCK2可以被施加到偶数编号的锁存器电路LCn的正向传输门FTG。第一反向时钟信号BCK1可以被施加到奇数编号的LCn-1和LCn+1的反向传输门BTG，第二反向时钟信号BCK2可以被施加到偶数编号的锁存器LCn的反向传输门BTG。时钟信号FCK1B、FCK2、BCK1和BCK2分别是时钟信号FCK1、FCK2、BCK1和BCK2的反相时钟信号(例如，180度异相)。反相时钟信号FCK1B、FCK2、BCK1和BCK2可以使用缺陷检测电路CDC1中的反相器(未示出)来生成和/或可以由图1中的时钟发生器CGEN生成。
图11A、图11B和图12是示出图9的缺陷检测电路的操作的定时图。
图11A示出了缺陷检测电路CDC1的测试写入操作，图11B示出了缺陷检测电路CDC1的测试读取操作。图11A和图11B示出了在时间点T1～T9被锁存在第n-1锁存器电路LCn-1的后节点BNn-1、第n锁存器电路LCn的后节点BNn和第n+1锁存器电路LCn+1的后节点BNn+1处的比特B1～B6。时间点T1～T9具有与移位周期tSFT的一半相对应的间隔。
参照图11A，在测试写入操作期间，图1中的测试控制电路TCC中的时钟发生器CGEN可以将第一正向时钟信号FCK1和第二正向时钟信号FCK2激活为具有相反的相位(180度异相)，并且可以去激活第一反向时钟信号BCK1和第二反向时钟信号BCK2。结果，如图11A所示，比特B1～B6可以在每个移位周期tSFT依次/串行地从第n-1锁存器电路LCn-1的后节点BNn-1传输到第n锁存器电路LCn的后节点BNn，然后从第n锁存器电路LCn的后节点BNn传输到第n+1锁存器电路LCn+1的后节点BNn+1。例如，在测试写入操作期间，输入数据模式DPI的比特B1～B6可以在开放导电回路的正方向FDR上依次/串行地传输。
参照图11B，在测试读取操作期间，时钟发生器CGEN可以将第一反向时钟信号BCK1和第二反向时钟信号BCK2激活为具有相反的相位(180度异相)，并且可以去激活第一正向时钟信号FCK1和第二正向时钟信号FCK2。结果，如图11B所示，比特B1～B6可以在每个移位周期tSFT依次/串行地从第n+1锁存器电路LCn+1的后节点BNn+1传输到第n锁存器电路LCn的后节点BNn，然后从第n锁存器电路LCn的后节点BNn传输到第n-1锁存器电路LCn-1的后节点BNn-1。例如，存储在锁存器电路中的比特B1～B6可以在开放导电回路的反方向BDR上依次/串行地传输，并且可以在测试读取操作期间作为输出数据模式DPO被读出。
图12示出了在第一正向时钟信号FCK1和第一反向时钟信号BCK1的边缘之间以及在第二正向时钟信号FCK2和第二反向时钟信号BCK2的边缘之间实现了停滞时间间隔2*tD。通过使用这样的停滞时间间隔2*tD，可以通过防止/降低两个相邻的锁存器电路的正向传输门FTG和反向传输门BTG同时导通的可能性来提高缺陷检测的准确性。
图13是示出图10的锁存器电路中包括的反相器的电路图。
在一些示例实施例中，图10中的第一至第六反相器INV1～INV6可以被实现为普通的反相器INV，例如如图13所示的普通的CMOS反相器。普通的反相器INV可以包括一起使输入信号IN反相以输出输出信号OUT的p型金属氧化物半导体(PMOS)晶体管PM和n型金属氧化物半导体(NMOS)晶体管NM。当输入信号IN处于低电平(例如，“0”)时，PMOS晶体管PM导通，并且输出信号OUT被从电源电压VDD流出的上拉电流Ip上拉。当输入信号IN处于高电平(例如，“1”)时，NMOS晶体管NM导通，并且输出信号OUT被流到接地电压VSS的下拉电流Id下拉。电流Ip和Id可以基于晶体管PM和NM的尺寸和/或宽度和/或高宽比，例如与晶体管PM和NM的尺寸和/或宽度和/或高宽比成比例。
图14A和图14B是用于描述图10的锁存器电路的操作的图。
图14A示出了偶数编号的锁存器电路LCn的正向传输门FTG在测试写入操作期间导通的情况。例如，图14A的情况对应于图11A中的时间间隔T2～T3。在时间间隔T2～T3期间，仅偶数编号的锁存器电路LCn的正向传输门FTG导通，并且偶数编号的锁存器电路LCn的反向传输门BTG以及奇数编号的锁存器电路LCn+1的正向传输门FTG和反向传输门BTG的关断。
结果，在图11A中的时间间隔T2～T3期间，锁存器电路LCn的前节点FNn的比特可以传输到锁存器电路LCn的后节点BNn，并且由虚线圆圈表示的第二反相器INV2和第四反相器INV4的尺寸/驱动电流/电特性可以影响比特传输。第二反相器INV2和第四反相器INV4的尺寸/驱动电流/电特性可以被设置为大于第三反相器INV3和第四反相器INV5的尺寸/驱动电流，因此在正方向FDR上的比特传输可以比反方向BDR上的比特传输更占优势。
图14B示出了奇数编号的锁存器电路LCn+1的反向传输门BTG在测试读取操作期间导通的情况。例如，图14B的情况对应于图11B中的时间间隔T1～T2。在时间间隔T1～T2期间，仅奇数编号的锁存器电路LCn+1的反向传输门FTG导通，并且奇数编号的锁存器电路LCn+1的正向传输门FTG以及偶数编号的锁存器电路LCn的正向传输门FTG和反向传输门BTG关断。
结果，在图11B的时间间隔T1～T2期间，锁存器电路LCn+1的后节点BNn+1的比特传输到锁存器电路LCn+1的前节点FNn+1，并且由虚线圆圈表示的锁存器电路LCn的第二反相器INV2和第四反相器INV4以及锁存器电路LCn+1的第六反相器INV6的尺寸/驱动电流/电性能影响比特传输。第六反相器INV6的尺寸/驱动电流/电性能可以被设置为大于第二反相器INV2和第四反相器INV4的尺寸之和，因此反方向BDR上的比特传输可以比正方向FDR上的比特传输更占优势。
图15是示出图9的缺陷检测电路中包括的锁存器电路的示例实施例的电路图。
图15示出了缺陷检测电路CDC1的与三个相邻的锁存器电路LCn-1、LCn和LCn+1相对应的部分以及连接这三个相邻的锁存器电路LCn-1、LCn和LCn+1的两个缺陷检测导电路径CDPn-1和CDPn。第n-1锁存器电路LCn-1和第n+1锁存器电路LCn+1对应于接收第一正向时钟信号FCK1和第一反向时钟信号BCK1的奇数编号的锁存器电路，第n锁存器电路LCn对应于接收第二正向时钟信号FCK2和第二反向时钟信号BCK2的偶数编号的锁存器电路。
参照图15，每个锁存器电路LCi(i＝n-1、n或n+1)包括：连接到前节点FNi的正向传输门FTG；第一三态反相器TSI1，具有连接到正向传输门FTG的输入节点和连接到第一中间节点IN1i的输出节点；第二三态反相器TSI2，具有连接到第一中间节点IN1i的输入节点和连接到后节点BNi的输出节点；第三三态反相器TSI3，具有连接到后节点BNi的输入节点和连接到第一中间节点IN1i的输出节点；连接到前节点FNi的反向传输门BTG；第四三态反相器TSI4，具有连接到第二中间节点IN2i的输入节点和连接到后节点BNi的输出节点；第五三态反相器TSI5，具有连接到后节点BNi的输入节点和连接到第二中间节点IN2i的输出节点；以及第六三态反相器TSI6，具有连接到第二中间节点IN2i的输入节点和连接到反向传输门BTG的输出节点。
第一正向时钟信号FCK1可以被施加到奇数编号的锁存器电路LCn-1和LCn+1的正向传输门FTG，第二正向时钟信号FCK2可以被施加到偶数编号的锁存器电路LCn的正向传输门FTG。第一反向时钟信号BCK1可以被施加到奇数编号的LCn-1和LCn+1的反向传输门BTG，第二反向时钟信号BCK2可以被施加到偶数编号的锁存器电路LCn的反向传输门BTG。时钟信号FCK1B、FCK2、BCK1和BCK2分别是时钟信号FCK1、FCK2、BCK1和BCK2的反相时钟信号。反相时钟信号FCK1B、FCK2、BCK1和BCK2可以使用缺陷检测电路CDC1中的反相器(未示出)来生成，或者可以由图1中的时钟发生器CGEN生成。
第一至第六三态反相器TSI1～TSI6可以分别接收如图15所示的时钟信号FCK1、FCK2、BCK1和BCK2以及反相时钟信号FCK1B、FCK2、BCK1和BCK2中的一个。可以响应于时钟信号FCK1、FCK2、BCK1和BCK2以及反相时钟信号FCK1B、FCK2、BCK1和BCK2中的对应一个来使能第一至第六三态反相器TSI1～TSI6。
图16是示出图15的锁存器电路中包括的三态反相器的电路图。
参照图16，三态反相器TSI可以包括串联连接在电源电压VDD和接地电压VSS之间的第一PMOS晶体管MP1、第二PMOS晶体管PM2、第一NMOS晶体管NM1和第二NMOS晶体管NM2。
当使能信号CTRL处于逻辑低电平(例如，逻辑“0”)时，输出信号OUT的节点被浮置而与输入信号IN无关，并且三态反相器TSI被禁用。时钟信号/CTRL是使能信号CTRL的反相信号。当使能信号CTRL处于逻辑高电平(例如，逻辑“1”)时，三态反相器TSI被使能以通过将输入信号IN反相来输出输出信号OUT。第一至第六三态反相器TSI1～TSI6可以接收如图15所示的时钟信号FCK1、FCK2、BCK1和BCK2以及反相时钟信号FCK1、FCK2、BCK1和BCK2中的对应一个作为使能信号CTRL。
图17A和图17B是用于描述图15的锁存器电路的操作的图。
图17A示出了偶数编号的锁存器电路LCn的正向传输门FTG在测试写入操作期间导通的情况。例如，图17A的情况对应于图11A中的时间间隔T2～T3。在时间间隔T2～T3期间，仅偶数编号的锁存器电路LCn的正向传输门FTG导通，偶数编号的锁存器电路LCn的反向传输门BTG以及奇数编号的锁存器电路LCn+1的正向传输门FTG和反向传输门BTG断开。此外，在时间间隔T2～T3期间，仅偶数编号的锁存器电路LCn的第一三态反相器TSI1和第二三态反相器TSI2导通，偶数编号的锁存器电路LCn的第三至第六三态反相器TSI3～TSI6和奇数编号的锁存器电路LCn+1的第一至第六三态反相器TSI1～TSI6关断。
结果，在图11A中的时间间隔T2～T3期间，锁存器电路LCn的前节点FNn的比特可以传输到锁存器电路LCn的后节点BNn。这样，可以通过在正方向FDR上传输数据比特来执行测试写入操作。
图17B示出了奇数编号的锁存器电路LCn+1的反向传输门BTG在测试读取操作期间导通的情况。换句话说，图17B的情况对应于图11B中的时间间隔T1～T2。在时间间隔T1～T2期间，仅奇数编号的锁存器电路LCn+1的反向传输门FTG导通，奇数编号的锁存器电路LCn+1的正向传输门FTG以及偶数编号的锁存器电路LCn的正向门FTG和反向传输门BTG关断。此外，在时间间隔T1～T2期间，仅奇数编号的锁存器电路LCn+1的第五三态反相器TSI5和第六三态反相器TSI6导通，奇数编号的锁存器电路LCn+1的第一至第四三态反相器TSI1～TSI4和奇数编号的锁存器电路LCn+1的第一至第六三态反相器TSI1～TSI6关断。
结果，在图11B中的时间间隔T1～T2期间，锁存器电路LCn+1的后节点BNn+1的比特可以传输到锁存器电路LCn+1的前节点FNn+1。这样，可以通过在反方向BDR上传输数据比特来执行测试读取操作。
图18是示出根据一些示例实施例的缺陷检测电路的图。
参照图18，缺陷检测电路CDC2可以包括多个锁存器电路LC1～LC6和多个缺陷检测导电路径CDP1～CDP6，使得每个缺陷检测导电路径连接两个相邻的锁存器电路。如以上参照图1所述，缺陷检测电路CDC1可以设置在半导体设备SD的外围区域PREG中以形成开放导电回路。
图1中的测试控制电路TCC可以通过在开放导电回路的正方向FDR上依次传输输入数据模式DPI的比特以将输入数据模式DPI的比特存储在多个锁存器电路LC1～LC6中来执行测试写入操作，并通过在开放导电回路的反方向BDR上传输存储在多个锁存器电路LC1～LC6中的比特以读出输出数据模式DPO来执行测试读取操作。
图1中的时钟发生器CGEN可以生成共同施加到多个锁存器电路LC1～LC6的传输时钟信号TCK和方向时钟信号DCK。
图19是示出图18的缺陷检测电路中包括的锁存器电路的示例实施例的电路图。
图19示出了缺陷检测电路CDC1的与两个相邻的锁存器电路LCn和LCn+1以及三个缺陷检测导电路径CDP1n-1、CDPn和CDPn+1相对应的部分。
参照图19，每个锁存器电路LCi(i＝n或n+1)包括：第一传输门TG1，连接在前节点FNi和第一中间节点IN1i之间；第一三态反相器TSI1，具有连接到第一中间节点IN1i的输入节点和连接到第二中间节点IN2i的输出节点；第二三态反相器TSI2，具有连接到第二中间节点IN2i的输入节点和连接到第一中间节点IN1i的输出节点；第二传输门TG2，连接在第二中间节点IN2i和第三中间栅极IN3i之间；第三三态反相器TSI3，具有连接到第三中间节点IN3i的输入节点和连接到后节点BNi的输出节点；以及第四三态反相器TSI4，具有连接到后节点BNi的输入节点和连接到第三中间节点IN3i的输出节点。
第一传输门TG1可以响应于传输时钟TCK而导通，第二传输门TG2可以响应于与传输时钟信号TCK反相的反相传输时钟信号TCKB而导通。第一三态反相器TSI1和第四三态反相器TSI4可以响应于方向时钟信号DCK而导通，第二三态反相器TSI2和第三三态反相器TSI3可以响应于反相方向时钟信号DCKB而导通。
图20A和图20B是示出图18的缺陷检测电路的操作的定时图。
图20A示出了缺陷检测电路CDC2的测试写入操作，图20B示出了缺陷检测电路CDC2的测试读取操作。图20A和图20B示出了在时间点T1～T9被锁存在第n锁存器电路LCn的后节点BNn和第n+1锁存器电路LCn+1的后节点BNn+1处的比特B1～B6。时间点T1～T9具有与移位周期tSFT的一半相对应的间隔。
参照图20A，图1中的测试控制电路TCC中的时钟发生器CGEN可以在测试写入操作期间将传输时钟信号TCK和方向时钟信号DCK激活为具有相同的相位。结果，如图20A所示，比特B1～B6可以在每个移位周期tSFT依次传输，然后从第n锁存器电路LCn的后节点BNn传输到第n+1锁存器电路LCn+1的后节点BNn+1。换句话说，在测试写入操作期间，输入数据模式DPI的比特B1～B6可以在开放导电回路的正方向FDR上依次传输。
参照图20B，时钟发生器CGEN可以在测试读取操作期间将传输时钟信号TCK和方向时钟信号DCK激活为具有相反的相位。结果，如图20B所示，比特B1～B6可以在每个移位周期tSFT从第n+1锁存器电路LCn+1的后节点BNn+1依次传输到第n锁存器电路LCn的后节点BNn。换句话说，在测试读取操作期间，存储在锁存器电路中的比特B1～B6可以在开放导电回路的反方向BDR上依次传输，并且可以被读出作为输出数据模式DPO。
图21A至图21D是用于描述图19的锁存器电路的操作的图。
图21A示出了每个锁存器电路LCi(i＝n或n+1)的第一传输门TG1在测试写入操作期间导通的情况。换句话说，图21A的情况对应于图20A中的时间间隔T1～T2。在时间间隔T1～T2期间，第一传输门TG1导通，第一三态反相器TSI1被使能，因此前节点FNi的比特传输到第二中间节点IN2i。
图21B示出了每个锁存器电路LCi(i＝n或n+1)的第二传输门TG2在测试写入操作期间导通的情况。换句话说，图21B的情况下对应于图20A中的时间间隔T2～T3。在时间间隔T2～T3期间，第二传输门TG2导通，第三三态反相器TSI3被使能，因此第二中间节点IN2i的比特传输到后节点BNi。
这样，在测试写入操作期间，数据比特可以在每个移位周期tSFT从前节点FNi传输到后节点BNi，即在正方向FDR上传输。
图21C示出了每个锁存器电路LCi(i＝n或n+1)的第二传输门TG2在测试读取操作期间导通的情况。换句话说，图21C的情况对应于图20B中的时间间隔T2～T3。在时间间隔T2～T3期间，第二传输门TG2导通，第四三态反相器TSI4被使能，因此后节点BNi的比特传输到第二中间节点IN2i。
图21D示出了每个锁存器电路LCi(i＝n或n+1)的第一传输门TG1在测试读取操作期间导通的情况。换句话说，图21D的情况对应于图20B中的时间间隔T3～T4。在时间间隔T3～T4期间，第一传输门TG1导通，第二三态反相器TSI2被使能，因此第二中间节点IN2i的比特传输到前节点FNi。
这样，在测试读取操作期间，数据比特可以在每个移位周期tSFT从后节点BNi传输到前节点FNi，即在反方向BDR上传输。
图22是示出根据一些示例实施例的检测半导体设备中的缺陷的方法的流程图。
参照图22，可以形成包括参考锁存器电路和多个缺陷检测导电路径的第一开放导电回路(S110)。此外，包括选择锁存器、参考锁存器电路和多个缺陷检测导电路径中的至少一个的第二开放导电回路(S120)。所述多个缺陷检测导电路径可以被分组为选择锁存器电路和参考锁存器电路。
可以使用如下面参照图23和图24描述的路径选择器选择性地形成第一开放导电回路和第二开放导电回路。
可以通过针于第一开放导电回路执行测试写入操作和测试读取操作来确定是否存在/已经出现缺陷以及确定包括缺陷的缺陷检测导电路径的缺陷路径范围。当确定关于第一开放导电回路存在/已经出现缺陷时，可以通过针对第二开放导电回路执行测试写入操作和测试读取操作在所述多个缺陷检测导电路径之中确定包括缺陷的缺陷检测导电路径。
图23是示出根据一些示例实施例的缺陷检测电路的图，图24是示出图23的缺陷检测电路中包括的路径选择器的示例实施例的图。
参照图23，缺陷检测电路CDC3可以包括多个锁存器电路LC1～LC13和多个缺陷检测导电路径CDP1～CDP12，使得每个缺陷检测导电路径连接两个相邻的锁存器电路。如以上参照图1所述，缺陷检测电路CDC3可以设置在半导体设备SD的外围区域PREG中以形成开放导电回路。在图23中，暗电路指示每个锁存器电路的前节点FN，白电路指示每个锁存器电路的后节点BN。
缺陷检测电路CDC3还可以包括多个路径选择器PS，其配置为选择性地包括开放导电回路中的除了参考锁存器电路LC1、LC5、LC9和LC13以外的选择锁存器电路LC2～LC4、LC6～LC8和LC10～LC12。
参照图24，路径选择器PS可以包括通过开关PSW、前开关FSW和后开关BSW。通过开关PSW可以响应于路径选择信号SEL的激活而导通，前开关FSW和后开关BSW可以响应于路径选择信号SEL的去激活而导通。SELB指示路径选择信号SEL的反相信号。可以从图1中的测试控制电路TCC或外部测试器提供测试选择信号SEL。
当路径选择信号SEL被激活时，通过开关PSW导通并且前开关FSW和后开关BSW关断。结果，通过将选择锁存器电路LC2～LC4、LC6～LC8和LC10～LC12中的每个选择锁存器电路与两个相邻的缺陷检测导电路径CDPn和CDPn+1电断开并且直接电连接两个缺陷检测导电路径CDPn和CDPn，可以形成包括多个缺陷检测导电路径CDP1～CDP12并且除了选择锁存器电路LC2～LC4、LC6～LC8和LC10～LC12以外仅包括参考锁存器电路LC1、LC5、LC9和LC13的第一开放导电回路。
当路径选择信号SEL被去激活时，通过开关PSW关断，并且前开关FSW和后开关BSW导通。结果，通过将选择锁存器电路LC2～LC4、LC6～LC8和LC10～LC12电连接到两个缺陷检测导电路径CDPn和CDPn+1，包括多个缺陷检测导电路径CDP1～CDP12、选择LC2～LC4、LC6～LC8和LC10～LC12以及参考锁存器电路LC1、LC5、LC9和LC13的第二开放导电回路。
图25A和图25B是用于描述图23的缺陷检测电路的测试操作的图。
图25A示出了当例如以逻辑高电平H激活路径选择信号SEL时形成的第一开放导电回路，图25B示出了当例如以逻辑低电平L去激活路径选择信号SEL时形成的第二开放导电回路。
如图23所示，与选择锁存器电路LC2～LC4、LC6～LC8和LC10～LC12相对应的路径选择器PS可以响应于相同的路径选择信号SEL而操作。在这种情况下，无论缺陷路径范围如何，所有的选择锁存器电路LC2～LC4、LC6～LC8和LC10～LC12都可以被包括在如图25B所示的第二开放导电回路中，其中可以使用如图25A所示的第一开放导电回路来确定缺陷路径范围。
图26是示出根据一些示例实施例的缺陷检测电路的图，图27A和图27B是用于描述图26的缺陷检测电路的测试操作的图。图26的缺陷检测电路CDC4与图23的缺陷检测电路CDC3基本相同，并且重复的描述被省略。
参照图26，选择锁存器电路LC2～LC4、LC6～LC8和LC10～LC12可以被分为：第一组GRP1，包括响应于第一路径选择信号SEL1的与第一路径选择器PS1相对应的选择锁存器电路LC2～LC4；第二组GRP2，包括响应于第二路径选择信号SEL2的与第二路径选择器PS2相对应的选择锁存器电路LC6～LC8；以及第三组GRP3，包括响应于第三路径选择信号SEL3的与第三路径选择器PS3相对应的选择锁存器电路LC10～LC12。
图27A示出了当例如以逻辑高电平H激活第一至第三路径选择信号SEL1～SEL3时形成的第一开放导电回路，图27B示出了当例如以逻辑低电平L激活第一路径选择信号SEL1和第二路径选择信号SEL2并仅去激活第三路径选择信号SEL3时形成的第二开放导电回路。
例如，使用图27A的第一开放导电回路，可以将包括选择锁存器电路LC10～LC12的第三组确定为包括缺陷的缺陷路径范围。在这种情况下，通过保持第一路径选择信号SEL1和第二路径选择信号SEL2的激活以及第三路径选择信号SEL3的去激活，可以如图27B所示形成第二开放导电回路。结果，第二开放导电回路中可以仅包括与缺陷路径范围相对应的选择锁存器电路LC10～LC12。
如参照图22至图27B所述，通过结合使用第一开放导电回路的粗略检测和使用第二开放导电回路的精细检测，除了缺陷的出现之外还可以高效地检测缺陷的位置，并减少测试时间和功耗。
图28是示出根据一些示例实施例的检测半导体设备中的缺陷的方法的流程图。
参照图28，可以形成包括多个锁存器电路和多个较高的缺陷检测导电路径的较高的开放导电回路(S130)。此外，可以形成包括多个锁存器电路和多个较低的缺陷检测导电路径的较低的开放导电回路(S140)。如上所述的多个缺陷检测导电路径可以包括如将在下面参照图29和图30描述的多个较高的缺陷检测导电路径和多个较低的缺陷检测导电路径。
可以使用如将在下面参照图23至图24描述的路径选择器选择性地形成较高的开放导电回路和较低的开放导电回路。
可以通过针对较高的开放导电回路执行测试写入操作和测试读取操作来确定是否存在/已经出现缺陷以及确定包括缺陷的较高的缺陷检测导电路径。此外，可以通过针对较低的开放导电回路执行测试写入操作和测试读取操作来确定是否存在/已经出现缺陷以及确定包括缺陷的较低的缺陷检测导电路径。
图29是示出根据一些示例实施例的缺陷检测电路的图，图30是示出图29的缺陷检测的垂直结构的截面图。
参照图29和图30，缺陷检测电路CDC5可以包括多个锁存器电路LC1～LCm和多个缺陷检测导电路径CDP1～CDPm-1，使得每个缺陷检测导电路径连接两个相邻的锁存器电路。缺陷检测电路CDC5还可以包括多个路径选择器PS。如以上参照图1所述，缺陷检测电路CDC5可以设置在半导体设备SD的外围区域PREG中以形成开放导电回路。在图29中，暗电路指示每个锁存器电路的前节点FN，白电路指示每个锁存器电路的后节点BN。
多个缺陷检测导电路径CDP1～CDPm-1可以包括多个较高的缺陷检测导电路径UCDP1～UCDPm-1和多个较低的缺陷检测导电路径DCDP1～DCDPm-1。较高的缺陷检测导电路径UCDP1～UCDPm-1中的每个可以包括设置在较高的金属层ML2中的水平线，较低的缺陷检测导电路径DCDP1～DCDPm-1中的每个可以包括设置在较低的金属层ML1中的水平线。较低的金属层ML1可以比较高的金属层ML2更靠近半导体设备的衬底。
图30示出了缺陷检测导电路径CDP5的与两个相邻的锁存器电路LCn～LCn+1相对应的部分。可以省略与图2重复的描述。
例如，如图30所示，第n缺陷检测导电路径CDPn的较高的缺陷检测导电路径UCDPn可以包括：水平线UHLn，设置在较高的导电层ML2中；前垂直线UFVLn，将水平线UHLn连接到两个相邻的锁存器电路LCn和LCn+1中的前锁存器电路LCn；以及后垂直线UBVLn，将水平线UHLn连接到两个相邻的锁存器电路LCn和LCn+1中的后锁存器电路LCn+1。此外，第n缺陷检测导电路径CDPn的较低的缺陷检测导电路径DCDPn可以包括：水平线DHLn，设置在较低的导电层ML1中；前垂直线DFVLn，将水平线DHLn连接到两个相邻的锁存器电路LCn和LCn+1中的前锁存器电路LCn；以及后垂直线DBVLn，将水平线DHLn连接到两个相邻的锁存器电路LCn和LCn+1中的后锁存器电路LCn+1。
图31是示出图29的缺陷检测电路中包括的路径选择器的一些示例实施例的图。
参照图31，路径选择器PS可以包括前开关FSW和后开关BSW。前开关FSW和后开关BSW可以响应于路径选择信号SEL的激活而将两个相邻的较高的缺陷检测导电路径UCDPn和UCDPn+1电连接到对应的锁存器电路LCn的前节点FNn和后节点BNn，以形成包括多个锁存器电路LC1～LCm和多个较高的缺陷检测导电路径UCDP1～UCDPm-1的较高的开放导电回路。相反，前开关FSW和后开关BSW可以响应于路径选择信号SEL的去激活而将两个相邻的较低的缺陷检测导电路径DCDPn和DCDPn+1电连接到对应的锁存器电路LCn的前节点FNn和后节点BNn，以形成包括多个锁存器电路LC1～LCm和多个较低的缺陷检测导电路径DCDP1～DCDPm-1的较低的开放导电回路。
图32A和图32B是用于描述图29的缺陷检测电路的测试操作的图。
图32A示出了当例如以逻辑高电平H激活路径选择信号SEL时形成的较高的开放导电回路，图32B示出了当例如以逻辑低电平L去激活路径选择信号SEL时形成的较低的开放导电回路。
通过针对较高的开放导电回路和较低的开放导电回路中的每个执行如上所述的测试写入操作和测试读取操作，除了检测缺陷的水平位置之外还可以检测缺陷的垂直位置。
图33是根据一些示例实施例的非易失性存储器设备的透视图。
参照图33，非易失性存储器设备102可以包括其中形成外围电路的外围电路区域PCR和其中形成存储器单元阵列的存储器单元区域MCR。
例如，非易失性存储器设备102可以具有其中在垂直方向Z上堆叠第一半导体管芯SD1和第二半导体管芯SD2的堆叠结构。外围电路区域PCR可以形成在第一半导体管芯SD1中，存储器单元区域MCR可以形成在第二半导体管芯SD2中。这样，可以通过采用其中在外围电路上堆叠存储器单元阵列的外围上单元(COP)结构来减小非易失性存储器设备102的尺寸。
图34是用于描述根据一些示例实施例的堆叠式半导体设备的制造工艺的图。
参照图34，可以在第一晶片WF1和第二晶片WF2中形成各个集成电路。相同的电路可以集成在第一晶片WF1和第二晶片WF2中，或者不同的电路可以集成在第一晶片WF1和第二晶片WF2中。在第一晶片WF1和第二晶片WF2中形成集成电路之后，可以接合第一晶片WF1和第二晶片WF2。将接合的晶片WF1和WF2切割并划分成多个芯片，其中每个芯片对应于半导体设备1003，其包括垂直堆叠的第一半导体管芯SD1和第二半导体管芯SD2(例如，第一半导体管芯SD1堆叠在第二半导体管芯SD2上，等等)。第一晶片WF1的每个切割部分对应于第一半导体管芯SD1，第二晶片WF2的每个切割部分对应于第二半导体管芯SD2。
图35是示出根据一些示例实施例的堆叠式半导体设备的截面图。
参照图35，第一半导体管芯SD1可以包括第一半导体衬底SUB1和其中形成第一半导体衬底SUB1的上部结构的第一电介质层DLY1，第二半导体管芯SD2可以包括第二半导体衬底SUB2和其中形成第二半导体衬底SUB2的上部结构的第二电介质层DLY2。第一电介质层DLY1和第二电介质层DLY2中的每个可以包括多个导电层。为了便于说明，图35示出了在第一电介质层DLY1中的一个多晶硅层PL和在第二电介质层DLY2中的一个金属层ML2。
以上参照图2描述的缺陷检测电路可以形成在图35的堆叠结构中。为了简洁起见，省略与图2重复的描述。如图35所示，缺陷检测导电路径CDPn的水平线HLn可以形成在第二电介质层DLY2中的金属层ML2中，锁存器电路LCn和LCn+1可以形成在第一半导体衬底SUB1中。在这种情况下，缺陷检测导电路径CDPn的前垂直线FVLn和后垂直线BVLn可以包括垂直接触VC1和VC2以及穿透第二半导体衬底SUB2的贯通硅通路TSV。
图36是示出根据一些示例实施例的包括半导体设备的系统的框图。
参照图36，系统3000包括经由总线连接的应用处理器3100、连接单元3200、易失性存储器设备VM 3300、非易失性存储器设备NVM 3400、用户界面3500和电源3600。
应用处理器3100可以配置为运行诸如网络浏览器、游戏应用、视频播放器等中的至少一个的应用。连接单元3200可以与外部设备执行有线和/或无线通信。易失性存储器设备3300可以存储由应用处理器3100处理的数据，和/或可以用作工作存储器。例如，易失性存储器设备3300可以是或包括DRAM，诸如双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、兰巴斯(Rambus)DRAM(RDRAM)等中的至少一种。非易失性存储器设备3400可以存储用于引导系统3000的引导映像和其他数据。用户界面3500可以包括至少一个输入设备(诸如键板、触摸屏等)和至少一个输出设备(诸如扬声器、显示设备等)。电源3600可以向系统3000供应电源电压。移动系统3000还可以包括相机图像处理器(CIS)和/或存储设备(诸如存储器卡、固态驱动器(SSD)、硬盘驱动器(HDD)、紧凑盘只读存储器(CD-ROM)等)中的至少一种。
根据一些示例实施例，易失性存储器设备3300和/或非易失性存储器设备3400可以被实现为包括如参照图1至图35所述的缺陷检测导电路径的半导体设备。
如上所述，根据一些示例实施例的半导体设备和相关方法可以使用包括多个锁存器电路和多个缺陷检测导电路径的缺陷检测电路来彻底检测各种类型的裂纹穿透。根据一些示例实施例的半导体设备和相关方法可以防止或降低具有不良的和/或有缺陷的产品的成品率影响的可能性，并提高裂编外的可检测性。
一些示例实施例可以应用于使用半导体管芯形成的任何电子设备和系统。例如，根据一些示例实施例的缺陷检测电路可以应用于诸如以下中的至少一种的系统：存储器卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏主机、导航系统、可穿戴设备、物联网(IoT)设备、万物互联(IoE)设备、电子书、虚拟现实(VR)设备、增强现实(AR)设备等
以上公开的任何元件可以包括诸如处理电路的电路或在诸如处理电路的电路中实现，处理电路诸如为包括逻辑电路的硬件；硬件/软件组合，诸如运行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
前述内容是对一些示例实施例的说明，并且将不被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域普通技术人员将容易理解，在实质上不脱离发明构思的情况下，可以在示例实施例中进行许多修改。

Claims (20)

1.一种半导体设备，包括：
半导体管芯，包括中心区域和围绕中心区域的外围区域；
在外围区域中的缺陷检测电路，缺陷检测电路布置在开放导电回路中，缺陷检测电路包括多个锁存器电路和多个缺陷检测导电路径，所述多个缺陷检测导电路径中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路；以及
测试控制电路，配置为(a)通过在开放导电回路的正方向上依次传输输入数据模式的比特以使所述多个锁存器电路将输入数据模式的比特存储在所述多个锁存器电路中来执行测试写入操作，以及(b)通过在开放导电回路的反方向上传输存储在所述多个锁存器电路中的比特以读出输出数据模式来执行测试读取操作。
2.根据权利要求1所述的半导体设备，其中测试控制电路配置为比较输入数据模式和输出数据模式，并在所述多个缺陷检测导电路径之中确定包括缺陷的缺陷检测导电路径的存在或不存在。
3.根据权利要求1所述的半导体设备，其中测试控制电路包括：
模式生成电路，配置为在每个移位周期输出输入数据模式的每个比特，移位周期对应于两个相邻的锁存器电路之间的比特传输周期。
4.根据权利要求1所述的半导体设备，其中所述多个缺陷检测导电路径中的每个包括：
水平线，在半导体管芯的导电层中；
前垂直线，将水平线连接到所述两个相邻的锁存器电路中的前锁存器电路；以及
后垂直线，将水平线连接到所述两个相邻的锁存器电路中的后锁存器电路。
5.根据权利要求1所述的半导体设备，其中所述多个锁存器电路中的每个锁存器电路包括：
连接到前节点的正向传输门；
具有输入节点和输出节点的第一反相器，第一反相器的输入节点连接到正向传输门，并且第一反相器的输出节点连接到第一中间节点；
具有输入节点和输出节点的第二反相器，第二反相器的输入节点连接到第一中间节点，并且第二反相器的输出节点连接到后节点；
具有输入节点和输出节点的第三反相器，第三反相器的输入节点连接到后节点，并且第三反相器的输出节点连接到第一中间节点；
连接到前节点的反向传输门；
具有输入节点和输出节点的第四反相器，第四反相器的输入节点连接到第二中间节点，并且第四反相器的输出节点连接到后节点；
具有输入节点和输出节点的第五反相器，第五反相器的输入节点连接到后节点，并且第五反相器的输出节点连接到第二中间节点；以及
具有输入节点和输出节点的第六反相器，第六反相器的输入节点连接到第二中间节点，并且第六反相器的输出节点连接到反向传输门。
6.根据权利要求5所述的半导体设备，其中测试控制电路被配置为生成(a)将被施加到所述多个锁存器电路中的奇数编号的锁存器电路的正向传输门的第一正向时钟信号、(b)将被施加到所述多个锁存器电路中的偶数编号的锁存器电路的正向传输门的第二正向时钟信号、(c)将被施加到奇数编号的锁存器电路的反向传输门的第一反向时钟信号、以及(d)将被施加到偶数编号的锁存器电路的反向传输门的第二反向时钟信号，
测试控制电路配置为在测试写入操作期间将第一正向时钟信号和第二正向时钟信号激活为具有相反的相位并去激活第一反向时钟信号和第二反向时钟信号，以及
测试控制电路配置为在测试读取操作期间将第一反向时钟信号和第二反向时钟信号激活为具有相反的相位并去激活第一正向时钟信号和第二正向时钟信号。
7.根据权利要求6所述的半导体设备，其中第一至第六反相器包括三态反相器，三态反相器中的每个三态反相器配置为基于第一正向时钟信号、第二正向时钟信号、第一反向时钟信号和第二反向时钟信号中的一个而被启用。
8.根据权利要求1所述的半导体设备，其中所述多个锁存器电路中的每个锁存器电路包括：
第一传输门，连接在前节点和第一中间节点之间；
具有输入节点和输出节点的第一三态反相器，第一三态反相器的输入节点连接到第一中间节点，并且第一三态反相器的输出节点连接到第二中间节点；
具有输入节点和输出节点的第二三态反相器，第二三态反相器的输入节点连接到第二中间节点，并且第二三态反相器的输出节点连接到第一中间节点；
第二传输门，连接在第二中间节点和第三中间栅极之间；
具有输入节点和输出节点的第三三态反相器，第三三态反相器的输入节点连接到第三中间节点，并且第三三态反相器的输出节点连接到后节点；以及
具有输入节点和输出节点的第四三态反相器，第四三态反相器的输入节点连接到后节点，并且第四三态反相器的输出节点连接到第三中间节点。
9.根据权利要求8所述的半导体设备，其中测试控制电路配置为生成(a)将被施加到所述多个锁存器电路的第一传输门和第二传输门的传输时钟信号、以及(b)将被施加到所述多个锁存器电路的第一至第四三态反相器的方向时钟信号，
测试控制电路配置为在测试写入操作期间将传输时钟信号和方向时钟信号激活为具有相同的相位，以及
测试控制电路配置为在测试读取操作期间将传输时钟信号和方向时钟信号激活为具有相反的相位。
10.根据权利要求1所述的半导体设备，还包括：
路径选择器电路，路径选择器电路中的每个路径选择器电路配置为形成包括参考锁存器电路和所述多个缺陷检测导电路径的第一开放导电回路，第一开放导电回路通过将选择锁存器电路中的每个选择锁存器电路与两个相邻的缺陷检测导电路径电断开并将所述两个相邻的缺陷检测导电路径彼此直接电连接而形成，路径选择器电路中的每个路径选择器电路配置为形成包括选择锁存器电路中的至少一个、参考锁存器电路和所述多个缺陷检测导电路径的第二开放导电回路，第二开放导电回路通过将选择锁存器电路中的所述至少一个电连接到所述两个缺陷检测导电路径而形成，所述多个缺陷检测导电路径被分组为选择锁存器电路和参考锁存器电路。
11.根据权利要求1所述的半导体设备，其中所述多个缺陷检测导电路径包括：
多个较高的缺陷检测导电路径，所述多个较高的缺陷检测导电路径中的每个较高的缺陷检测导电路径包括在较高的导电层中的水平线；以及
多个较低的缺陷检测导电路径，每个较低的缺陷检测导电路径包括在较低的导电层中的水平线，较低的缺陷检测导电层在较高的导电层下方。
12.根据权利要求11所述的半导体设备，还包括：
路径选择器电路，路径选择器电路中的每个路径选择器电路配置为(a)通过将所述多个锁存器电路中的每个锁存器电路电连接到两个相邻的较高的缺陷检测导电路径来形成包括所述多个锁存器电路和所述多个较高的缺陷检测导电路径的较高的开放导电回路，以及(b)通过将所述多个锁存器电路中的每个锁存器电路电连接到两个相邻的较低的缺陷检测导电路径来形成包括所述多个锁存器电路和所述多个较低的缺陷检测导电路径的较低的开放导电回路。
13.一种检测半导体设备中的缺陷的方法，该方法包括：
在半导体管芯的外围区域中形成开放导电回路，外围区域围绕半导体管芯的中心区域，通过使用布置在外围区域中的缺陷检测电路来形成开放导电回路，缺陷检测电路包括多个锁存器电路和多个缺陷检测导电路径，所述多个缺陷检测导电路径中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路；
通过在开放导电回路的正方向上依次传输输入数据模式的比特并将输入数据模式的比特存储在所述多个锁存器电路中来执行测试写入操作；
通过在开放导电回路的反方向上传输存储在所述多个锁存器电路中的比特并读出输出数据模式来执行测试读取操作；以及
通过比较输入数据模式和输出数据模式在所述多个缺陷检测导电路径之中确定包括缺陷的存在和不存在的缺陷检测导电路径。
14.根据权利要求13所述的方法，其中形成开放导电回路包括：
形成包括参考锁存器电路和所述多个缺陷检测导电路径的第一开放导电回路；以及
形成包括选择锁存器中的至少一个、参考锁存器电路和所述多个缺陷检测导电路径的第二开放导电回路，所述多个缺陷检测导电路径被分组为选择锁存器电路和参考锁存器电路。
15.如权利要求14所述的方法，还包括：
通过针对第一开放导电回路执行测试写入操作和测试读操作，确定是否存在缺陷，并确定包括缺陷的缺陷检测导电路径的缺陷路径范围；以及
响应于确定针对第一开放导电回路存在缺陷，通过针对第二开放导电回路执行测试写入操作和测试读取操作，在所述多个缺陷检测导电路径之中确定包括缺陷的缺陷检测导电路径。
16.根据权利要求15所述的方法，其中形成第二开放导电回路包括：
将所有的选择锁存器电路包括在第二开放导电回路中，而与缺陷路径范围无关。
17.根据权利要求15所述的方法，其中形成第二开放导电回路包括：
仅将与缺陷路径范围相对应的选择锁存器电路包括在第二开放导电回路中。
18.根据权利要求13所述的方法，其中所述多个缺陷检测导电路径包括：
多个较高的缺陷检测导电路径，每个较高的缺陷检测导电路径包括在较高的导电层中的水平线；以及
多个较低的缺陷检测导电路径，每个较低的缺陷检测导电路径包括设置在比较高的导电层低的较低的导电层中的水平线，以及
其中形成开放导电回路包括：
形成包括所述多个锁存器电路和所述多个较高的缺陷检测导电路径的较高的开放导电回路，以及
形成包括所述多个锁存器电路和所述多个较低的缺陷检测导电路径的较低的开放导电回路。
19.根据权利要求18所述的方法，还包括：
通过针对较高的开放导电回路执行测试写入操作和测试读取操作，确定是否存在较高的缺陷，并确定包括较高的缺陷的较高的缺陷检测导电路径的较高的缺陷路径范围；以及
通过针于较低的开放导电回路执行测试写入操作和测试读取操作，确定是否存在较低的缺陷，并确定包括较低的缺陷的较低的缺陷检测导电路径的较低的缺陷路径范围。
20.一种缺陷检测电路，包括：
多个锁存器电路；以及
多个缺陷检测导电路径，所述多个缺陷检测导电路径中的每个缺陷检测导电路径连接所述多个锁存器电路中的两个相邻的锁存器电路，
其中缺陷检测电路在半导体管芯的外围区域中并布置在开放导电回路中，该外围区域围绕半导体的中心区域，以及
所述多个锁存器电路中的每个锁存器电路配置为在每个移位周期将存储在每个锁存器电路中的比特传输到相邻的锁存器电路，传输在开放导电回路的正方向或开路导电回路的反方向上。
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