CN114008709A - 半导体集成电路 - Google Patents

Abstract

一种半导体集成电路，包括：输出缓冲器，将存储器控制信号输出至外部端子；电源控制部，对向输出缓冲器的电源电压的供给进行控制；上拉控制部，对外部端子的上拉进行控制；以及控制信号生成部。在将存储器控制信号输出至外部端子的输出期间，控制信号生成部生成用于通过电源控制部将电源电压供给至输出缓冲器的电源控制信号、以及用于通过上拉控制部使上拉停止的上拉控制信号，并且在不将存储器控制信号输出至外部端子的空闲期间，控制信号生成部生成用于通过电源控制部停止向输出缓冲器供给电源电压的电源控制信号、以及用于上拉外部端子的上拉控制信号。由此，在根据从输出端子输出的输出信号将输出端子设定为预定电压的情况下，能够防止输出端子变成高阻抗状态。

Description

半导体集成电路

技术领域

本发明涉及一种半导体集成电路。

背景技术

由于构成半导体集成电路的晶体管等元件的细微化，使得在使晶体管的导通状态持续的情况下晶体管的特性降低的劣化现象成为了问题。例如，如果驱动半导体集成电路的输出端子的晶体管的特性劣化并且输出至输出端子的信号的占空比变化，则信号的输出目的地的设备处的信号的接收裕度会降低。工作频率越高，则接收裕度的降低越显着。

晶体管的特性的劣化也发生在始终上拉输出端子的上拉用晶体管中。因此，提出了一种方法，其通过利用并联连接的多个晶体管来构成上拉用晶体管，并且使晶体管的导通定时相互错开，从而使晶体管的特性的劣化分散。

<现有技术文献>

<专利文献>

专利文献1：(日本)特开2006-74746号公报

发明内容

<本发明要解决的问题>

然而，在并未使上拉用晶体管始终导通，而是根据从输出端子输出的输出信号在导通状态和非导通状态之间进行切换的情况下，如果输出端子变成高阻抗状态，则有可能会受到噪声等的影响而生成错误的输出信号。

鉴于上述问题，本发明的目的在于在根据从输出端子输出的输出信号将输出端子设定为预定电压的情况下，能够防止输出端子变成高阻抗状态。

<用于解决问题的手段>

根据本发明的一个方面，提供一种半导体集成电路，包括：输出缓冲器，将向与外部端子连接的存储器器件供给的存储器控制信号输出至所述外部端子；电源控制部，基于电源控制信号对从电源线向所述输出缓冲器的电源电压的供给进行控制；上拉控制部，基于上拉控制信号对所述外部端子的上拉进行控制；以及控制信号生成部，在将所述存储器控制信号输出至所述外部端子的输出期间，所述控制信号生成部生成用于通过所述电源控制部将所述电源电压供给至所述输出缓冲器的所述电源控制信号、以及用于通过所述上拉控制部使所述外部端子的上拉停止的所述上拉控制信号，并且在不将所述存储器控制信号输出至所述外部端子的空闲期间，所述控制信号生成部生成用于通过所述电源控制部使向所述输出缓冲器的所述电源电压的供给停止的所述电源控制信号、以及用于通过所述上拉控制部使所述外部端子上拉的所述上拉控制信号。

<发明的效果>

根据公开的技术，在根据从输出端子输出的输出信号将输出端子设定为预定电压的情况下，能够防止输出端子变成高阻抗状态。

附图说明

图1是示出第1实施方式的半导体集成电路的结构的图。

图2是示出用于生成图1的使能信号的控制信号生成部的图。

图3是示出用于使图2的控制信号生成部工作的信号的定时的图。

图4是示出用于使图1所示的输出部工作的信号的逻辑的图。

图5是示出用于使图1所示的输出部工作的信号的定时的图。

图6是示出图1的半导体集成电路将互补的输出信号输出至存储器器件的情况下的结构的图。

图7是示出用于使图6所示的输出部工作的信号的逻辑的图。

图8是示出用于使图6所示的输出部工作的信号的定时的图。

图9是示出第2实施方式的半导体集成电路中的用于生成使能信号的控制信号生成部的图。

图10是示出用于使图9的控制信号生成部工作的信号的定时的图。

图11是示出在第2实施方式中使图1所示的输出部工作的信号的逻辑的图。

图12是示出用于使第2实施方式的输出部工作的信号的定时的图。

图13是示出第3实施方式的半导体集成电路的结构的图。

图14是示出用于使图13所示的输出部和上拉/下拉部工作的信号的逻辑的图。

图15是示出用于使图13所示的输出部和上拉/下拉部工作的信号的定时的图。

图16是示出图13的上拉/下拉部的结构的示例的图。

图17是示出图13的上拉/下拉部的结构的另一个示例的图。

图18是示出第4实施方式的半导体集成电路的结构的图。

图19是示出使第1规格和第2规格下的输出部工作的信号的定时的图。

具体实施方式

以下，使用附图对实施方式进行说明。使用相同的符号表示信号和用于传输信号的信号线，并且使用相同的符号表示电源和电源线。使用双重的矩形表示芯片的外部端子。

(第1实施方式)

图1示出了第1实施方式的半导体集成电路100的结构。系统300将半导体集成电路100与存储器器件200一起搭载。例如，半导体集成电路100是SoC(System on a Chip：系统级芯片)，存储器器件200是NAND型快闪存储器。系统300将半导体集成电路100和存储器器件200搭载在系统基板上，并且通过系统基板上的布线将其相互连接。需要说明的是，半导体集成电路100可以是CPU(Central Processing Unit：中央处理单元)，并且存储器器件200可以是除了NAND型快闪存储器以外的存储器器件。

在图1中，仅示出了半导体集成电路100之中的用于将输出信号OUT输出至存储器器件200的输出部10。输出部10具有输出缓冲器20、以及与输出缓冲器20连接的高阻抗控制部30、40、及上拉/下拉部50。高阻抗控制部30是电源控制部的一个示例。

例如，输出信号OUT是读使能信号(REN)。半导体集成电路100在从存储器器件200读取数据的读周期中以高电平和低电平交替的方式向存储器器件200输出读使能信号。存储器器件200响应于读使能信号的上升沿和下降沿中的每一个，将读数据输出至半导体集成电路100。即，存储器器件200以DDR(Double Data Rate：双倍数据速率)进行工作。

在此情况下，存储器器件200与在存储器器件200内生成的数据选通信号的下降沿和上升沿同步地输出读数据。需要说明的是，输出信号OUT可以是除了读使能信号以外的控制信号。输出信号OUT是存储器控制信号的一个示例。

输出缓冲器20具有串联连接的2个CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)反相器21、22，该CMOS反相器21、22用于将作为输出信号OUT的原始信号的信号IN传输至输出端子OUT。CMOS反相器21、22的p沟道MOS晶体管的源极经由高阻抗控制部30而连接到电源线VDD。CMOS反相器21和22的n沟道MOS晶体管的源极经由高阻抗控制部40而连接到接地线VSS(一种电源线)。

需要说明的是，栅极上附带圆圈记号的晶体管是p沟道MOS晶体管，栅极上未附带圆圈记号的晶体管是n沟道MOS晶体管。在以下说明中，p沟道MOS晶体管也简称为pMOS，n沟道MOS晶体管也简称为nMOS。

高阻抗控制部30具有分别连接在电源线VDD与CMOS反相器21、22的pMOS的源极之间的pMOS31、32。pMOS31、32的栅极分别经由反相器33、34接收使能信号EN的反相逻辑。使能信号EN是电源控制信号的一个示例。pMOS31、32是基于使能信号EN进行接通(ON)或断开(OFF)的电源开关的一个示例。

高阻抗控制部40具有分别连接在CMOS反相器21、22的nMOS的源极与接地线VSS之间的nMOS41、42。nMOS41、42的栅极接收使能信号EN。

输出部10在使能信号EN为高电平的期间向输出端子OUT传输信号IN，在使能信号EN为低电平的期间停止向输出端子OUT传输信号IN。例如，高电平为电源电压VDD，低电平为接地电压VSS。

上拉/下拉部50具有用于连接电源线VDD与输出端子OUT的pMOS51、以及用于连接输出端子OUT与接地线VSS的nMOS52。pMOS51在使能信号POEN为低电平的期间导通，并且将输出端子OUT连接到电源线VDD。上拉/下拉部50是上拉控制部的一个示例，并且使能信号POEN是上拉控制信号的一个示例。pMOS51是在接通时用作电阻元件的上拉开关的一个示例。

nMOS52在使能信号NOEN为高电平的期间导通，并且将输出端子OUT连接到接地线VSS。在此，导通是指将晶体管的源极与漏极电连接，并且是指将晶体管接通。非导通是指将晶体管的源极与漏极电切断，并且是指将晶体管断开。

需要说明的是，读使能信号可以是互补的信号。在此情况下，除了图1所示的输出部10以外，半导体集成电路100还具有输出部，该输出部将负逻辑的读使能信号输出至存储器器件200。例如，输出互补的读使能信号的输出部10的电路结构彼此相同。对输出至存储器器件200的互补的信号进行控制的示例在图6中示出。

图2示出了用于生成图1的使能信号EN、POEN的控制信号生成部60。控制信号生成部60搭载于半导体集成电路100。控制信号生成部60具有锁存电路62、或(OR)电路64、以及与(AND)电路66。锁存电路62是延迟部的一个示例。

锁存电路62在数据输入端子D接收在后述的图5的输出期间被设定为高电平并在空闲期间被设定为低电平的控制信号CONT，在时钟端子CK接收时钟信号CLK，并且从输出端子Q输出延迟控制信号CONTD。控制信号CONT是定时信号的一个示例，延迟控制信号CONTD是延迟定时信号的一个示例。

例如，时钟信号CLK是使半导体集成电路100的内部电路工作的同步时钟，但是也可以使用通过对同步时钟的频率进行分频而获得的时钟信号，或者可以使用其他的时钟信号。或电路64接收控制信号CONT和延迟控制信号CONTD，并输出使能信号EN。与电路66接收控制信号CONT和延迟控制信号CONTD，并输出使能信号POEN。

需要说明的是，可以采用使用了电阻元件和电容元件的延迟电路来代替锁存电路62。然而，通过使用锁存电路62，能够生成延迟了时钟周期时间的延迟控制信号CONTD。相比之下，在通过使用了电阻元件和电容元件的延迟电路来生成时钟周期时间的情况下，延迟时间有可能由于半导体集成电路100的制造工艺的变动等而变动。换言之，通过使用锁存电路62，能够对延迟时间进行设定，而不会受到制造工艺的变动的影响。

图3示出了用于使图2的控制信号生成部60工作的信号的定时。图3所示的锁存电路62与时钟信号CLK同步地对控制信号CONT进行锁存，并且输出使锁存的控制信号CONT延迟1个时钟周期的延迟控制信号CONTD。或电路64求出控制信号CONT和延迟控制信号CONTD的逻辑和。并且，或电路64生成使能信号EN，该使能信号EN具有与控制信号CONT的上升沿对应的上升沿、以及与延迟控制信号CONTD的下降沿对应的下降沿。

与电路66求出控制信号CONT和延迟控制信号CONTD的逻辑积。并且，与电路66生成使能信号POEN，该使能信号POEN具有与延迟控制信号CONTD的上升沿对应的上升沿、以及与控制信号CONT的下降沿对应的下降沿。

通过控制信号生成部60，能够生成在使能信号EN的高电平期间包含高电平期间的使能信号POEN。即，通过使用或电路64和与电路66，能够利用简单的电路生成具有预定的包含关系的使能信号EN、POEN。另外，通过控制信号生成部60，能够基于1个控制信号CONT来生成定时不同的使能信号EN、POEN。

图4示出了用于使图1所示的输出部10工作的信号的逻辑(真值表)。在真值表中，“输入”表示针对输出部10的输入信号，“输出”表示来自输出部10的输出信号。

输出期间是在读周期中将输出信号OUT(读使能信号)输出至存储器器件200的期间。空闲期间是在读周期中例如设在输出信号OUT的输出期间之前和之后的期间。过渡期间是在读周期中从空闲期间过渡到输出期间的期间、以及从输出期间过渡到空闲期间的期间。

在空闲期间，将使能信号EN、POEN、NOEN设定为低电平L，将信号IN设定为高电平H或低电平L。通过低电平L的使能信号EN，使得高阻抗控制部30的pMOS31、32、以及高阻抗控制部40的nMOS41、42均变成非导通状态。因此，输出缓冲器20与电源线VDD和接地线VSS切断。

通过低电平L的使能信号POEN，使得上拉/下拉部50的pMOS51变成导通状态，并将输出端子OUT设定为高电平H。即，即使在将输出缓冲器20与电源线VDD切断的情况下，上拉/下拉部50也将输出端子OUT设定为高电平H，而不会使输出端子OUT变成高阻抗状态。因此，例如，即使在在系统板上未将输出信号线OUT上拉的情况下，也能够防止输出端子OUT变成高阻抗状态。

由于输出端子OUT未变成高阻抗状态，因此例如能够防止由于与输出信号线OUT相邻的信号线的电压变化而生成错误的输出信号OUT，并且能够防止存储器器件200进行误操作。需要说明的是，通过低电平L的使能信号NOEN，使得上拉/下拉部50的nMOS52变成非导通状态。

在过渡期间，将使能信号EN设定为高电平H，将使能信号POEN、NOEN设定为低电平L，并将信号IN设定为高电平H。通过高电平H的使能信号EN，使得高阻抗控制部30的pMOS31、32、以及高阻抗控制部40的nMOS41、42均变成导通状态。

由此，CMOS反相器21输出低电平，CMOS反相器22输出高电平H。另一方面，通过低电平L的使能信号POEN，维持上拉/下拉部50的pMOS的导通状态。通过设置信号IN和使能信号EN的高电平期间与使能信号POEN的低电平期间重叠的过渡期间，从而能够防止输出端子OUT变成高阻抗状态。低电平的使能信号NOEN对输出部10的操作与空闲期间的操作相同。

输出期间是将输出信号OUT(例如读使能信号)输出至存储器器件200的期间。在输出期间，将使能信号EN、POEN设定为高电平H，将使能信号NOEN设定为低电平L。根据向存储器器件200供给的输出信号OUT的逻辑，将信号IN设定为高电平H或低电平L。除了输出端子OUT的逻辑根据信号IN的逻辑而改变以外，输出部10在输出期间的操作与过渡期间的操作相同。

通过高电平H的使能信号POEN，使得上拉/下拉部50的pMOS51变成非导通状态。然而，由于通过高电平H的使能信号EN，使得输出端子OUT变成与信号IN相同的逻辑，因此能够防止输出端子OUT变成高阻抗状态。低电平的使能信号NOEN对输出部10的操作与空闲期间的操作相同。

图5示出了用于使图1所示的输出部10工作的信号的定时。空闲期间和过渡期间的各个信号IN、EN、POEN、NOEN、OUT的波形(逻辑电平)与图4所示的真值表相同。信号IN的空闲期间的由斜线所示矩形表示高电平H或低电平L。

在使能信号EN、POEN变成高电平的输出期间，生成与信号IN相同逻辑的输出信号OUT。例如，与在半导体集成电路100内使用的时钟信号同步地生成信号IN，并且信号IN具有与时钟信号的频率相同的频率。在将输出信号OUT供给至快闪存储器时所生成的读使能信号的情况下，快闪存储器响应于读使能信号的各个过渡边缘，在自各个过渡边缘起的预定时间后依次输出未图示的数据信号。需要说明的是，半导体集成电路100在图5的波形之前向存储器器件200输出用于使存储器器件200执行读操作的读指令。

例如，作为向存储器器件200输出的读使能信号的输出信号OUT在除了输出期间以外的期间维持高电平。在向半导体集成电路100和存储器器件200投入电源的期间，通常空闲期间大幅地长于输出期间。

在本实施方式中，在空闲期间，通过将上拉/下拉部50的pMOS51导通而产生输出信号OUT的高电平，并且将输出缓冲器20的CMOS反相器22的pMOS维持在非导通状态。因此，能够防止CMOS反相器22的pMOS在空闲期间发生BT(Bias Temperature：偏置温度)劣化。CMOS反相器22的pMOS产生输出信号OUT的上升沿。因此，如果发生BT劣化，并且输出信号OUT的上升波形变钝，则输出信号OUT在输出期间的占空比有可能不满足存储器器件200的电气规格。

需要说明的是，由于半导体集成电路100的长期使用，因此在空闲期间维持导通状态的上拉/下拉部50的pMOS51有可能会发生BT劣化。然而，即使在pMOS51中发生BT劣化，由于在图5中的使能信号POEN的下降沿定时将输出信号OUT维持在高电平，因此也不会影响存储器器件200的存取。

换言之，在本实施方式中，在不对存储器器件200进行读访问的空闲期间，使pMOS51发生BT劣化，来代替使用于生成向存储器器件200供给的输出信号OUT的CMOS反相器22的pMOS发生BT劣化。由此，能够防止在输出期间所生成的输出信号OUT的占空比偏离。

需要说明的是，在输出部10不具有高阻抗控制部30、40的情况下，为了在空闲期间将输出端子OUT维持在高电平，例如将CMOS反相器22的pMOS维持为导通状态。在此情况下，由于半导体集成电路100的长期使用，因此有可能导致CMOS反相器22的pMOS发生BT劣化，并且导致在输出期间所生成的输出信号OUT的占空比偏离。

图6示出了图1的半导体集成电路100将互补的输出信号OUT、/OUT输出至存储器器件200的情况下的结构。例如，输出信号OUT为正逻辑(True)的读使能信号，输出信号/OUT为负逻辑(Complementary)的读使能信号。输出信号/OUT是互补存储器控制信号的一个示例，输出端子/OUT是互补外部端子的一个示例。

生成输出信号/OUT的输出部12(20、30、40、50)的电路结构与输出部10(20、30、40、50)的电路结构相同。另外，输出部12与输出部10同样接收的使能信号EN并进行工作。但是，输出部12的输出缓冲器20接收具有与信号IN相反的逻辑的负逻辑的信号/IN，并输出负逻辑的输出信号/OUT。输出部12的输出缓冲器20是互补输出缓冲器的一个示例，并且输出部12的高阻抗控制部40是互补电源控制部的一个示例。接地线VSS是互补电源线的一个示例，接地电压VSS是互补电源电压的一个示例。

输出部12的上拉/下拉部50在pMOS51处接收使能信号POEN2，并且在nMOS52处接收使能信号NOEN2。在输出部12的上拉/下拉部50中，设置nMOS52以将负逻辑的信号/IN用的输出端子/OUT下拉至低电平。输出部12的上拉/下拉部50的nMOS52是下拉控制部的一个示例，使能信号NOEN2是下拉控制信号的一个示例。

在将互补的输出信号OUT、/OUT输出至存储器器件200的情况下，输出信号OUT用的输出部10和输出信号/OUT用的输出部12可以设计为彼此相同的电路，并且除了布线层以外使用相同的布局数据。类似地，输出信号OUT用的上拉/下拉部50和输出信号/OUT用的上拉/下拉部50可以为彼此相同的电路，并且除了布线层以外使用相同的布局数据。由此，能够提高设计效率。

图7示出了用于使图6所示的输出部10、12工作的信号的逻辑(真值表)。关于与图4同样的状态，省略详细的说明。例如，使能信号EN和使输出部10进行工作的信号的逻辑与图2相同，输出部10的工作与图4相同。

在输出输出信号/OUT的输出部12中，在空闲期间，将使能信号POEN2、NOEN2设定为高电平H，将信号/IN设定为低电平L或高电平H，并且将信号/IN设定为与信号IN的逻辑相反的逻辑。输出部12与输出部10同样接收使能信号EN。因此，在空闲期间的输出部12中，与输出部10同样地，pMOS31、32、以及nMOS41、42均变成非导通状态，并且将输出缓冲器20与电源线VDD和接地线VSS切断。

在空闲期间，通过利用高电平H的使能信号NOEN2，使输出部12的上拉/下拉部50的nMOS52变成导通状态，从而将输出端子/OUT设定为低电平L。由此，例如，即使在在系统板上未将输出信号线/OUT下拉的情况下，也能够防止输出信号线/OUT变成高阻抗状态，并且能够防止存储器器件200进行误操作。通过高电平H的使能信号POEN2，使得输出部12的上拉/下拉部50的pMOS51变成非导通状态。

在过渡期间，将使能信号POEN2、NOEN2设定为高电平H，并且将信号/IN设定为低电平L。通过高电平H的使能信号EN，从而在输出部12中，高阻抗控制部30的pMOS31、32、以及高阻抗控制部40的nMOS41、42均变成导通状态。通过高电平H的使能信号POEN2，使得输出部12的上拉/下拉部50的pMOS51变成非导通状态。

由此，通过输出部12的输出缓冲器20基于低电平L的信号/IN输出的高电平H、以及通过的高电平H的使能信号NOEN2而维持导通状态的nMOS52，从而将输出端子/OUT维持为低电平L。通过设置信号/IN的低电平期间和使能信号EN的高电平期间与使能信号NOEN2的高电平期间重叠的过渡期间，从而能够防止输出端子/OUT变成高阻抗状态。

在输出期间，将使能信号POEN2设定为高电平H，并且将使能信号NOEN2设定为低电平L。另外，根据向存储器器件200供给的输出信号/OUT的逻辑，将信号/IN设定为低电平L或高电平H。通过高电平H的使能信号POEN2，使得输出部12的上拉/下拉部50的pMOS51变成非导通状态。除了输出端子/OUT的逻辑根据信号/IN的逻辑而变化以外，输出部12在输出期间的操作与过渡期间的操作相同。

通过低电平L的使能信号NOEN2，使得输出部12的上拉/下拉部50的nMOS52变成非导通状态。然而，通过高电平H的使能信号EN，使得输出端子/OUT变成与信号/IN相同的逻辑，因此能够防止输出端子/OUT变成高阻抗状态。需要说明的是，使能信号NOEN2是使使能信号POEN的逻辑反相的信号，并且通过利用反相器使图2的与电路66的输出的逻辑反相而生成。

图8示出了用于使图6所示的输出部10、12工作的信号的定时。关于与图5同样的操作，省略详细的说明。由于使能信号POEN、NOEN的波形与图5相同，因此省略图示。输出部10、12根据图7所示的真值表进行操作，并且在输出期间将互补的输出信号OUT、/OUT(读使能信号)输出至存储器器件200。

例如，作为针对存储器器件200的负逻辑的读使能信号的输出信号/OUT在除了输出期间以外的期间被固定为低电平。在空闲期间，输出部12的输出缓冲器20的输出为高阻抗状态，并且通过将输出部12的上拉/下拉部50的nMOS52导通从而产生输出信号/OUT的低电平。

需要说明的是，由于nMOS比pMOS更难以发生BT劣化，因此可以不在输出部12中设置高阻抗控制部30、40，而将输出缓冲器20直接连接到电源线VDD和接地线VSS。在此情况下，无需输出部12的上拉/下拉部50。

并且，在空闲期间中，根据低电平的信号/IN将输出缓冲器20的末级的nMOS维持为导通状态，并将输出端子/OUT维持为低电平。然而，在输出部10、12的电路结构不同的情况下，在输出期间，输出信号OUT、/OUT的相位有可能未对齐。因此，在本实施方式中，如图6所示，将输出部10、12设成共同的电路，并且将输出信号OUT、/OUT的相位对齐。换言之，通过图6所示的电路结构，能够提高设计效率，并且能够将输出信号OUT、/OUT的相位对齐，并能够提高存储器器件200的操作裕度。

如上所述，在第1实施方式中，能够防止在从空闲期间向输出期间的过渡时、以及在从输出期间到空闲期间的过渡时输出端子OUT变成高阻抗状态。即，在根据从输出端子OUT输出的输出信号OUT对输出端子OUT的上拉状态进行切换的情况下，能够防止输出端子OUT变成高阻抗状态。

例如，通过设置信号IN和使能信号EN的高电平期间与使能信号POEN的低电平期间重叠的过渡期间，从而能够防止输出端子OUT变成高阻抗状态。由此，能够防止受到噪声的影响而使输出信号线OUT变化为错误的电平，并且能够防止存储器器件200的误操作。

通过控制信号生成部60能够基于1个控制信号CONT来生成定时不同的使能信号EN、POEN。另外，通过包括或电路64和与电路66的简单的控制信号生成部60，能够生成具有预定的包含关系的使能信号EN、POEN。并且，通过设置信号IN和使能信号EN的高电平期间与使能信号POEN的低电平期间重叠的过渡期间，从而能够防止输出端子OUT变成高阻抗状态。

由于在空闲期间通过专用于上拉的pMOS51将输出信号OUT固定为高电平，因此能够防止在输出期间输出输出信号OUT的输出缓冲器20的pMOS的BT劣化。换言之，通过使不影响输出期间的操作的pMOS51发生BT劣化，来代替使输出缓冲器20的pMOS发生BT劣化，从而能够防止针对存储器器件200的输出信号OUT的输出定时和相位偏离正常值。由此，能够防止存储器器件200的操作裕度降低。

关于以上的效果，不仅针对输出信号OUT能够获得，而且针对输出信号/OUT也能够获得。此外，通过使用锁存电路62，能够生成延迟了时钟周期时间的延迟控制信号CONTD，并且能够以不受到制造工艺的变动的影响的方式来设定延迟时间。

(第2实施方式)

图9示出了第2实施方式的半导体集成电路100A中的用于生成使能信号EN、POEN的控制信号生成部60A。除了控制信号生成部60A与图2所示的控制信号生成部60不同以外，本实施方式的半导体集成电路100A的结构与图1或图6所示的半导体集成电路100的结构相同。控制信号生成部60A不具有图2的与电路66，并且从或电路64输出使能信号EN、POEN。需要说明的是，在将本实施方式应用于图6的半导体集成电路100的情况下，通过利用反相器使图9的或电路64的输出的逻辑反相来生成使能信号NOEN2。

图10示出了用于使图9的控制信号生成部60A工作的信号的定时。关于与图3中相同的波形，省略详细的说明。在本实施方式中，使能信号EN、POEN为彼此相同的波形，并且具有与控制信号CONT的上升沿对应的上升沿、以及与延迟控制信号CONTD的下降沿对应的下降沿。

图11示出了在第2实施方式中使图1所示的输出部10工作的信号的逻辑(真值表)。图11与将过渡期间从图4的真值表中删除的真值表相同。即，半导体集成电路100A的输出部10以不具有过渡期间的方式输出输出信号OUT。

图12示出了用于使第2实施方式的输出部10工作的信号的定时。关于与图5相同的波形，省略详细的说明。在本实施方式中，由于不存在过渡期间，因此使能信号EN的高电平期间为输出期间。需要说明的是，为了不使针对存储器器件200的存取效率降低，将使能信号EN的高电平期间设定为与图5所示的使能信号POEN的高电平期间相等。因此，例如，图10的控制信号CONT的高电平期间比图2的控制信号CONT的高电平期间短2个时钟周期。

在省略过渡期间的情况下，如果在输出期间的开始时，使能信号EN的上升定时相对于使能信号POEN的上升定时延迟，则输出端子OUT会变成高阻抗状态。另外，如果在输出期间的结束时，使能信号POEN的下降定时相对于使能信号EN的下降定时延迟，则输出端子OUT会变成高阻抗状态。

然而，如图10所示，使能信号EN、POEN是从或电路64输出的彼此相同的信号。因此，使能信号EN、POEN的上升沿定时彼此相等，并且使能信号EN、POEN的下降沿的定时彼此相等。因此，即使在省略过渡期间的情况下，也能够防止输出端子OUT在空闲期间与输出期间之间的切换定时变成高阻抗状态，并且能够防止存储器期间200的误操作。

此外，通过省略过渡期间，能够缩短实际的空闲期间。因此，与图5相比，能够提高存储器器件200的存取效率。需要说明的是，在将图6所示的互补的输出信号OUT、/OUT供给至存储器器件200的情况下，也可以省略过渡期间。使能信号EN、NOEN2的定时差为与图10的或电路64的输出连接的反相器的1级。因此，能够防止输出端子OUT、/OUT在空闲期间与输出期间之间的切换定时变成高阻抗状态。

如上所述，在第2实施方式中也能够获得与第1实施方式同样的效果。此外，在本实施方式中，由于将或电路64的输出信号作为使能信号EN、POEN，因此即使在省略过渡期间的情况下，也能够防止输出端子OUT在空闲期间与输出期间之间的切换定时变成高阻抗状态。由此，能够防止存储器器件200的误操作。

(第3实施方式)

图13示出了第3实施方式的半导体集成电路100B的结构。关于与图1所示的半导体集成电路100相同的元件，赋予相同的符号，并且省略详细的说明。

除了具有输入输出端子IO来代替图1的输出端子OUT，并且将上拉/下拉部70连接至输入输出端子IO以外，半导体集成电路100B具有与图1所示的半导体集成电路100同样的结构。即，系统300将半导体集成电路100B与存储器器件200一起搭载。

例如，输入至输入输出端子IO或从输入输出端子IO输出的信号是数据选通信号(DQS)。在向存储器器件200写入数据的写周期中，半导体集成电路100B将数据选通信号与未图示的写数据(DQ)一起输出至存储器器件200。即，输出部10在写周期中进行操作，并且将信号IN作为数据选通信号经由输入输出端子IO输出至存储器器件200。

例如，半导体集成电路100B以使数据选通信号的上升沿或下降沿出现在写数据的中央的方式生成写周期中的数据选通信号。例如，用于相对于写数据的相位对数据选通信号的相位进行调整的电路对信号IN的相位进行调整。在存储器器件200以DDR进行操作的情况下，半导体集成电路100B在写周期中与数据选通信号的上升沿和下降沿中的每一个对应地将写数据输出至存储器器件200。

另外，在从存储器器件200读取数据的读周期中，存储器器件200将数据选通信号与读数据(DQ)一起输出。在读周期中，存储器器件200经由未图示的数据输入输出端子将读数据输出至半导体集成电路100B。例如，读周期中的数据选通信号的过渡沿的定时与读数据的过渡沿的定时相同。在图13中，用符号“Y”表示在读周期中将由输入输出端子IO接收到的数据选通信号传送至读数据的接收电路的信号线，以下也称为信号Y。由于信号线Y直接连接到输入输出端子IO，因此信号Y的逻辑与信号IO的逻辑相同。

在图13中，仅示出了半导体集成电路100B之中的将信号IO(输出信号)经由输入输出端子IO输出至存储器器件200的输出部10(20、30、40、50)、以及上拉/下拉部70。因此，省略了将写数据(DQ)输出至存储器器件200的电路、接收由存储器器件200输出的读数据(DQ)的电路、以及数据端子(DQ)等的记载。

上拉/下拉部70具有连接在电源线VDD与输入输出端子IO之间的pMOS71、以及连接在输入输出端子IO与接地线VSS之间的nMOS72。pMOS71在使能信号PIEN为低电平的期间导通(接通)，并且将输入输出端子IO连接到电源线VDD。nMOS52在使能信号NIEN为高电平的期间导通(接通)，并且将输出端子OUT连接到接地线VSS。

pMOS71是在接通时用作电阻元件的输入上拉开关的一个示例，nMOS72是在接通时用作电阻元件的输入下拉开关的一个示例。例如，pMOS71和nMOS72在导通时的电阻值约为1千欧(例如几百欧至几千欧)。pMOS51和nMOS52在导通时的电阻值约为100千欧(例如50千欧至200千欧)。

图14示出了用于使图13所示的输出部10和上拉/下拉部70工作的信号的逻辑(真值表)。在图14中，输出空闲期间表示图4所示的空闲期间。输出空闲期间、过渡期间以及输出期间中的使能信号EN、POEN、NOEN以及信号IN的逻辑与图4相同。输出空闲期间、过渡期间以及输出期间中的信号IO(输出信号)的逻辑与图4的输出信号OUT的逻辑相同。需要说明的是，设置输出空闲期间、过渡期间以及输出期间以在写周期中将数据选通信号输出至存储器器件200。

输入期间是在读周期中从存储器器件200输入读数据信号和数据选通信号的期间。输入空闲期间是在读周期中设置在输入期间之前的期间。需要说明的是，输入空闲期间可以设置在输入期间的前后。在输入期间和输入空闲期间，将使能信号EN、NOEN设定为低电平L，将使能信号POEN设定为高电平H，并且将信号IN设定为高电平H或低电平L。由于输入输出端子IO与信号线Y在物理上连接，因此其具有相同的逻辑。

在输出空闲期间、过渡期间、输出期间以及输入空闲期间将使能信号PIEN设定为高电平H，并且在输入期间将使能信号PIEN设定为低电平L。因此，上拉/下拉部70的pMOS71在输入期间变成导通状态，并且在输入期间以外的期间变成非导通状态。

在输出空闲期间、过渡期间以及输出期间将使能信号NIEN设定为低电平L，并且在输入空闲期间和输入期间将使能信号NIEN设定为高电平H。因此，上拉/下拉部70的nMOS72在输入空闲期间和输入期间变成导通状态，并且在输入空闲期间和输入期间以外的期间变成非导通状态。

在输入空闲期间，由于仅nMOS72变成导通状态，因此输入输出端子IO和节点Y变成低电平L。在输入期间，由于pMOS71和nMOS72两者均变成导通状态，因此输入输出端子IO和节点Y的高电平H变成低于电源电压VDD的值，并且输入输出端子IO和节点Y的低电平L变成高于接地电压VSS的值。由此，能够减小传送至输入输出端子IO和节点Y的信号的振幅，并且能够高速地传送信号。

图15示出了用于使图13所示的输出部10和上拉/下拉部70工作的信号的定时。输出空闲期间对应于图5的空闲期间。输出空闲期间、过渡期间、输出期间以及过渡期间表示用于将数据写入存储器器件200的写周期的一部分。输入空闲期间和输入期间表示用于从存储器器件200读取数据的读周期的一部分。即，图15示出了在写周期之后执行读周期的示例。

输出空闲期间、过渡期间以及输出期间中的信号IN和使能信号EN、POEN、NOEN的波形与图5相同。另外，输出空闲期间、过渡期间以及输出期间中的信号IO和信号Y的波形与图5的输出信号OUT的波形相同。在输出空闲期间、过渡期间以及输出期间，由于将使能信号PIEN设定为高电平，并且将使能信号NIEN设定为低电平，因此由上拉/下拉部70进行的上拉操作和下拉操作停止。并且，半导体集成电路100B将信号IN作为输出信号从输入输出端子IO输出至存储器器件200。

在输入空闲期间和输入期间，由于将使能信号EN设定为低电平，因此输出部10停止信号IN的输出操作。另外，在输入空闲期间和输入期间，由于将使能信号POEN设定为高电平，并且将使能信号NOEN设定为低电平，因此由上拉/下拉部50进行的上拉操作和下拉操作停止。

在输入空闲期间，由于将使能信号NIEN设定为高电平，因此nMOS72导通，并且输入输出端子IO和节点Y变成低电平。并且，在输入期间，输入输出端子IO和节点Y的逻辑根据存储器器件200输出至输入输出端子IO的信号(例如数据选通信号)的逻辑而变化。此时，由于pMOS71和nMOS72因使能信号PIEN的低电平和使能信号NIEN的高电平而导通，因此能够减小信号幅度。需要说明的是，在输入期间，可以通过将使能信号PIEN设定为高电平，并将使能信号NIEN设定为低电平，从而停止由上拉/下拉部70进行的上拉操作和下拉操作。在此情况下，信号幅度为电源电压VDD与接地电压VSS之间的差值。

需要说明的是，半导体集成电路100B可以具有控制信号生成部60A来代替图2所示的控制信号生成部60。在此情况下，省略了图14和图15中的过渡期间。

图16示出了图13的上拉/下拉部50、70的结构的示例。例如，在上拉/下拉部50、70的形成区域80中布置n+1个以上的上拉用的pMOS71，该n+1个以上的上拉用的pMOS71具有彼此相同的结构，并且并联连接在电源线VDD与输入输出端子IO之间。另外，在形成区域80中布置n+1个以上的下拉用的nMOS72，该n+1个以上的下拉用的nMOS72具有彼此相同的结构，并且并联连接在输入输出端子IO与接地线VSS之间。

并且，根据上拉/下拉部70的上拉时(接通时)的电阻值，选择用作上拉电阻的n个pMOS71(711、712、……、71n)。另外，根据上拉/下拉部70的下拉时(接通时)的电阻值，选择用作下拉电阻的n个nMOS72(721、722、……、72n)。需要说明的是，用作上拉电阻的pMOS71的数量可以与用作下拉电阻的nMOS72的数量不同。

此外，通过利用未用于上拉/下拉部70的pMOS71来设置上拉/下拉部50的pMOS51。通过利用未用于上拉/下拉部70的nMOS72来设置上拉/下拉部50的nMOS52。在此，上拉/下拉部50的pMOS51的数量少于上拉/下拉部70的pMOS71的数量。另外，上拉/下拉部50的nMOS52的数量少于上拉/下拉部70的nMOS72的数量。

由此，能够利用布局共同且结构彼此相同的晶体管来设置上拉/下拉部50、70。例如，由于上拉/下拉部70的电阻值低于上拉/下拉部50的电阻值，因此有时通过将多个晶体管并联连接来使用。另外，有时为了对电阻值进行调整，以留有富余的方式来形成晶体管的数量。在此情况下，可以将多余的晶体管用于上拉/下拉部50。

图17示出了图13的上拉/下拉部50、70的结构的另一个示例。在图17中，通过将m个pMOS51(511、512、……、51m)串联连接在电源线VDD与输入输出端子IO之间来设置上拉/下拉部50的pMOS51。通过将m个nMOS52(521、522、……、52m)串联连接在输入输出端子IO与接地线VSS之间来设置上拉/下拉部50的nMOS52。

在图17中，也可以通过利用未用于上拉/下拉部70的pMOS71和nMOS72来设置上拉/下拉部50的pMOS51和nMOS52。由此，即使在上拉/下拉部50、70的电阻值之差较大的情况下，也能够利用布局共同且结构彼此相同的晶体管来设置上拉/下拉部50、70。需要说明的是，可以例如通过将晶体管和扩散电阻串联连接来设置上拉/下拉部50的上拉电阻和下拉电阻。

如上所述，在第3实施方式中，也能够获得与第1实施方式和第2实施方式同样的效果。此外，在本实施方式中，在输入/输出端子IO中，也能够在从空闲期间到输出期间的过渡时、以及从输出期间到空闲期间的过渡时防止输入输出端子IO变成高阻抗状态。另外，即使在从信号的输出期间(输出空闲期间)切换至信号的输入期间(输入空闲期间)的情况下，也能够防止输入输出端子IO变成高阻抗状态。另外，能够利用布局共同的晶体管来设置上拉/下拉部50、70。

(第4实施方式)

图18示出了第4实施方式的半导体集成电路100C的结构。关于与图1所示的半导体集成电路100相同的元件，赋予相同的符号，并且省略详细的说明。

半导体集成电路100C的输出部10的结构与图1所示的输出部10不同。除了图1所示的输出部10的结构以外，输出部10还具有输出缓冲器25和高阻抗控制部35、45。

输出缓冲器25具有CMOS反相器26，CMOS反相器26接收由输出缓冲器20的CMOS反相器21输出的信号，并向输出端子OUT输出信号。即，与输出缓冲器20同样，输出缓冲器25具有将信号IN输出至输出端子OUT的功能。

高阻抗控制部35具有连接在电源线VDD与CMOS反相器26的pMOS的源极之间的pMOS36和反相器37。pMOS36的栅极经由反相器37接收使能信号EN2的反相逻辑。使能信号EN2是电源控制信号的一个示例。

高阻抗控制部45具有连接在CMOS反相器26的nMOS的源极与接地线VSS之间的nMOS46。nMOS46的栅极接收使能信号EN2。这样一来，输出部10具有将信号IN作为输出信号OUT输出至输出端子OUT的多个输出缓冲器20、25、以及与输出缓冲器20、25分别对应的多个高阻抗控制部30、40、35、45。

在本实施方式中，用于输出信号OUT的输出的输出缓冲器20、25的数量根据连接到输出端子OUT的负载而变更。即，根据从半导体集成电路100C输出的输出信号OUT的驱动能力的规格，对用于输出信号OUT的输出的输出缓冲器20、25的数量进行变更。另外，上拉/下拉部50针对多个输出缓冲器20、25共同地设置。

例如，在驱动能力为第一规格的情况下，在输出期间(图5)仅使用输出缓冲器20，而在驱动能力为高于第一规格的第二规格的情况下，在输出期间使用输出缓冲器20、25。需要说明的是，半导体集成电路100C可以具有多个输出缓冲器25、多个高阻抗控制部35、以及多个高阻抗控制部45。

图19示出了使第1规格和第2规格下的输出部10工作的信号的定时。关于与图5同样的操作，省略详细的说明。例如，在驱动能力相对较低的第一规格下，在过渡期间和输出期间仅将使能信号EN1设定为高电平。在驱动能力相对较高的第二规格下，在过渡期间和输出期间将使能信号EN1、EN2两者均设定为高电平。除了使能信号EN1、EN2以外的信号的定时在第一规格和第二规格下彼此相同。

需要说明的是，与图12同样地，省略了过渡期间。另外，可以如图6所示，从多个输出缓冲器输出各个互补的信号。此外，可以如图13所示，从多个输出缓冲器输出要输出至输入输出端子IO的信号。

如上所述，在第4实施方式中，也能够获得与第1实施方式至第3实施方式同样的效果。此外，在本实施方式中，即使在设置多个输出缓冲器20、25的情况下，通过针对多个输出缓冲器20、25共同的上拉/下拉部50，能够在空闲期间进行输出端子的上拉控制。

需要说明的是，在第1实施方式和第2实施方式中，示出了对读使能信号等输出信号用的输出端子OUT进行控制的示例，而在第3实施方式中，示出了对数据选通信号等输入输出信号用的输入输出端子IO进行控制的示例。然而，例如，用于输出读使能信号的图1所示的电路和用于输入或输出数据选通信号的图13所示的电路可以设置在用于对NAND快闪存储器等存储器器件200的存取进行控制的半导体集成电路中。此时，与图6同样地，可以将图13所示的电路作为用于输入或输出互补的输入输出信号(例如数据选通信号)的电路。在此情况下，将图6的输出端子OUT、/OUT变更为输入输出端子IO、/IO，并且将图13的上拉/下拉部70连接到各个输入输出端子IO、/IO。

以上，基于各实施方式对本发明进行了说明，但是本发明不限于上述实施方式所示的要件。关于这些方面，可以在不损害本发明的主旨的范围内进行变更，并且可以根据其应用形态适当地确定。

符号说明

10输出部；

20输出缓冲器；

21、22CMOS反相器；

25输出缓冲器；

26CMOS反相器；

30高阻抗控制部；

31、32pMOS；

35高阻抗控制部；

36pMOS；

40高阻抗控制部；

41、42nMOS；

45高阻抗控制部；

46nMOS；

50上拉/下拉部；

51pMOS；

52nMOS；

60、60A控制信号生成部；

70上拉/下拉部；

71pMOS；

72nMOS；

100、100A、100B、100C半导体集成电路；

200存储器器件；

300系统；

EN、EN1、EN2使能信号；

IN、/IN信号；

NIEN、NOEN、NOEN2使能信号；

OUT、/OUT输出信号；

PIEN、POEN、POEN2使能信号；

Y信号。

Claims (15)

1.一种半导体集成电路，包括：

输出缓冲器，将向与外部端子连接的存储器器件供给的存储器控制信号输出至所述外部端子；

电源控制部，基于电源控制信号对从电源线向所述输出缓冲器的电源电压的供给进行控制；

上拉控制部，基于上拉控制信号对所述外部端子的上拉进行控制；以及

控制信号生成部，在将所述存储器控制信号输出至所述外部端子的输出期间，所述控制信号生成部生成用于通过所述电源控制部将所述电源电压供给至所述输出缓冲器的所述电源控制信号、以及用于通过所述上拉控制部使所述外部端子的上拉停止的所述上拉控制信号，并且在不将所述存储器控制信号输出至所述外部端子的空闲期间，所述控制信号生成部生成用于通过所述电源控制部使向所述输出缓冲器的所述电源电压的供给停止的所述电源控制信号、以及用于通过所述上拉控制部使所述外部端子上拉的所述上拉控制信号。

2.根据权利要求1所述的半导体集成电路，其中，

所述控制信号生成部基于与所述输出期间对应地生成的定时信号，在所述输出期间和所述空闲期间生成所述电源控制信号和所述上拉控制信号。

3.一种半导体集成电路，包括：

输出缓冲器，将向与外部端子连接的存储器器件供给的存储器控制信号输出至所述外部端子；

电源控制部，包括电源开关，该电源开关连接在用于供给电源电压的电源线与所述输出缓冲器的p沟道MOS晶体管的源极之间，并且基于电源控制信号接通或断开；

上拉控制部，包括上拉开关，该上拉开关连接在所述电源线与所述外部端子之间，基于上拉控制信号接通或断开，并且在接通时用作电阻元件；以及

控制信号生成部，基于与输出至所述外部端子的输出期间对应地生成的定时信号，在所述输出期间和不将所述存储器控制信号输出至所述外部端子的空闲期间生成所述电源控制信号和所述上拉控制信号。

4.根据权利要求1至3中任一项所述的半导体集成电路，包括：

延迟部，使与所述输出期间对应地生成的定时信号延迟以生成延迟定时信号，

其中，所述控制信号生成部基于所述定时信号和所述延迟定时信号，在所述输出期间和所述空闲期间生成向所述电源控制部输出的所述电源控制信号和向所述上拉控制部输出的所述上拉控制信号。

5.根据权利要求4所述的半导体集成电路，其中，

所述控制信号生成部具有或电路和与电路，所述或电路在所述输出期间将所述定时信号与所述延迟定时信号的逻辑和作为所述电源控制信号输出，所述与电路在所述输出期间将所述定时信号与所述延迟定时信号的逻辑积作为所述上拉控制信号输出。

6.根据权利要求4或5所述的半导体集成电路，其中，

所述延迟部具有锁存电路，所述锁存电路与时钟信号同步地对所述定时信号进行锁存，并且将锁存的所述定时信号作为所述延迟定时信号输出。

7.根据权利要求1至6中任一项所述的半导体集成电路，其中，

所述外部端子是在所述输出期间向所述存储器器件输出所述存储器控制信号，并且在输入期间输入所述存储器控制信号的输入输出端子，

所述半导体集成电路还包括：

输入上拉开关，连接在所述电源线与所述外部端子之间，在接通时用作电阻元件，并且将所述外部端子上拉；以及

输入下拉开关，连接在接地线与所述外部端子之间，在接通时用作电阻元件，并且将所述外部端子下拉。

8.根据权利要求7所述的半导体集成电路，其中，

所述输入上拉开关和所述输入下拉开关在所述输出期间断开，并且在所述输入期间接通。

9.根据权利要求7或8所述的半导体集成电路，其中，

所述上拉控制部的上拉时的电阻值高于所述输入上拉开关的上拉时的电阻值。

10.根据权利要求9所述的半导体集成电路，包括：

多个上拉用的p沟道MOS晶体管，具有彼此相同的结构，并且并联连接在所述电源线与所述外部端子之间，

其中，所述输入上拉开关具有根据接通时的电阻值选择的预定数量的所述上拉用的p沟道MOS晶体管，

所述上拉控制部具有未用于所述输入上拉开关的少于所述预定数量的所述上拉用的p沟道MOS晶体管。

11.根据权利要求1至10中任一项所述的半导体集成电路，包括：

多个所述输出缓冲器，将所述存储器控制信号输出至所述外部端子；以及

多个所述电源控制部，与多个所述输出缓冲器各自对应，

其中，所述控制信号生成部将所述电源控制信号输出至与多个所述输出缓冲器之中的用于输出所述存储器控制信号的输出缓冲器对应的所述电源控制部，

所述上拉控制部针对多个所述输出缓冲器共同地设置。

12.根据权利要求1至3中任一项所述的半导体集成电路，其中，

所述半导体集成电路还包括：

互补输出缓冲器，将具有与所述存储器控制信号的逻辑值相反的逻辑值的互补存储器控制信号输出至互补外部端子；

互补电源控制部，基于所述电源控制信号对从互补电源线向所述互补输出缓冲器的互补电源电压的供给进行控制；以及

下拉控制部，基于下拉控制信号对所述互补外部端子的下拉进行控制，

所述控制信号生成部

在将所述存储器控制信号和所述互补存储器控制信号分别输出至所述外部端子和所述互补外部端子的所述输出期间，将用于将所述电源电压供给至所述输出缓冲器并将所述互补电源电压供给至所述互补输出缓冲器的所述电源控制信号输出至所述电源控制部和所述互补电源控制部，将用于停止所述外部端子的上拉的所述上拉控制信号输出至所述上拉控制部，并将用于停止所述互补外部端子的下拉的所述下拉控制信号输出至所述下拉控制部，并且

在不将所述存储器控制信号和所述互补存储器控制信号分别输出至所述外部端子和所述互补外部端子的所述空闲期间，将用于停止向所述输出缓冲器和所述互补输出缓冲器供给所述电源电压的所述电源控制信号输出至所述电源控制部和所述互补电源控制部，将用于上拉所述外部端子的所述上拉控制信号输出至所述上拉控制部，并将用于下拉所述互补外部端子的所述下拉控制信号输出至所述下拉控制部。

13.根据权利要求12所述的半导体集成电路，其中，

所述电源控制部和所述互补电源控制部具有彼此相同的电路结构，

所述输出缓冲器和所述互补输出缓冲器具有彼此相同的电路结构，

所述上拉控制部和所述下拉控制部具有彼此相同的电路结构。

14.根据权利要求1至13中任一项所述的半导体集成电路，其中，

所述存储器器件是NAND型快闪存储器，所述存储器控制信号是读使能信号。

15.根据权利要求7至10中任一项所述的半导体集成电路，其中，

所述存储器器件是NAND型快闪存储器，所述存储器控制信号是数据选通信号。

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