CN114005880B - 一种功率半导体器件及其制作方法 - Google Patents

Abstract

本发明涉及半导体技术领域，具体公开了一种功率半导体器件，其中，包括：第一导电类型衬底上设置第一导电类型外延层；第一导电类型外延层内设置第一导电类型阱区，分布在第二类通孔下方且包覆第一类沟槽的侧部和底部，第一导电类型阱区内的杂质的浓度高于第一导电类型外延层内的杂质的浓度；或者，分布在第二类通孔与第二类沟槽之间的第一类沟槽的侧部和底部，相邻第二类通孔之间的第一类沟槽的侧部和底部，以及第二类沟槽的侧部和底部，第一导电类型阱区内的杂质的浓度低于第一导电类型外延层内的杂质的浓度。本发明还公开了一种功率半导体器件的制作方法。本发明提供的功率半导体器件能够提升器件短路工作的可靠性。

Description

一种功率半导体器件及其制作方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种功率半导体器件及功率半导体器件的制作方法。

背景技术

在短路工作模式下，有大量电流流过屏蔽栅沟槽功率器件，当短路工作模式结束的瞬间器件关断，电路中存在的寄生电感使得电流强行雪崩击穿器件，器件会经历一个极短时间的高压超大电流状态。由于器件在终端与过渡区存在击穿薄弱点，会导致电流的集中并发热，又由于时间极短使得热量无法顺利转移到有源区，进而导致器件在终端或过渡区出现烧毁点。

因此，如何能够消除终端与过渡区的击穿薄弱点以提升功率半导体器件在短路工作模式下的可靠性成为本领域技术人员亟待解决的技术问题。

发明内容

本发明提供了一种功率半导体器件及功率半导体器件的制作方法，解决相关技术中存在的短路工作模式下可靠性低的问题。

作为本发明的第一个方面，提供一种功率半导体器件，其中，包括：

第一导电类型衬底，所述第一导电类型衬底上设置第一导电类型外延层，所述第一导电类型外延层的上表面设置朝向所述第一导电类型外延层内部延伸的至少一条第二类沟槽和多条第一类沟槽，多条第一类沟槽之间相互平行且间隔设置，所述第二类沟槽环绕第一类沟槽的外围设置；

每条第一类沟槽的部分槽段的内部全部填充第一类导电多晶硅，所述第一类导电多晶硅与所述第一导电类型外延层之间设置由绝缘介质构成的场氧层，在所述第一类沟槽的上方均设置第二类绝缘介质层，所述第二类绝缘介质层的上方设置源极金属，所述源极金属通过位于所述第二类绝缘介质层内的第一类通孔与位于所述第一类沟槽内的所述第一类导电多晶硅欧姆接触；

每条第一类沟槽的部分槽段的内部部分填充第一类导电多晶硅，在所述第一类导电多晶硅的上方填充第二类导电多晶硅，所述第二类导电多晶硅与所述第一类导电多晶硅之间填充第一类绝缘介质层，所述第二类导电多晶硅与所述第一导电类型外延层之间设置栅氧层，每相邻两条第一类沟槽之间的第一类导电类型外延层的上表面设置第二导电类型体区，部分所述第二导电类型体区的上表面设置第一导电类型源区，所述第一类沟槽与所述第一导电类型源区的上方均设置第二类绝缘介质层，部分所述第二类绝缘介质层的上方设置源极金属，所述源极金属通过位于所述第二类绝缘介质层内的第二类通孔分别与所述第一导电类型源区和第二导电类型体区欧姆接触；

所述第一导电类型外延层内设置第一导电类型阱区，所述第一导电类型阱区分布区域包括所述第二类通孔下方且包覆所述第一类沟槽的侧部区域和底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度高于所述第一导电类型外延层内的第一导电类型杂质的浓度；或者，

所述第一导电类型外延层内设置第一导电类型阱区，所述第一导电类型阱区分布区域包括，在与所述第一类沟槽平行的方向上，所述第二类通孔与所述第二类沟槽之间的所述第一类沟槽的侧部区域与底部区域，相邻第二类通孔之间的第一类沟槽的侧部区域与底部区域，以及第二类沟槽的侧部区域与底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度低于所述第一导电类型外延层内的第一导电类型杂质的浓度。

进一步地，所述第一导电类型外延层内设置第一导电类型阱区，所述第一导电类型阱区分布区域包括所述第二类通孔下方且包覆所述第一类沟槽的底部区域以及侧部区域；

所述第一导电类型阱区沿与所述第一类沟槽平行的方向上的边界均位于所述第二类通孔的下方，所述第一导电类外延层中靠近与所述第一类沟槽平行的第二类沟槽槽段的至少一条所述第一类沟槽的侧部区域和底部区域未分布所述第一导电类型阱区；

所述第一导电类型阱区内的第一导电类型杂质的浓度为所述第一导电类型外延层内的第一导电类型杂质的浓度的1.01倍至5倍。

进一步地，所述第一导电类型阱区分布区域包括，在与所述第一类沟槽平行的方向上，所述第二类通孔与所述第二类沟槽之间的所述第一类沟槽的侧部区域与底部区域，相邻第二类通孔之间的第一类沟槽的侧部区域与底部区域，以及第二类沟槽的侧部区域与底部区域；

所述第一导电类型阱区沿与所述第一类沟槽平行的方向上的边界延伸至所述第二类通孔的下方的部分区域，所述第一导电类型外延层中靠近与所述第一类沟槽平行的第二类沟槽槽段的至少一条所述第一类沟槽的侧部区域和底部区域被所述第一导电类型阱区包覆；

所述第一导电类型外延层内的第一导电类型杂质的浓度为所述第一导电类型阱区内的第一导电类型杂质的浓度的1.01倍至5倍。

进一步地，所述第二类沟槽的内部填充第一类导电多晶硅，所述第一类导电多晶硅与所述第一导电外延层之间设置场氧层，所述第二类沟槽上方设置所述第二类绝缘介质层，所述第二类绝缘介质层的上方设置源极金属，所述第二类沟槽内的第一类导电多晶硅通过位于所述第二类绝缘介质层内的第一类通孔与所述源极金属欧姆接触。

进一步地，与所述第一类沟槽平行的第二类沟槽槽段与相邻的第一类沟槽之间的第一导电类型外延层的表面设置第二导电类型体区，所述第二导电类型体区的上方设置第二类绝缘介质层，所述第二类绝缘介质层的上方设置源极金属，所述源极金属通过位于所述第二类绝缘介质层内的第二类通孔与所述第二导电类型体区欧姆接触。

进一步地，每条所述第一类沟槽的上方设置第二类绝缘介质层，部分所述第二类绝缘介质层的上方设置栅极金属，所述栅极金属通过位于所述第二类绝缘介质层内的第三类通孔与所述第二类导电多晶硅欧姆接触。

进一步地，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。

作为本发明的另一个方面，提供一种如前文所述的功率半导体器件的制作方法，其中，包括：

提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；

在所述第一导电类型外延层的表面形成厚氧化层，选择性刻蚀厚氧化层与所述第一导电类型外延层后，形成第一类沟槽与第二类沟槽；

涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域注入第一导电类型杂质或第二导电类型杂质，形成第一导电类型阱区；

去除光刻胶与厚氧化层后，在第一导电类型外延层的表面、第一类沟槽的底部区域及侧部区域以及第二类沟槽的底部区域及侧部区域均形成场氧层；

分别在所述第一类沟槽与第二类沟槽内形成第一类导电多晶硅；

选择性刻蚀第一类沟槽内的部分导电多晶硅后，在刻蚀后的区域内形成第一类绝缘介质层；

在第一类沟槽内形成栅氧层，以及在第一类沟槽内的第一类绝缘介质层上形成第二类导电多晶硅；

依次形成第二导电类型体区和第一导电类型源区；

淀积绝缘介质，形成第二类绝缘介质层；

选择性刻蚀第二类绝缘介质层、第一导电类型源区、第二导电类型体区、第一类导电多晶硅与第二类导电多晶硅后，形成第一类通孔、第二类通孔和第三类通孔；

形成源极金属与栅极金属。

进一步地，所述涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域均注入第一导电类型杂质或第二导电类型杂质，形成第一导电类型阱区，包括：

涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域注入第一导电类型杂质，形成第一导电类型阱区，所述第一导电类型阱区分布区域包括所述第二类通孔下方且包覆所述第一类沟槽的侧部区域和底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度高于所述第一导电类型外延层内的第一导电类型杂质的浓度；或者，

涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域均注入第二导电类型杂质，形成第一导电类型阱区，所述第一导电类型阱区分布区域包括，在与所述第一类沟槽平行的方向上，所述第二类通孔与所述第二类沟槽之间的所述第一类沟槽的侧部区域与底部区域，相邻第二类通孔之间的第一类沟槽的侧部区域与底部区域，以及第二类沟槽的侧部区域与底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度低于所述第一导电类型外延层内的第一导电类型杂质的浓度。

进一步地，所述第一角度的取值范围在0°~60°之间。

本发明提供的功率半导体器件，通过设置第一导电类型阱区，避免了器件在终端与过渡区位置有大电流的聚集，使得终端与过渡区不受伤害，这样提升了器件短路工作模式下的可靠性，同时提升了器件的短路能力。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1为本发明提供的器件的金属与沟槽的俯视示意图。

图2为本发明一种实施例中沿着图1中的虚线AA’截得的剖面结构示意图。

图3为本发明一种实施例中沿着图1中的虚线BB’截得的剖面结构示意图。

图4为本发明一种实施例中沿着图1中的虚线CC’截得的剖面结构示意图。

图5为本发明一种实施例中沿着图1中的虚线DD’截得的剖面结构示意图。

图6为本发明实施例中在第一导电类型衬底上生长第一导电类型外延层的剖面结构示意图。

图7为本发明实施例中形成形成第一类沟槽与第二类沟槽的剖面结构示意图。

图8为本发明实施例中形成第一导电类型阱区的剖面结构示意图。

图9为本发明实施例中去除光刻胶与厚氧化层的剖面结构示意图。

图10为本发明实施例中形成场氧层的剖面结构示意图。

图11为本发明实施例中形成第一类导电多晶硅的剖面结构示意图。

图12为本发明实施例中选择性刻蚀第一类沟槽内的上半部分导电多晶硅的剖面结构示意图。

图13为本发明实施例中淀积绝缘介质层填充满第一类沟槽的上半部分的剖面结构示意图。

图14为本发明实施例中去除第一导电类型外延层上方的绝缘介质层的剖面结构示意图。

图15为本发明实施例中形成第一类绝缘介质的剖面结构示意图。

图16为本发明实施例中形成栅氧层的剖面结构示意图。

图17为本发明实施例中形成第二类导电多晶硅的剖面结构示意图。

图18为本发明实施例中形成第二导电类型体区与第一导电类型源区的剖面结构示意图。

图19为本发明实施例中形成第二类绝缘介质的剖面结构示意图。

图20为本发明实施例中形成第一类通孔、第二类通孔、第三类通孔的剖面结构示意图。

图21为本发明另一实施例中沿着图1中的虚线AA’截得的剖面结构示意图。

图22为本发明另一实施例中沿着图1中的虚线BB’截得的剖面结构示意图。

图23为本发明另一实施例中沿着图1中的虚线CC’截得的剖面结构示意图。

图24为本发明另一实施例中沿着图1中的虚线DD’截得的剖面结构示意图。

图25为本发明一种实施例中设有第一导电类型阱区的元胞的剖面结构示意图。

图26为本发明一种实施例中不设有第一导电类型阱区的元胞的剖面结构示意图。

图27为图25与图26中的元胞结构分别在击穿时沿着虚线FF’与虚线EE’截得的电场分布图。

图28为本发明提供的功率半导体器件的制作方法的流程图。

图29为本发明提供的第一类沟槽与第二类沟槽的位置关系示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。

为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本实施例中提供了一种功率半导体器件，图1是根据本发明实施例提供的功率半导体器件的俯视图，图2至图5分别为沿图1中的虚线AA'、虚线BB'、虚线CC'以及虚线DD'截得的剖视图，以及图21至图24分别为沿图1中的虚线AA'、虚线BB'、虚线CC'以及虚线DD'截得的剖视图，包括：

第一导电类型衬底1，所述第一导电类型衬底1上设置第一导电类型外延层2，所述第一导电类型外延层2的上表面设置朝向所述第一导电类型外延层2内部延伸的至少一条第二类沟槽16和多条第一类沟槽3，多条第一类沟槽3之间相互平行且间隔设置，所述第二类沟槽16环绕第一类沟槽3设置。

此处应当理解的是，第一类沟槽3之间均相互平行设置，而第二类沟槽16将多条第一类沟槽3包围并环绕一圈设置，例如，图1所示方向为例，所述第一类沟槽3均沿水平方向平行设置，所述第二类沟槽16呈环形设置，且所有第一类沟槽3均位于所述第二类沟槽16的环形区域内，具体如图29所示的第一类沟槽3与第二类沟槽16的位置关系示意图，图29所示结构仅以一条第二类沟槽16为例进行示意，还可以设置两条或者多条第二类沟槽16，多条第二类沟槽16均环绕设置。

如图3或图22所示，每条第一类沟槽3的部分槽段的内部全部填充第一类导电多晶硅5，所述第一类导电多晶硅5与所述第一导电类型外延层2之间设置由绝缘介质构成的场氧层6，在所述第一类沟槽3的上方设置第二类绝缘介质层12，所述第二类绝缘介质层12的上方设置源极金属13，所述源极金属13通过位于所述第二类绝缘介质层12内的第一类通孔15与位于所述第一类沟槽3内的所述第一类导电多晶硅5欧姆接触。

应当理解的是，该结构的理解可以参照图3和图5所示，由于BB'的位置为器件的中心位置，在该中心位置上均设置第一类通孔15，而沿着虚线BB'的两侧设置的则为第二类通孔14。另外，在图5可以看出，位于第一类通孔15下方的第一类沟槽3的槽段内部全部填充第一类导电多晶硅5。

如图2或图21所示，每条第一类沟槽3的部分槽段的内部部分填充第一类导电多晶硅5，在所述第一类导电多晶硅5的上方填充第二类导电多晶硅8，所述第二类导电多晶硅8与所述第一类导电多晶硅5之间填充第一类绝缘介质层7，所述第二类导电多晶硅8与所述第一导电类型外延层2之间设置栅氧层9，每相邻两条第一类沟槽3之间的第一类导电类型外延层2的上表面设置第二导电类型体区10，部分所述第二导电类型体区10的上表面设置第一导电类型源区11，所述第一类沟槽3与所述第一导电类型源区11的上方均设置第二类绝缘介质层12，部分所述第二类绝缘介质层12的上方设置源极金属13，所述源极金属13通过位于所述第二类绝缘介质层12内的第二类通孔14分别与所述第一导电类型源区11和第二导电类型体区10欧姆接触。

应当理解的是，如图5所示，在第一类沟槽3中除去前文所述的部分槽段全部填充第一类导电多晶硅5，其他部分槽段均是部分填充第一类导电多晶硅5，然后在第一类导电多晶硅5的上方填充第二类导电多晶硅8。

如图2至图5所示，所述第一导电类型外延层2内设置第一导电类型阱区4，所述第一导电类型阱区4分布区域包括所述第二类通孔14下方且包覆所述第一类沟槽3的侧部区域和底部区域，所述第一导电类型阱区4内的第一导电类型杂质的浓度高于所述第一导电类型外延层2内的第一导电类型杂质的浓度；或者，

如图21至图24所示，所述第一导电类型外延层2内设置第一导电类型阱区4，所述第一导电类型阱区4分布区域包括，在与所述第一类沟槽3平行的方向上，所述第二类通孔14与所述第二类沟槽16之间的所述第一类沟槽3的侧部区域与底部区域，相邻第二类通孔14之间的第一类沟槽3的侧部区域与底部区域，以及第二类沟槽16的侧部区域与底部区域，所述第一导电类型阱区内4的第一导电类型杂质的浓度低于所述第一导电类型外延层2内的第一导电类型杂质的浓度。

应当理解的是，第二导电类型体区10与第一导电类型外延层2组成的PN结以及第二导电类型体区10与第一导电类型阱区4组成的PN结具有不同的击穿特性，通过如图2至图5所示的第一导电类型阱区结构的设置，由于此方式中所述第一导电类型阱区内4的第一导电类型杂质的浓度高于所述第一导电类型外延层2内的第一导电类型杂质的浓度，在雪崩击穿时，第二导电类型体区10与第一导电类型外延层2组成的PN结上的峰值电场强度会明显低于第二导电类型体区10与第一导电类型阱区4组成的PN结上的峰值电场强度，如图25所示为设有第一导电类型阱区4的元胞的剖面结构示意图，如图26所示为未设第一导电类型阱区的元胞的剖面结构示意图，如图27所示为图25与图26中的元胞结构分别在击穿时沿着虚线FF’与虚线EE’截得的电场分布图，图25中第二导电类型体区10与第一导电类型阱区4组成的PN结上的电场远高于第二导电类型体区10与第一导电类型外延层2组成的PN结，这使得器件在大电流雪崩击穿时，绝大部分电流会流过第二导电类型体区10与第一导电类型阱区4组成的PN结，从而保护了过渡区与终端区。

另外，第二导电类型体区10与第一导电类型外延层2组成的PN结以及第二导电类型体区10与第一导电类型阱区4组成的PN结具有不同的击穿特性，通过图21至图24所示的第一导电类型阱区结构的设置，由于此方式中所述第一导电类型阱区内4的第一导电类型杂质的浓度低于所述第一导电类型外延层2内的第一导电类型杂质的浓度，在雪崩击穿时，第二导电类型体区10与第一导电类型外延层2组成的PN结上的峰值电场强度会明显高于第二导电类型体区10与第一导电类型阱区4组成的PN结上的峰值电场强度，这使得器件在大电流雪崩击穿时，绝大部分电流会流过第二导电类型体区10与第一导电类型外延层2组成的PN结，从而保护了过渡区与终端区。

综上，本发明实施例提供的功率半导体器件，通过设置第一导电类型阱区，避免了器件在终端与过渡区位置有大电流的聚集，使得终端与过渡区不受伤害，这样提升了器件短路工作模式下的可靠性，同时提升了器件的短路能力。

作为一种具体地实施方式，如图2至图5所示，所述第一导电类型外延层2内设置第一导电类型阱区4，所述第一导电类型阱区4分布区域包括所述第二类通孔14下方且包覆所述第一类沟槽3的底部区域以及侧部区域；

所述第一导电类型阱区4沿与所述第一类沟槽3平行的方向上的边界均位于所述第二类通孔14的下方，所述第一导电类外延层2中靠近与所述第一类沟槽3平行的第二类沟槽槽段的至少一条所述第一类沟槽3的侧部区域和底部区域未分布所述第一导电类型阱区4；

所述第一导电类型阱区4内的第一导电类型杂质的浓度为所述第一导电类型外延层内的第一导电类型杂质的浓度的1.01倍至5倍。

在该实施方式中，第一导电类型阱区4的分布可以理解为，在沿与所述第一类沟槽3平行的方向上，其主要分布在第二类通孔14的下方，且包覆第一类沟槽3的侧部和底部，由图2和图4可以看出。另外，第一导电类型阱区4在该方向上的边界均未超过所述第二类通孔14的两端，即边界均在第二类通孔14的下方。在沿与所述第一类沟槽3垂直的方向上，第一导电类型阱区4的分布主要是在第一类沟槽3的底部和侧部，且靠近第二类沟槽16槽段（该槽段应当为平行于第一类沟槽3，即如图29所示的横向槽段部分）的至少一条第一类沟槽3的侧部和底部未设置第一导电类型阱区。

作为另一种具体地实施方式，如图1、图21至图24所示，所述第一导电类型阱区4分布区域包括，在与所述第一类沟槽3平行的方向上，所述第二类通孔14与所述第二类沟槽16之间的所述第一类沟槽3的侧部区域与底部区域，相邻第二类通孔14之间的第一类沟槽3的侧部区域与底部区域，以及第二类沟槽16的侧部区域与底部区域；

所述第一导电类型阱4区沿与所述第一类沟槽3平行的方向上的边界延伸至所述第二类通孔14的下方的部分区域，所述第一导电类型外延层2中靠近与所述第一类沟槽3平行的第二类沟槽槽段的至少一条所述第一类沟槽3的侧部区域和底部区域被所述第一导电类型阱区4包覆；

所述第一导电类型外延层2内的第一导电类型杂质的浓度为所述第一导电类型阱区4内的第一导电类型杂质的浓度的1.01倍至5倍。

在该实施方式中，第一导电类型阱区4的分布可以理解为，在沿与所述第一类沟槽3平行的方向上，除了第二类通孔14的下方的第一类沟槽外，其他区域下方的第一类沟槽3的底部和侧部均设置有第一导电类型阱区4，且在该方向上，第一导电类型阱区4的边界位置可以延伸至第二类通孔14的下方。在与所述第一类沟槽3垂直的方向上，第二类沟槽16的底部和侧部，以及靠近第二类沟槽16的至少一条第一类沟槽3的侧部和底部均设置第一导电类型阱区4。

在前述实施方式的基础上，如图3和图4，以及图22和图23所示，所述第二类沟槽16的内部填充第一类导电多晶硅5，所述第一类导电多晶硅5与所述第一导电外延层2之间设置场氧层6，所述第二类沟槽16上方设置所述第二类绝缘介质层12，所述第二类绝缘介质层12的上方设置源极金属13，所述第二类沟槽16内的第一类导电多晶硅5通过位于所述第二类绝缘介质层12内的第一类通孔15与所述源极金属13欧姆接触。

如图2和图21所示，与所述第一类沟槽3平行的第二类沟槽16槽段与相邻的第一类沟槽3之间的第一导电类型外延层2的表面设置第二导电类型体区10，所述第二导电类型体区10的上方设置第二类绝缘介质层12，所述第二类绝缘介质层12的上方设置源极金属13，所述源极金属13通过位于所述第二类绝缘介质层12内的第二类通孔14与所述第二导电类型体区10欧姆接触。

如图4和图5，以及图23和图24所示，每条所述第一类沟槽3的上方设置第二类绝缘介质层12，所述第二类绝缘介质层12的上方设置栅极金属17，所述栅极金属17通过位于所述第二类绝缘介质层12内的第三类通孔18与所述第二类导电多晶硅8欧姆接触。

应当理解的是，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。

在本发明实施例中，均以功率半导体器件为所述N型功率半导体器件为例进行说明，此时第一导电类型为N型，第二导电类型为P型。

作为本发明的一种具体地实施例，如图1至图5所示，包括N型衬底1，在所述N型衬底1上方设有N型外延层2，如图1所示为器件的俯视示意图，在所述N型外延层2的表面设置条形的互相平行且均匀分布的第一类沟槽3，在所述第一类沟槽3的外围被第二类沟槽16环绕。

如图3所示为沿着图1中的虚线BB’截得的剖面结构示意图，在第一类沟槽3的中部位置，第一类沟槽3内填充满了第一类导电多晶硅5，第一类沟槽3内的第一类导电多晶硅5通过场氧层6与N型外延层2绝缘，相邻的第一类沟槽3之间的N型外延层2与第一类沟槽3的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有源极金属13，所述源极金属13通过第二类绝缘介质层12内的第一类通孔15与第一类沟槽3内的第一类导电多晶硅5欧姆接触；第二类沟槽16内填充满了第一类导电多晶硅5，第二类沟槽16内的第一类导电多晶硅5通过场氧层6与N型外延层2绝缘。由器件的俯视角度，与第一类沟槽3平行的第二类沟槽16槽段的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有源极金属13，所述源极金属13通过第一类通孔15与第二类沟槽16内的第一类导电多晶硅5欧姆接触。

如图2所示为沿着图1中的虚线AA’截得的剖面结构示意图，第一类沟槽3的下半段设有第一类导电多晶硅5，上半段设有第二类导电多晶硅8，第一类导电多晶硅5与第二类导电多晶硅8通过第一类绝缘介质层7绝缘，第一类导电多晶硅5通过场氧层6与N型外延层2绝缘，第二类导电多晶硅8通过栅氧层9与N型外延层2绝缘，相邻的第一类沟槽3之间的N型外延层2的表面设有P型体区10，在该P型体区10的表面设有N型源区11，在第一类沟槽3与N型源区11的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有源极金属13，所述源极金属13通过第二类绝缘介质层12内的第二类通孔14分别与N型源区11以及P型体区10欧姆接触；与第一类沟槽3平行的第二类沟槽16槽段与相邻的第一类沟槽3之间的N型外延层2的表面设有P型体区10，在该P型体区10的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有源极金属13，所述源极金属13通过第二类通孔14与该P型体区10欧姆接触。

如图5所示为沿着图1中的虚线DD’截得的剖面结构示意图，在第一类沟槽3的两端的尽头以及在第一类沟槽3的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有栅极金属17，所述栅极金属17通过第二类绝缘介质层12内的第三类通孔18与第二类导电多晶硅8欧姆接触。

如图4所示为沿着图1中的虚线CC’截得的剖面结构示意图，在与第一类沟槽3平行的方向上，第一类沟槽3的侧壁与底部附近的N型外延层2内设有N型阱区4，只有第二类通孔14的下方才设有所述N型阱区4，且所述N型阱区4的边缘不越过所述第二类通孔14的尽头，且N型阱区4的边缘距离第二类通孔14的尽头约5μm；所述N型阱区4内的N型杂质的浓度高于N型外延层2内的N型杂质的浓度。

如图2所示，与第一类沟槽3垂直的方向上，靠近第二类沟槽16的第一条第一类沟槽3的侧壁与底部附近的N型外延层2内，不设有N型阱区4。

这样设置N型阱区4是因为P型体区10与N型外延层2组成的PN结、P型体区10与N型阱区4组成的PN结具有不同的击穿特性，由于本实施例中N型阱区4的掺杂浓度大于外延层2，在雪崩击穿时，P型体区10与外延层2组成的PN结上的峰值电场强度会明显低于P型体区10与N型阱区4组成的PN结上的峰值电场强度，如图25所示为本实施例设有第一导电类型阱区的元胞的剖面结构示意图，如图26所示为本实施例不设有第一导电类型阱区的元胞的剖面结构示意图，如图27所示为图25与图26中的元胞结构分别在击穿时沿着虚线FF’与虚线EE’截得的电场分布图，图25中P型体区10与N型阱区4组成的PN结上的电场远高于P型体区10与外延层2组成的PN结，这使得器件在大电流雪崩击穿时，绝大部分电流会流过P型体区10与N型阱区4组成的PN结，从而保护了过渡区与终端区。

作为本发明的另一种具体地实施例，如图1、图21至图24所示，包括N型衬底1，在所述N型衬底1上方设有N型外延层2，如图1所示为本发明提供的器件的俯视示意图，在所述N型外延层2的表面设置条形的互相平行且均匀分布的第一类沟槽3，在所述第一类沟槽3的外围被第二类沟槽16环绕；

如图22所示为沿着图1中的虚线BB’截得的剖面结构示意图，在第一类沟槽3的中部位置，第一类沟槽3内填充满了第一类导电多晶硅5，第一类沟槽3内的第一类导电多晶硅5通过场氧层6与N型外延层2绝缘，相邻的第一类沟槽3之间的N型外延层2与第一类沟槽3的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有源极金属13，所述源极金属13通过第二类绝缘介质层12内的第一类通孔15与第一类沟槽3内的第一类导电多晶硅5欧姆接触；第二类沟槽16内填充满了第一类导电多晶硅5，第二类沟槽16内的第一类导电多晶硅5通过场氧层6与N型外延层2绝缘，由器件的俯视角度理解，与第一类沟槽3平行的第二类沟槽16槽段的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有源极金属13，所述源极金属13通过第一类通孔15与第二类沟槽16内的第一类导电多晶硅5欧姆接触。

如图21所示为沿着图1中的虚线AA’截得的剖面结构示意图，第一类沟槽3的下半段设有第一类导电多晶硅5，上半段设有第二类导电多晶硅8，第一类导电多晶硅5与第二类导电多晶硅8通过第一类绝缘介质层7绝缘，第一类导电多晶硅5通过场氧层6与N型外延层2绝缘，第二类导电多晶硅8通过栅氧层9与N型外延层2绝缘，相邻的第一类沟槽3之间的N型外延层2的表面设有P型体区10，在该P型体区10的表面设有N型源区11，在第一类沟槽3与N型源区11的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有源极金属13，所述源极金属13通过第二类绝缘介质层12内的第二类通孔14分别与N型源区11以及P型体区10欧姆接触；与第一类沟槽3平行的第二类沟槽16槽段与相邻的第一类沟槽3之间的N型外延层2的表面设有P型体区10，在该P型体区10的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有源极金属13，所述源极金属13通过第二类通孔14与该P型体区10欧姆接触。

如图24所示为沿着图1中的虚线DD’截得的剖面结构示意图，在第一类沟槽3的两端的尽头，在第一类沟槽3的上方设有第二类绝缘介质层12，在所述第二类绝缘介质层12的上方设有栅极金属17，所述栅极金属17通过第二类绝缘介质层12内的第三类通孔18与第二类导电多晶硅8欧姆接触。

如图23所示为沿着图1中的虚线CC’截得的剖面结构示意图，在与第一类沟槽3平行的方向上，除了第二类通孔14的下方，第一类沟槽3的侧壁与底部附近的N型外延层2内都设有N型阱区4，且所述N型阱区4的边缘越过所述第二类通孔14的尽头，部分进入第二类通孔14的下方，所述第二类沟槽16的侧壁与底部附近的N型外延层2内设有N型阱区4；所述N型阱区4内的N型杂质的浓度低于N型外延层2内的N型杂质的浓度。

如图21所示，与第一类沟槽3垂直的方向上，器件的俯视角度，靠近第二类沟槽16的第一条第一类沟槽3的侧壁与底部附近的N型外延层2内设有N型阱区4。

这样设置N型阱区4是因为P型体区10与N型外延层2组成的PN结、P型体区10与N型阱区4组成的PN结具有不同的击穿特性，由于本实施例中N型阱区4的掺杂浓度小于N型外延层2，在雪崩击穿时，P型体区10与N型外延层2组成的PN结上的峰值电场强度会明显高于P型体区10与N型阱区4组成的PN结上的峰值电场强度，这使得器件在大电流雪崩击穿时，绝大部分电流会流过P型体区10与N型外延层2组成的PN结，从而保护了过渡区与终端区。

作为本发明的另一实施例，提供一种如前文所述的功率半导体器件的制作方法，其中，如图28所示，包括：

S110、提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；

需要说明的是，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。

在本发明实施例中，均以功率半导体器件为所述N型功率半导体器件为例进行说明，此时第一导电类型为N型，第二导电类型为P型。

在该步骤中，如图6所示，提供N型衬底1，在所述N型衬底1上生长N型外延层2。

S120、在所述第一导电类型外延层的表面形成厚氧化层，选择性刻蚀厚氧化层与所述第一导电类型外延层后，形成第一类沟槽与第二类沟槽；

在该步骤中，如图7所示，在N型外延层2的表面形成厚氧化层19，选择性刻蚀厚氧化层19与N型外延层2，形成第一类沟槽3与第二类沟槽16。

S130、涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域注入第一导电类型杂质或第二导电类型杂质，形成第一导电类型阱区；

在该步骤中，如图8所示，涂覆光刻胶后选择性保留部分光刻胶20，然后以第一角度a（该实施例中，图8所示的第一角度a具体可以为17°）的角度在第一类沟槽3的侧壁与底部注入N型杂质，形成N型阱区4。

具体地，所述涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域均注入第一导电类型杂质或第二导电类型杂质，形成第一导电类型阱区，包括：

涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域注入第一导电类型杂质，形成第一导电类型阱区，所述第一导电类型阱区分布区域包括所述第二类通孔下方且包覆所述第一类沟槽的侧部区域和底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度高于所述第一导电类型外延层内的第一导电类型杂质的浓度；或者，

涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域均注入第二导电类型杂质，形成第一导电类型阱区，所述第一导电类型阱区分布区域包括，在与所述第一类沟槽平行的方向上，所述第二类通孔与所述第二类沟槽之间的所述第一类沟槽的侧部区域与底部区域，相邻第二类通孔之间的第一类沟槽的侧部区域与底部区域，以及第二类沟槽的侧部区域与底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度低于所述第一导电类型外延层内的第一导电类型杂质的浓度。

应当理解的是，为了形成图2至图5所示结构，以第一角度a在所述第一类沟槽3的侧部区域与底部区域均注入N型杂质，形成N型阱区4，所述N型阱区4分布在所述第二类通孔14下方且包覆所述第一类沟槽3的侧部区域和底部区域，所述N型阱区4内的N型杂质的浓度高于所述N型外延层2内的N型杂质的浓度。优选地，所述N型阱区4内的N型杂质的浓度为所述N型外延层2内的N型杂质的浓度的1.01倍至5倍。

为了形成图21至图24所示结构，以第一角度a在所述第一类沟槽3的侧部区域与底部区域均注入P型杂质（此处应当理解的是，该方式是通过注入P型杂质以中和N型杂质的方式来降低N型杂质的浓度），形成N型阱区4，所述N型阱区4分布在所述第一类通孔15下方且包覆所述第一类沟槽3的侧部区域和底部区域，以及分布在所述第二类沟槽16的周围且包覆所述第二类沟槽16的侧部区域和底部区域，所述N型阱区4内的N型杂质的浓度低于所述N型外延层2内的第一导电类型杂质的浓度。优选地，所述N型外延层2内的第一导电类型杂质的浓度为所述第一导电类型阱区4内的第一导电类型杂质的浓度的1.01倍至5倍。

优选地，所述第一角度a的取值范围在0°~60°之间。

S140、去除光刻胶与厚氧化层后，在第一导电类型外延层的表面、第一类沟槽的底部区域及侧部区域以及第二类沟槽的底部区域及侧部区域均形成场氧层；

在该步骤中，如图9所示，去除光刻胶20与厚氧化层19；如图10所示，在N型外延层2的表面、第一类沟槽3与第二类沟槽16的底部与侧壁形成场氧层6。

S150、分别在所述第一类沟槽与第二类沟槽内形成第一类导电多晶硅；

在该步骤中，如图11所示，淀积导电多晶硅填满第一类沟槽3与第二类沟槽16，然后刻蚀导电多晶硅，在第一类沟槽3与第二类沟槽16内形成第一类导电多晶硅5。

S160、选择性刻蚀第一类沟槽内的部分导电多晶硅后，在刻蚀后的区域内形成第一类绝缘介质层；

在该步骤中，如图12所示，选择性刻蚀第一类沟槽3内的上半部分导电多晶硅；如图13所示，淀积绝缘介质层填充满第一类沟槽3的上半部分；如图14所示，去除N型外延层2上方的绝缘介质层；如图15所示，选择性刻蚀第一类沟槽3内的部分绝缘介质层，形成第一类绝缘介质7。

S170、在第一类沟槽内形成栅氧层，以及在第一类沟槽内的第一类绝缘介质层上形成第二类导电多晶硅；

在该步骤中，如图16所示，在第一类沟槽3内形成栅氧层9；如图17所示，淀积导电多晶硅填充满第一类沟槽3的上半部分，然后刻蚀导电多晶硅，在第一类沟槽3的上半部分形成第二类导电多晶硅8。

S180、依次形成第二导电类型体区和第一导电类型源区；

在该步骤中，如图18所示，在器件表面注入P型杂质后退火形成P型体区10，然后选择性注入N型杂质，激活后形成N型源区11。

S190、淀积绝缘介质，形成第二类绝缘介质层；

在该步骤中，如图19所示，淀积绝缘介质，在器件表面形成第二类绝缘介质12。

S200、选择性刻蚀第二类绝缘介质层、第一导电类型源区、第二导电类型体区、第一类导电多晶硅与第二类导电多晶硅后，形成第一类通孔、第二类通孔和第三类通孔；

在该步骤中，如图20所示，选择性刻蚀第二类绝缘介质12、N型外延层2、第一类导电多晶硅5与第二类导电多晶硅8，形成第一类通孔15、第二类通孔14和第三类通孔18。

S210、形成源极金属与栅极金属。

在该步骤中，如图2、图5、图21和图24所示，在器件表面淀积金属后，选择性刻蚀金属形成源极金属13与栅极金属17。

综上，本发明实施例提供的功率半导体器件的制作方法，通过形成第一导电类型阱区，避免了器件在终端与过渡区位置有大电流的聚集，使得终端与过渡区不受伤害，这样提升了器件短路工作模式下的可靠性，同时提升了器件的短路能力。另外，本发明实施例提供的制作方法还具有工艺简单、成本低廉，且与现有工艺兼容的优势。

关于本发明实施例提供的功率半导体器件的制作方法的原理可以参照前文的功率半导体器件的描述，此处不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (10)

1.一种功率半导体器件，其特征在于，包括：

第一导电类型衬底，所述第一导电类型衬底上设置第一导电类型外延层，所述第一导电类型外延层的上表面设置朝向所述第一导电类型外延层内部延伸的至少一条第二类沟槽和多条第一类沟槽，多条第一类沟槽之间相互平行且间隔设置，所述第二类沟槽环绕第一类沟槽设置；

每条第一类沟槽的部分槽段的内部全部填充第一类导电多晶硅，所述第一类导电多晶硅与所述第一导电类型外延层之间设置由绝缘介质构成的场氧层，在所述第一类沟槽的上方均设置第二类绝缘介质层，所述第二类绝缘介质层的上方设置源极金属，所述源极金属通过位于所述第二类绝缘介质层内的第一类通孔与位于所述第一类沟槽内的所述第一类导电多晶硅欧姆接触；

每条第一类沟槽的部分槽段的内部部分填充第一类导电多晶硅，在所述第一类导电多晶硅的上方填充第二类导电多晶硅，所述第二类导电多晶硅与所述第一类导电多晶硅之间填充第一类绝缘介质层，所述第二类导电多晶硅与所述第一导电类型外延层之间设置栅氧层，每相邻两条第一类沟槽之间的第一类导电类型外延层的上表面设置第二导电类型体区，部分所述第二导电类型体区的上表面设置第一导电类型源区，所述第一类沟槽与所述第一导电类型源区的上方均设置第二类绝缘介质层，部分所述第二类绝缘介质层的上方设置源极金属，所述源极金属通过位于所述第二类绝缘介质层内的第二类通孔分别与所述第一导电类型源区和第二导电类型体区欧姆接触；

所述第一导电类型外延层内设置第一导电类型阱区，所述第一导电类型阱区分布区域包括所述第二类通孔下方且包覆所述第一类沟槽的侧部区域和底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度高于所述第一导电类型外延层内的第一导电类型杂质的浓度；或者，

所述第一导电类型外延层内设置第一导电类型阱区，所述第一导电类型阱区分布区域包括，在与所述第一类沟槽平行的方向上，所述第二类通孔与所述第二类沟槽之间的所述第一类沟槽的侧部区域与底部区域，相邻第二类通孔之间的第一类沟槽的侧部区域与底部区域，以及第二类沟槽的侧部区域与底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度低于所述第一导电类型外延层内的第一导电类型杂质的浓度。

2.根据权利要求1所述的功率半导体器件，其特征在于，所述第一导电类型外延层内设置第一导电类型阱区，所述第一导电类型阱区分布区域包括所述第二类通孔下方且包覆所述第一类沟槽的底部区域以及侧部区域；

所述第一导电类型阱区沿与所述第一类沟槽平行的方向上的边界均位于所述第二类通孔的下方，所述第一导电类外延层中靠近与所述第一类沟槽平行的第二类沟槽槽段的至少一条所述第一类沟槽的侧部区域和底部区域未分布所述第一导电类型阱区；

所述第一导电类型阱区内的第一导电类型杂质的浓度为所述第一导电类型外延层内的第一导电类型杂质的浓度的1.01倍至5倍。

3.根据权利要求1所述的功率半导体器件，其特征在于，所述第一导电类型阱区分布区域包括，在与所述第一类沟槽平行的方向上，所述第二类通孔与所述第二类沟槽之间的所述第一类沟槽的侧部区域与底部区域，相邻第二类通孔之间的第一类沟槽的侧部区域与底部区域，以及第二类沟槽的侧部区域与底部区域；

所述第一导电类型阱区沿与所述第一类沟槽平行的方向上的边界延伸至所述第二类通孔的下方的部分区域，所述第一导电类型外延层中靠近与所述第一类沟槽平行的第二类沟槽槽段的至少一条所述第一类沟槽的侧部区域和底部区域被所述第一导电类型阱区包覆；

所述第一导电类型外延层内的第一导电类型杂质的浓度为所述第一导电类型阱区内的第一导电类型杂质的浓度的1.01倍至5倍。

4.根据权利要求1至3中任意一项所述的功率半导体器件，其特征在于，

所述第二类沟槽的内部填充第一类导电多晶硅，所述第一类导电多晶硅与所述第一导电外延层之间设置场氧层，所述第二类沟槽上方设置所述第二类绝缘介质层，所述第二类绝缘介质层的上方设置源极金属，所述第二类沟槽内的第一类导电多晶硅通过位于所述第二类绝缘介质层内的第一类通孔与所述源极金属欧姆接触。

5.根据权利要求1至3中任意一项所述的功率半导体器件，其特征在于，与所述第一类沟槽平行的第二类沟槽槽段与相邻的第一类沟槽之间的第一导电类型外延层的表面设置第二导电类型体区，所述第二导电类型体区的上方设置第二类绝缘介质层，所述第二类绝缘介质层的上方设置源极金属，所述源极金属通过位于所述第二类绝缘介质层内的第二类通孔与所述第二导电类型体区欧姆接触。

6.根据权利要求1至3中任意一项所述的功率半导体器件，其特征在于，每条所述第一类沟槽的上方设置第二类绝缘介质层，部分所述第二类绝缘介质层的上方设置栅极金属，所述栅极金属通过位于所述第二类绝缘介质层内的第三类通孔与所述第二类导电多晶硅欧姆接触。

7.根据权利要求1至3中任意一项所述的功率半导体器件，其特征在于，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。

8.一种如权利要求1至7中任意一项所述的功率半导体器件的制作方法，其特征在于，包括：

提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；

在所述第一导电类型外延层的表面形成厚氧化层，选择性刻蚀厚氧化层与所述第一导电类型外延层后，形成第一类沟槽与第二类沟槽；

涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域注入第一导电类型杂质或第二导电类型杂质，形成第一导电类型阱区；

去除光刻胶与厚氧化层后，在第一导电类型外延层的表面、第一类沟槽的底部区域及侧部区域以及第二类沟槽的底部区域及侧部区域均形成场氧层；

分别在所述第一类沟槽与第二类沟槽内形成第一类导电多晶硅；

选择性刻蚀第一类沟槽内的部分导电多晶硅后，在刻蚀后的区域内形成第一类绝缘介质层；

在第一类沟槽内形成栅氧层，以及在第一类沟槽内的第一类绝缘介质层上形成第二类导电多晶硅；

依次形成第二导电类型体区和第一导电类型源区；

淀积绝缘介质，形成第二类绝缘介质层；

选择性刻蚀第二类绝缘介质层、第一导电类型源区、第二导电类型体区、第一类导电多晶硅与第二类导电多晶硅后，形成第一类通孔、第二类通孔和第三类通孔；

形成源极金属与栅极金属。

9.根据权利要求8所述的制作方法，其特征在于，所述涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域注入第一导电类型杂质或第二导电类型杂质，形成第一导电类型阱区，包括：

涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域注入第一导电类型杂质，形成第一导电类型阱区，所述第一导电类型阱区分布区域包括所述第二类通孔下方且包覆所述第一类沟槽的侧部区域和底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度高于所述第一导电类型外延层内的第一导电类型杂质的浓度；或者，

涂覆光刻胶后选择性保留部分光刻胶，以第一角度在所述第一类沟槽的侧部区域与底部区域均注入第二导电类型杂质，形成第一导电类型阱区，所述第一导电类型阱区分布区域包括，在与所述第一类沟槽平行的方向上，所述第二类通孔与所述第二类沟槽之间的所述第一类沟槽的侧部区域与底部区域，相邻第二类通孔之间的第一类沟槽的侧部区域与底部区域，以及第二类沟槽的侧部区域与底部区域，所述第一导电类型阱区内的第一导电类型杂质的浓度低于所述第一导电类型外延层内的第一导电类型杂质的浓度。

10.根据权利要求8或9所述的制作方法，其特征在于，所述第一角度的取值范围在0°~60°之间。

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