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CN103904117A - 半导体器件及其制造方法 - Google Patents

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CN103904117A CN201310756195.8A CN201310756195A CN103904117A CN 103904117 A CN103904117 A CN 103904117A CN 201310756195 A CN201310756195 A CN 201310756195A CN 103904117 A CN103904117 A CN 103904117A
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Abstract

本发明提供一种半导体器件及其制造方法。根据本发明的半导体器件包括：n+型碳化硅衬底；设置在该n+型碳化硅衬底的第一表面上的第一p型柱状区和n-型外延层；依次设置在n-型外延层上的p型外延层和n+区；贯穿n+区和p型外延层且设置在n-型外延层上的沟槽；设置在该沟槽内的栅极绝缘膜；设置在该栅极绝缘膜上的栅极；设置在该栅极上的氧化膜；设置在该p型外延层、n+区和氧化膜上的源极；以及位于n+型碳化硅衬底的第二表面上的漏极，其中第一p型柱状区设置在n-型外延层内，并且第一P型柱状区设置在沟槽的下方且与沟槽间隔开。

Description

半导体器件及其制造方法
技术领域
本发明涉及包括碳化硅(SiC)的半导体器件及其制造方法。
背景技术
随着近来大尺寸、大容量应用装置的趋势，具有高击穿电压、高电流容量和高速开关特性的电力半导体器件已成为必要。
因此，取代使用硅的常规MOSFET(金属氧化物半导体场效应晶体管)，对使用碳化硅(SiC)的MOSFET正在进行众多研究和开发。特别是，存在众多垂直沟槽MOSFET的开发。
对于垂直沟槽MOSFET，由于电场集中在栅极底部的电场集中效应导致发生可损坏氧化膜的击穿。这将引起过早击穿，其表现出比MOSFET原料的固有阈值电压所引起的击穿电压低得多的击穿电压。
在本背景技术部分中公开的上述信息仅为了增强对本发明构思的背景的理解，因此其可包含不构成现有技术的信息。
发明内容
本发明力图提高使用沟槽栅极的碳化硅MOSFET的击穿电压。
本发明的一方面涉及一种半导体器件，包括：n+型碳化硅衬底；设置在该n+型碳化硅衬底的第一表面上的第一p型柱状区和n-型外延层；依次设置在n-型外延层上的p型外延层和n+区；贯穿n+区和p型外延层且设置在n-型外延层上的沟槽；设置在该沟槽内的栅极绝缘膜；设置在该栅极绝缘膜上的栅极；设置在该栅极上的氧化膜；设置在该p型外延层、n+区和氧化膜上的源极；以及位于n+型碳化硅衬底的第二表面上的漏极，其中第一p型柱状区设置在n-型外延层内，并且第一P型柱状区设置在沟槽的下方且与沟槽间隔开。
该第一p型柱状区可设置在与沟槽的两个角之间的部分相对应的区域内。
根据本发明的半导体器件还可包括第二p型柱状区，其设置在n+型碳化硅衬底的第一表面上，且与第一p型柱状区间隔开。
该第二p型柱状区可与沟槽间隔开，且设置在该n-型外延层内。
第一p型柱状区和第二p型柱状区可分别设置在与沟槽的两个角相对应的区域内。
第一p型柱状区和第二p型柱状区可具有相同的宽度和长度。
本发明的另一方面包括一种半导体器件的制造方法，该方法包括：在n+型碳化硅衬底的第一表面上形成缓冲层图案，以露出该n+型碳化硅衬底的第一表面的一部分；通过在该n+型碳化硅衬底的第一表面的露出部分上的第一外延生长，形成第一p型柱状区；除去该缓冲层图案，然后通过在该第一p型柱状区和该n+型碳化硅衬底的第一表面上的第二外延生长，形成n-型外延层；通过在该n-型外延层上的第三外延生长，形成p型外延层；通过在该p型外延层上的第四外延生长，形成n+区；以及通过贯穿该n+区和该p型外延层并蚀刻该n-型外延层，形成沟槽，其中第一p型柱状区形成在沟槽的下方，并与沟槽间隔开。
该第一p型柱状区可设置在与沟槽的两个角之间的部分相对应的区域内。
形成第一p型柱状区的处理还可包括在n+型碳化硅衬底的第一表面上形成第二p型柱状区，该第二p型柱状区与该第一p型柱状区间隔开，且位于该n-型外延层内。
第一p型柱状区和第二p型柱状区可具有相同的宽度和长度，并且第一p型柱状区和第二p型柱状区可分别形成在与沟槽的两个角相对应的区域内。
根据本发明的示例性实施例的半导体器件的制造方法还可包括：在形成n+区之后，在沟槽内形成栅极绝缘膜；在该栅极绝缘膜上形成栅极；在该栅极绝缘膜和该栅极上形成氧化膜；以及在该p型外延层、n+区和氧化膜上形成源极，并且在n+型碳化硅衬底的第二表面上形成漏极。
根据本发明的示例性实施例，p型柱状区配置在设置于沟槽下方并且与沟槽的两个角之间的部分相对应的区域内，或者两个p型柱状区配置在设置于沟槽下方并且与沟槽的两个角相对应的区域内。结果，集中在位于沟槽底部的栅极绝缘膜上的电场扩散至p型柱状区与n-型外延层之间的结。
因此，可提高半导体器件的击穿电压。
附图说明
本发明的前述和其它特征根据如附图中所示的本发明的实施例的更具体说明将是显而易见的，其中遍及不同的附图，相同的附图标记可表示相同或类似的部件。附图不一定按比例，而重点则是在于示出本发明的实施例的原理。
图1是根据本发明的示例性实施例的半导体器件的截面图。
图2至图7是依次示出根据本发明的示例性实施例的半导体器件的制造方法的视图。
图8是根据本发明的示例性实施例的半导体器件的击穿电压与常规半导体器件的击穿电压的对比图。
图9是根据本发明的另一示例性实施例的半导体器件的截面图。
附图标记说明
Figure BSA0000100019960000031
具体实施方式
将参照附图详细说明本发明的示例性实施例。本发明可以多种不同形式修改，而不应解释为受限于本文所阐述的示例性实施例。相反地，提供本发明的示例性实施例使得本公开透彻完全，并将本发明的构思充分传达给本领域技术人员。
在附图中，为清楚起见层和区的厚度可能被夸大。另外，当说明层将形成在另一层上或衬底上时，表示该层可形成在另一层上或衬底上，或者第三层可夹设在该层与另一层或衬底之间。在整个说明书中相同的附图标记表示相同的元件。
图1是根据本发明的示例性实施例的半导体器件的截面图。
参照图1，根据本发明的示例性实施例的半导体器件可具有设置在n+型碳化硅衬底100的第一表面上的p型柱状区200和n-型外延层300。p型柱状区200可设置在n-型外延层300内。
p型外延层400和n+区500可依次设置在n-型外延层300上。
沟槽550可设置在n-型外延层300、p型外延层400和n+区500内。沟槽550可贯穿n+区500和p型外延层400。
p型柱状区200可与沟槽550间隔开，并且配置在设置于沟槽550的下方且与沟槽550的两个角之间的部分相对应的区域内。
栅极绝缘膜600可设置在沟槽550内，栅极700可设置在栅极绝缘膜600上，并且氧化膜610可设置在栅极绝缘膜600和栅极700上。栅极700可填充沟槽550。
源极800可形成在p型外延层400、n+区500和氧化膜610上。漏极900可形成在n+型碳化硅衬底100的第二表面上。
由于p型柱状区200可配置在设置于沟槽550的下方且与沟槽550的两个角之间的部分相对应的区域内，因此集中在栅极绝缘膜600上的电场可由p型柱状区200与n-型外延层300之间的结扩散。结果，可提高击穿电压。
现在，将参照图2至图7和图1说明根据本发明的一个示例性实施例的半导体器件的制造方法。
图2至图7是依次示出根据本发明的示例性实施例的半导体器件的制造方法的视图。
如图2中所示，可制备n+型碳化硅衬底100，并可在n+型碳化硅衬底100的第一表面上形成缓冲层图案50。缓冲层图案50可露出n+型碳化硅衬底100的第一表面的一部分。
如图3中所示，可通过在n+型碳化硅衬底100的第一表面的露出部分上的第一外延生长，形成多个p型柱状区200。
如图4中所示，可除去缓冲层图案50，然后可通过在p型柱状区200和n+型碳化硅衬底100的第一表面上的第二外延生长，形成n-型外延层300。
如图5中所示，可通过在n-型外延层300上的第三外延生长，形成p型外延层400，然后可通过在p型外延层400上的第四外延生长，形成n+区500。
在本发明的示例性实施例中可通过第四外延生长形成n+区500。替代性地，可通过将n+离子注入p型外延层400的表面的一部分，形成n+区500，而不进行外延生长。
如图6中所示，可通过蚀刻n+区500、p型外延层400和n-型外延层300的一部分，形成沟槽550。沟槽550可贯穿n+区500和p型外延层400。p型柱状区200可位于沟槽550的下方，与沟槽550间隔开。而且，p型柱状区200可位于与沟槽550的两个角之间的部分相对应的区域内。
如图7中所示，可在沟槽550内形成栅极绝缘膜600，并可在栅极绝缘膜600上形成栅极700。可在栅极绝缘膜600和栅极700上形成氧化膜610，并且蚀刻n+区500的一部分。
如图1中所示，可在p型外延层400、n+区500和氧化膜610上形成源极800，并且在n+型碳化硅衬底100的第二表面上形成漏极850。
现在，将参照图8详细说明根据本发明的示例性实施例和常规半导体器件的半导体特性。
图8是根据本发明的示例性实施例的半导体器件的击穿电压与常规半导体器件的击穿电压的对比图。
在图8中，A代表根据常规技术的典型垂直沟槽MOSFET，即不具有设置在沟槽下方的p型柱状区的垂直沟槽MOSFET，而B代表根据本发明的示例性实施例的半导体器件。
参照图8，根据常规技术的典型垂直沟槽MOSFET的击穿电压是1550V，而根据本发明的一个示例性实施例的半导体器件的击穿电压是1961V。
基于此可以得出结论，根据本发明的示例性实施例的半导体器件的击穿电压与常规半导体器件的击穿电压进行了比较。结果显示，根据本发明的示例性实施例的半导体器件的击穿电压比根据常规技术的典型垂直沟槽MOSFET的击穿电压高约27％。这表明与根据常规技术的典型半导体器件的击穿电压相比，根据本发明的示例性实施例的半导体器件的击穿电压得到提高。
现在，将参照图9说明根据本发明的另一示例性实施例的半导体器件。
图9是根据本发明的另一示例性实施例的半导体器件的截面图。
参照图9，除了可在n+型碳化硅衬底100的第一表面上设置第一p型柱状区210和第二p型柱状区220之外，根据本发明的示例性实施例的半导体器件与图1的半导体器件相同。
在根据本发明的示例性实施例的半导体器件中，可在n+型碳化硅衬底100的第一表面上设置第一p型柱状区210、第二p型柱状区220和n-型外延层300。第一p型柱状区210和第二p型柱状区220可彼此间隔开，并设置在n-型外延层300内。第一p型柱状区210和第二p型柱状区220可具有相同的宽度和长度。此外，第一p型柱状区210和第二p型柱状区220可在同一外延生长过程中同时形成。
p型外延层400和n+区500可依次设置在n-型外延层300上。
沟槽550可设置在n-型外延层300、p型外延层400和n+区500内。沟槽550可贯穿n+区500和p型外延层400。
第一p型柱状区210和第二p型柱状区220可与沟槽550间隔开，并配置在设置于沟槽550下方且与沟槽550的两个角相对应的区域内。
栅极绝缘膜600可设置在沟槽550内，栅极700可设置在栅极绝缘膜600上，并且氧化膜610可设置在栅极绝缘膜600和栅极700上。栅极700可填充沟槽550。
源极800可形成在p型外延层400、n+区500和氧化膜610上。漏极900可形成在n+型碳化硅衬底100的第二表面上。
由于第一p型柱状区210和第二p型柱状区220可配置在设置于沟槽550的下方且与沟槽550的两个角相对应的区域内，因此集中在沟槽550底部的栅极绝缘膜600上的电场可由第一和第二p型柱状区210、220与n-型外延层300之间的结扩散。结果，可提高击穿电压。
尽管已结合目前考虑实际的示例性实施例说明了本发明，然而应该理解的是，本发明不限于公开的实施例，而是相反，旨在覆盖包括在所附权利要求的精神和范围内的各种改型和等同布置。

Claims (11)

1.一种半导体器件，包括：
n+型碳化硅衬底；
设置在所述n+型碳化硅衬底的第一表面上的第一p型柱状区和n-型外延层；
依次设置在所述n-型外延层上的p型外延层和n+区；
贯穿所述n+区和所述p型外延层且设置在所述n-型外延层上的沟槽；
设置在所述沟槽内的栅极绝缘膜；
设置在所述栅极绝缘膜上的栅极；
设置在所述栅极上的氧化膜；
设置在所述p型外延层、n+区和氧化膜上的源极；以及
位于所述n+型碳化硅衬底的第二表面上的漏极，其中
所述第一p型柱状区设置在所述n-型外延层内，并且
所述第一p型柱状区设置在所述沟槽的下方，与所述沟槽间隔开。
2.根据权利要求1所述的半导体器件，其中所述第一p型柱状区设置在与所述沟槽的两个角之间的部分相对应的区域内。
3.根据权利要求1所述的半导体器件，还包括第二p型柱状区，其设置在所述n+型碳化硅衬底的第一表面上，且与所述第一p型柱状区间隔开。
4.根据权利要求3所述的半导体器件，其中所述第二p型柱状区与所述沟槽间隔开，且设置在所述n-型外延层内。
5.根据权利要求4所述的半导体器件，其中所述第一p型柱状区和所述第二p型柱状区分别设置在与所述沟槽的两个角相对应的区域内。
6.根据权利要求5所述的半导体器件，其中所述第一p型柱状区和所述第二p型柱状区具有相同的宽度和长度。
7.一种半导体器件的制造方法，所述方法包括：
在n+型碳化硅衬底的第一表面上形成缓冲层图案，以露出所述n+型碳化硅衬底的第一表面的一部分；
通过在所述n+型碳化硅衬底的第一表面的露出部分上的第一外延生长，形成第一p型柱状区；
除去所述缓冲层图案，然后通过在所述第一p型柱状区和所述n+型碳化硅衬底的第一表面上的第二外延生长，形成n-型外延层；
通过在所述n-型外延层上的第三外延生长，形成p型外延层；
通过在所述p型外延层上的第四外延生长，形成n+区；以及
通过贯穿所述n+区和所述p型外延层并蚀刻所述n-型外延层的一部分，形成沟槽，
其中所述第一p型柱状区形成在所述沟槽的下方，且与所述沟槽间隔开。
8.根据权利要求7所述的方法，其中所述第一p型柱状区设置在与所述沟槽的两个角之间的部分相对应的区域内。
9.根据权利要求7所述的方法，其中形成第一p型柱状区的处理还包括：
在所述n+型碳化硅衬底的第一表面上形成第二p型柱状区，所述第二p型柱状区与所述第一p型柱状区间隔开，且位于所述n-型外延层内。
10.根据权利要求9所述的方法，其中
所述第一p型柱状区和所述第二p型柱状区具有相同的宽度和长度，并且
所述第一p型柱状区和所述第二p型柱状区分别形成在与所述沟槽的两个角相对应的区域内。
11.根据权利要求7所述的方法，还包括：
在形成n+区之后，在所述沟槽内形成栅极绝缘膜；
在所述栅极绝缘膜上形成栅极；
在所述栅极绝缘膜和所述栅极上形成氧化膜；以及
在所述p型外延层、n+区和氧化膜上形成源极，并且在所述n+型碳化硅衬底的第二表面上形成漏极。
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