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CN103904116A - 金属氧化物半导体器件和制作方法 - Google Patents

金属氧化物半导体器件和制作方法 Download PDF

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CN103904116A CN201310739748.9A CN201310739748A CN103904116A CN 103904116 A CN103904116 A CN 103904116A CN 201310739748 A CN201310739748 A CN 201310739748A CN 103904116 A CN103904116 A CN 103904116A
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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

本发明涉及金属氧化物半导体器件和制作方法，具体提供了一种半导体器件，包括嵌入在半导体衬底中的第一阱和第二阱。所述半导体器件进一步包括在第二阱之上并与该第二阱接触并且与栅极结构分离的凸起型漏极结构。所述凸起型漏极结构包括在第二阱的表面之上的漏极连接点。

Description

金属氧化物半导体器件和制作方法
技术领域
本公开总体上涉及一种金属氧化物半导体场效应晶体管（MOSFET）。更具体地，涉及增加横向扩散金属氧化物半导体（LDMOS）的击穿电压的制作方法和器件构造。
背景技术
硅半导体工艺已开发出用于制造集成电路的复杂的操作。随着制造工艺技术继续提升，集成电路的核心以及输入/输出（I/O）工作电压逐渐减小。然而，辅助设备的工作电压几乎没有变化。所述辅助设备包括接口连接至集成电路的装置。例如，该辅助设备可以是打印机、扫描仪、光盘驱动器、磁带驱动器、麦克风、扬声器或者摄像机等。
集成电路可包括有源和无源元件（诸如晶体管、电阻器、电容器以及电感器）的互连阵列，它们利用一系列兼容的工艺集成或者堆积在衬底上。辅助设备可以在比包括在集成电路内的晶体管的击穿电压高的电压下工作。随着施加在晶体管上的工作电压的增加，该晶体管最终会被击穿而导致无法控制的电流增加。电击穿的不利影响的实例可包括（用于提供一些实例的）击穿现象、雪崩式击穿、以及栅极氧化层击穿。此外，长时间工作在击穿电压以上会显著的降低晶体管的寿命。
发明内容
本公开提供了一种半导体器件，包括：第一阱，嵌入在半导体衬底中；第二阱，嵌入在所述半导体衬底中；栅极结构，在所述第一阱和所述第二阱之上；以及凸起型漏极结构，在所述第二阱之上并与所述第二阱接触并且与所述栅极结构分开，所述凸起型漏极结构包括在所述第二阱的表面之上的漏极连接点。
上述半导体器件还包括凸起型源极结构，在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构包括在所述第一阱的表面之上的源极连接点。
在上述半导体器件中，所述第一阱包括至少部分被设置在所述凸起型源极结构和所述栅极结构下方的轻掺杂区域。
在上述半导体器件中，所述第一阱被注入有具有第一导电型的材料；以及其中，所述第二阱被注入有具有第二导电型的材料。
在上述半导体器件中，所述第一导电型是p型，以及所述第二导电型是n型。
在上述半导体器件中，所述凸起型源极结构包括相对于所述轻掺杂区域且在所述轻掺杂区域顶部上的第一高掺杂区域。
在上述半导体器件中，所述凸起型漏极结构包括在所述第二阱顶部上的第二高掺杂区域，并且所述第二高掺杂区域比所述轻掺杂区域被更高地掺杂。
在上述半导体器件中，所述第一高掺杂区域、所述第二高掺杂区域或者两者具有60nm与100nm之间的厚度。
本公开还提供了一种半导体器件，包括：第一阱，具有第一阱上表面；第二阱，具有第二阱上表面；栅极结构，被设置在所述第一阱上表面和所述第二阱上表面上；以及凸起型源极结构，被设置在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构具有在至少一个位置比所述第一阱上表面更高的源极上表面。
上述半导体器件还包括凸起型漏极结构，被设置在所述第二阱之上并与所述第二阱接触，并且具有在至少一个位置比所述第二阱上表面更高的漏极上表面。
在上述半导体器件中，所述栅极结构具有比所述源极上表面和所述漏极上表面更高的栅极上表面。
在上述半导体器件中，所述第二阱包括彼此分开的第一浅沟槽绝缘（STI）区域和第二STI区域。
在上述半导体器件中，凸起型漏极位于所述第一STI区域和所述第二STI区域之间。
在上述半导体器件中，所述第一阱包括部分在所述栅极结构以下且具有低于所述源极上表面的掺杂上表面的轻掺杂区域。
在上述半导体器件中，所述凸起型源极结构和所述凸起型漏极结构分别包括具有60nm与100nm之间的厚度的外延层。
在上述半导体器件中，所述凸起型源极结构和所述凸起型漏极结构分别包括被设置在所述外延层上的硅化物层。
本公开提供了一种用于制作半导体器件的方法，包括：将第一阱嵌入到半导体衬底中；将第二阱嵌入到半导体衬底中；制作部分在所述第一阱和部分在所述第二阱上的栅极结构；以及制作以下中的至少一个：凸起型源极结构，在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构在所述第一阱的表面之上包括源极连接点；以及凸起型漏极结构，在所述第二阱之上并与所述第二阱接触并且与所述栅极结构分开，所述凸起型漏极结构包括在所述第二阱的表面之上的漏极连接点。
在上述方法中，制作所述凸起型源极结构、所述凸起型漏极结构或两者包括制作外延层。
上述方法还包括：在所述外延层上制作硅化物层。
上述方法还包括：在所述第二阱中制作浅沟槽绝缘（STI）区域；以及在所述STI区域顶部上制作将所述栅极结构与所述凸起型漏极结构分开的间隔物。
附图说明
参考以下附图及描述将会更好的理解本公开所述的方法及设备。在附图中，相同的参考标号在所有不同的图中指代与之前相应的部分。
图1示出了根据第一示例性实施方式的半导体器件的截面图。
图2示出了根据第二示例性实施方式的半导体器件的截面图。
图3示出了根据第三示例性实施方式的半导体器件的截面图。
图4示出了根据第四示例性实施方式的半导体结构的截面图。
图5示出了根据第五示例性实施方式的半导体结构的截面图。
图6示出了根据第六示例性实施方式的半导体结构的截面图。
图7示出了制造半导体器件的示例性方法。
具体实施方式
图1示出了半导体器件100的截面图的一个实例。半导体器件100可以是n型金属氧化物半导体（NMOS）结构或者p型金属氧化物半导体（PMOS）。半导体器件100包括彼此相邻的第一阱110和第二阱120。第一阱110内嵌在半导体衬底102中。同样，第二阱120也内嵌在半导体衬底102中。第一阱110具有第一阱上表面118。第二阱120具有第二阱上表面128。
半导体衬底102可以是由p型材料制成的p型衬底。所述p型材料可通过掺杂工艺来向半导体增加特定类型原子以增加正电荷载流子（空穴）的数量而获得。可替代地，半导体衬底102可以是n型衬底。第一阱110可通过将具有第一导电类型的第一材料注入衬底102中来形成。第二阱120可通过将具有第二导电类型的第二材料注入衬底102中来形成。第一材料可以是p型材料，诸如硼或其他合适材料。第二材料可以是n型材料，诸如磷、砷或其他合适材料。
半导体器件100包括在位于第一阱110中的轻掺杂漏极（LDD）区115上方并与其接触的凸起型源极结构140。该凸起型源极结构140在第一阱110的表面118上方支撑源极硅化物层142。源极硅化物层142可包括被配置为连接至其他电子组件的源极连接点。所述源极硅化物层142的厚度可以在10nm和20nm之间。NMOS结构的凸起型源极结构140可包括N+区域141和N-LDD区域115。N-LDD区域115的厚度范围可以在10nm和100nm之间。凸起型源极结构140可具有在20nm和100nm之间的均匀厚度。可替代地，凸起型源极结构140可以不具有均匀厚度，并且因此源极上表面148的高度可以变化。在这两种情况下，源极上表面148至少在一个位置要比第一阱上表面118更高。
LDD是指具有比高度掺杂的漏极（HDD）更小的载流子浓度的轻掺杂漏极（LDD）。符号“+”可表示HDD。LDD区可通过跟随字母“N”或“P”的符号“-”来表示，字母“N”或“P”指示n型材料或p型材料。因此，N-LDD区115具有比N+区域141更小浓度的n型材料。N+区域141可包括外延硅层或在第一阱110上生长的延伸部分。N-LDD区的n型材料浓度范围可在1×1017cm-3至5×1018cm-3之间。第一阱110的p型材料的浓度范围可在5×1016cm-3至1×1018cm-3之间。
第一阱110包括邻近于N-LDD区115的浅沟槽绝缘（STI）区域114。STI区域114可包含诸如SiO2或其他合适材料的介电材料。STI区域为NMOS结构提供绝缘和保护。
半导体器件100包括在第二阱120上方并与其接触并且与栅极结构160分离的凸起型漏极结构150。凸起型漏极结构150包括N+区域151。N+区域151可包括生长在第二阱120上的外延硅层或延伸部分。N+区域151可具有在60nm与100nm之间的均匀厚度。
凸起型漏极结构150包括在第二阱120的表面128上方的漏极硅化物层152。漏极硅化物层152可包括被配置为连接至其他电子组件的漏极连接点。凸起型漏极结构150包括漏极上表面158。所述漏极硅化物层152的厚度可以在10nm和20nm之间。凸起型漏极结构150可具有在20nm和100nm之间的均匀厚度。在另一实施方式中，凸起型漏极结构150可以不具有均匀厚度，并且因此漏极上表面158可以不具有相同的高度。在这两种情况下，漏极上表面158至少在一个位置要比第二阱上表面128更高。
半导体器件100还包括布置在凸起型源极结构140与凸起型漏极结构150之间的栅极结构160。所述栅极结构160具有栅极上表面168。栅极结构160布置在第一阱上表面118和第二阱上表面128上。栅极上表面168高于源极和漏极的上表面148和158。
栅极结构160包括栅极硅化物层163、栅极层165和栅极氧化层166。163的厚度在10nm与20nm之间。165的厚度在50nm与150nm之间。166的厚度在2nm与4nm之间。栅极结构160可位于两个间隔物162和164之间。尽管任何一种合适的材料都能被使用，但间隔物通常是介电材料，诸如SiO2。栅极层165在栅极氧化层166上。栅极硅化物层163在层165上。任何上述的硅化物层142、152和163均可包括金属与硅的合金。使用硅化物层142、152和163是为了形成其他器件与半导体器件100之间的低电阻互连。
第二阱120包括STI区域122及124。STI区域122与124可相互分离。凸起型漏极结构可位于两个STI区域122与124之间。间隔物162接触凸起型源极结构140和N-LDD区115以提供减少短沟道效应。间隔物164可接触STI区域122并可与凸起型漏极结构150分离，从而使凸起型漏极远离栅极。
在NMOS器件中，凸起型源极结构140和凸起型漏极结构150可包括至少一个下述材料：锗（Ge）、碳、任何类型的n型材料或者诸如Si-C的化合物。
在PMOS中，凸起型源极结构140和凸起型漏极结构150可包括至少一个下述材料：锗（Ge）、碳、任何类型的p型材料或者诸如SiGe的化合物。
图2示出了第二实例的半导体器件200的截面图。器件100和器件200之间的差异之一是器件200中的凸起型漏极结构150部分地在第二阱120中。漏极区域可以在形成外延层以创建凸起型漏极之前是下凹的，这样会降低漏极电阻。漏极上表面在至少一个位置上比第二阱上表面128更高。凸起型漏极结构150可具有与凸起型源极结构140不同或者相同的厚度。第二阱上表面128可具有与第一阱上表面118不同或者相同的高度。
图3示出了根据第三示例性实施方式的半导体器件300的截面图。器件100和器件300之间的差异之一在于凸起型源极结构140部分地在第一阱110中。源极上表面在至少一个位置上比第一阱上表面118更高。这将会引入更多的应变以增强电荷迁移率并减少电阻。应注意，尽管布局被绘制成方形，但实际形状可与绘制的布局形状稍有不同。依据该形状，迁移率可进一步增强。需要注意的是，凸起型源极结构140和凸起型漏极结构150两者可具有其他形状，诸如在剖面视图中为梯形、三角形或者圆形形状。
在图1至图3中，所述结构包括p-n结，该p-n结具有由相邻的n型和p型材料产生的势垒。在栅极结构160上没有偏压的情况下，两个p-n结串联存在于凸起型源极结构140与凸起型漏极结构150之间。一个这种结在凸起型漏极结构150与衬底102之间，且另一个结在衬底102与凸起型源极结构140之间。这些p-n结在施加源极至漏极的电压后，防止电流从源极结构140流通至漏极结构150。
此外，异质结可能会由于位于源极结构140和第一阱110中的不同的半导体材料而在凸起型源极结构140与第一阱110之间形成。异质结可以形成更高的势垒并增大半导体器件的击穿电压。
当制作半导体器件时，可能更优选在单个工艺中同时制作多个半导体器件。图4至图6示出了可以如何并排制作具有较高击穿电压优势的两个半导体结构的截面图的实例。
图4示出了根据第四示例性实施方式的半导体结构400的截面图。所述半导体结构400包括两个并排的NMOS结构206及207。NMOS结构206具有与在图1中的半导体器件100大致相同的结构。NMOS结构207与NMOS结构206沿着半导体结构400中间的线205大致对称。
在图4中，半导体结构400包括嵌入（implant，注入）在衬底202上的第一阱210、第二阱220、以及第三阱230。所述衬底可以是注入有p型材料的p型衬底。第一和第二阱210和220可注入有具有不同导电型的材料。第一和第三阱210和230可注入有具有相同导电型的材料。例如，第一和第三阱210和230可注入有p型材料，同时第二阱220可注入有n型材料。
半导体结构206包括在第一阱210中的轻掺杂区域215之上并与其接触的凸起型源极结构240。凸起型源极结构240在第一阱210表面218上方包括源硅化物层242。源硅化物层242可包括被配置为连接至其他电子组件的源极连接点。凸起型源极结构240可包括N+区域241和N-LDD区域215。N-LDD区域215的厚度范围可以在20nm和100nm之间。凸起型源极结构240可具有在60nm和100nm之间的均匀厚度。所述源极上表面248至少在一个位置要比第一阱上表面218更高。
凸起型漏极结构250在第二阱220的表面228之上包括漏极硅化物层252。漏极硅化物层252可包括被配置为连接至其他电子组件的漏极连接点。凸起型漏极结构250包括N+区域251。凸起型漏极结构250包括漏极上表面258。凸起型漏极结构250可具有在60nm和100nm之间的均匀厚度。漏极上表面258至少在一个位置要比第二阱上表面228更高。
半导体结构207包括在第三阱230中的轻掺杂区域235的上方并与其接触的凸起型源极结构280。凸起型源极结构280包括在第三阱230表面238之上的源硅化物层282。源硅化物层282可包括被配置为连接至其他电子组件的源极连接点。凸起型源极结构280可包括N+区域281和N-LDD区域235。N-LDD区域235的厚度范围可以在20nm和100nm之间。凸起型源极结构280可具有在60nm和100nm之间的均匀厚度。源极上表面288至少在一个位置要比第三阱上表面238更高。
图5示出了根据第五示例性实施方式的半导体结构500的截面图。第五示例性实施方式500与第四示例性实施方式400之间的差异之一是凸起型漏极结构250部分地在第二阱220中。漏极上表面在至少一个位置上比第二阱上表面228更高。凸起型漏极结构250可具有与凸起型源极结构240或者280不同或者相同的厚度。第二阱上表面228可具有与阱上表面218以及238不同或者相同的高度。
图6示出了根据第六示例性实施方式的半导体结构600的截面图。在该实施方式中，凸起型源极结构240部分地在第一阱210中，以及凸起型源极结构280部分地在第三阱230中。源极上表面242至少在一个位置要比阱上表面218更高。源极上表面282至少在一个位置要比阱上表面238更高。与图3中半导体结构300相似，凸起型源极结构240或者280在剖面视图中可具有梯形或者诸如三角形或者圆形的其他形状。
通常，所公开的半导体结构可使用先栅极或者后栅极的制作方法制作。在先栅极的方法中，栅极是较早形成的，并随后为源极和漏极结构充当掩模。在嵌入源极和漏极之后，晶片可能需要退火以修复注入过程中造成的损伤。主要地，后栅极方法使用牺牲栅极来遮蔽注入物，随后去除该牺牲栅极，再在退火步骤之后构建新的栅极堆叠。换言之，实际栅极是在源极和漏极结构形成之后构建的。
图7示出了一种用于制作具有增大的击穿电压的半导体器件的示例性制造工艺700。所述方法700仅作为说明之用，且下文中所述的工艺不必按照所描述的顺序来执行。同样，其他制作步骤也可以被引入。
在制造工艺700中，STI区域通过在半导体衬底中蚀刻半导体区域来制作（710）。所述工艺可包括用诸如SiO2（尽管可使用任何合适材料）的介电材料来沉积蚀刻的半导体衬底，以形成浅沟槽绝缘区域。例如，制作邻近于第一阱中的源极的STI区域以及邻近于第二阱中的漏极的另一STI区域向晶体管提供绝缘和保护。在栅极与漏极之间形成额外的STI区域增大了晶体管的击穿电压。所述步骤可包括制作在第一阱中的第一STI区域以及第二阱中的第二STI区域。
第一阱通过将第一阱嵌入半导体衬底中来制成（720）。这可包括用合适的掺杂物注入半导体衬底以形成P阱或者N阱。例如，将硼等的p型材料注入衬底形成P阱，而将磷或者砷等的n型材料注入衬底形成N阱。
第二阱通过将半导体衬底嵌入到半导体衬底中来制成（730）。这可包括用合适的掺杂物注入半导体衬底以形成P阱或者N阱。第一阱和第二阱具有不同的导电类型。例如，第二阱可以是N阱，而第一阱是P阱。当第一阱是N阱时，第二阱可以是P阱。
栅极结构通过制作部分在第一阱和部分在第二阱上的至少一个半导体衬底来形成（740）。这可包括在整个半导体结构的顶部上沉积多晶硅并蚀刻多晶硅以限定部分在第一阱和部分在第二阱上的栅极区。这可包括用多晶硅（尽管可使用任何合适材料）在栅极氧化物顶部上嵌入半导体衬底以形成栅极结构。栅极可以被重掺杂以避免可能减少栅极电容的多晶损耗。栅极也可被轻掺杂以提升可能减少驱动强度的栅极氧化层的击穿电压。因此，栅极根据应用的目的需要被掺杂合适的掺杂物。例如，栅极可被注入1018cm-3至1020cm-3的量级。用合适杂质较轻注入多晶硅会增加晶体管的栅极氧化层的击穿电压。较轻注入n型材料到多晶硅中以形成N区域创建了NMOS器件的栅极，而较轻注入p型材料到多晶硅中以形成P区域创建了PMOS器件的栅极。总之，栅极被重度注入1020cm-3的量级以增大晶体管的性能。在先栅极或后栅极的高K金属栅极制造工艺中，所述栅极由高K电介质形成，且栅极由功函数金属与额外合适的材料层形成。
间隔物通过在半导体衬底顶部上沉积诸如SiO2等的介电材料来制作，以形成间隔物（750）。这可包括在多晶硅侧面或者在栅极结构之下部分地嵌入LDD之后的栅极结构的假多晶硅的侧面制作间隔物。间隔物邻近于栅极结构。例如，一个间隔物邻近于源极结构并与栅极结构接触，并且分离栅极结构和源极结构。另一间隔物邻近于漏极结构并与栅极结构和STI区域接触，并且分离栅极结构和凸起型漏极结构。
凸起型源极结构通过至少部分地在第一阱上方嵌入源极半导体层来形成，并且与第一阱接触（760）。这可包括在第一阱中嵌入LDD区域并且在LDD区域上通过生长外延硅层来制作HDD区域。可替代地，该步骤可包括在LDD区域上下陷源极区之后嵌入HDD区域。如图1至图6所示，随后，嵌入的HDD区域部分在第一阱中，并且在第一阱表面之上形成源极上表面。该步骤还可包括在HDD区域上嵌入硅化物层。
凸起型漏极结构通过在第二阱中嵌入漏极半导体区来制作（770）。这可包括在第二阱上制作HDD区域并与第二阱接触，并且与栅极结构分离。该步骤还可包括在HDD区域上嵌入硅化物层。制作的漏极结构包括在第二阱表面上方的漏极连接点。制作的漏极结构包括在第二阱表面上方的漏极连接点，如图1至图6中所示。
凸起型源极结构和凸起型漏极结构可以同时或者分开制作。当被同时制作时，优点之一是，器件是对称的。当分开制作时，优点之一是，能为非凸起型漏极结构减少结泄漏，因为异质结易于引入更高泄漏。
该方法还可包括形成包括在多晶硅顶部上沉积金属并随后形成合金以在晶体管的栅极、源极和漏极顶部上创建硅化物（尽管可使用任何合适的材料），从而形成所制作的晶体管与金属化层之间的连接。金属化层形成所制作的晶体管与其他器件之间的互连。栅极和漏极之间的半导体衬底区域可以缺少硅化物。换言之，栅极和漏极之间的硅化物层存在间隙，需要去除该区域内的任何硅化物。
本公开中的实施方式只为说明性目的并不是限制性的。许多其他的实施方式和实施在所述系统和方法的范围之内也是可行的。相应地，除考虑所附权利要求及其等同物之外，所述器件和方法并不存在限制。

Claims (10)

1.一种半导体器件，包括：
第一阱，嵌入在半导体衬底中；
第二阱，嵌入在所述半导体衬底中；
栅极结构，在所述第一阱和所述第二阱之上；以及
凸起型漏极结构，在所述第二阱之上并与所述第二阱接触并且与所述栅极结构分开，所述凸起型漏极结构包括在所述第二阱的表面之上的漏极连接点。
2.根据权利要求1所述的半导体器件，还包括凸起型源极结构，在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构包括在所述第一阱的表面之上的源极连接点。
3.根据权利要求2所述的半导体器件，其中，所述第一阱包括至少部分被设置在所述凸起型源极结构和所述栅极结构下方的轻掺杂区域。
4.根据权利要求3所述的半导体器件，
其中，所述第一阱被注入有具有第一导电型的材料；以及
其中，所述第二阱被注入有具有第二导电型的材料。
5.根据权利要求4所述的半导体器件，其中，所述凸起型源极结构包括相对于所述轻掺杂区域且在所述轻掺杂区域顶部上的第一高掺杂区域。
6.根据权利要求5所述的半导体器件，其中，所述凸起型漏极结构包括在所述第二阱顶部上的第二高掺杂区域，并且所述第二高掺杂区域比所述轻掺杂区域被更高地掺杂。
7.一种半导体器件，包括：
第一阱，具有第一阱上表面；
第二阱，具有第二阱上表面；
栅极结构，被设置在所述第一阱上表面和所述第二阱上表面上；以及
凸起型源极结构，被设置在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构具有在至少一个位置比所述第一阱上表面更高的源极上表面。
8.根据权利要求7所述的半导体器件，还包括凸起型漏极结构，被设置在所述第二阱之上并与所述第二阱接触，并且具有在至少一个位置比所述第二阱上表面更高的漏极上表面。
9.根据权利要求8所述的半导体器件，其中，所述栅极结构具有比所述源极上表面和所述漏极上表面更高的栅极上表面。
10.一种用于制作半导体器件的方法，包括：
将第一阱嵌入到半导体衬底中；
将第二阱嵌入到所述半导体衬底中；
制作部分在所述第一阱和部分在所述第二阱上的栅极结构；以及
制作以下中的至少一个：
凸起型源极结构，在所述第一阱之上并与所述第一阱接触，所述凸起型源极结构包括在所述第一阱的表面之上的源极连接点；以及
凸起型漏极结构，在所述第二阱之上并与所述第二阱接触并且与所述栅极结构分开，所述凸起型漏极结构包括在所述第二阱的表面之上的漏极连接点。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206578A (zh) * 2014-08-14 2016-12-07 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN114175232A (zh) * 2021-05-12 2022-03-11 长江存储科技有限责任公司 半导体器件及其制作方法
WO2022237080A1 (zh) * 2021-05-12 2022-11-17 长江存储科技有限责任公司 半导体器件及其制作方法
US12550690B2 (en) 2022-12-27 2026-02-10 Yangtze Memory Technologies Co., Ltd. Semiconductor device having shallow trench isolation structures and fabrication method thereof

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9306057B2 (en) * 2012-12-27 2016-04-05 Broadcom Corporation Metal oxide semiconductor devices and fabrication methods
US9379236B2 (en) * 2014-06-04 2016-06-28 Broadcom Corporation LDMOS device and structure for bulk FinFET technology
US9666709B2 (en) * 2015-01-29 2017-05-30 Globalfoundries Inc. Non-planar semiconductor structure with preserved isolation region
US9947755B2 (en) 2015-09-30 2018-04-17 International Business Machines Corporation III-V MOSFET with self-aligned diffusion barrier
EP3731281B1 (en) * 2019-04-24 2025-02-19 Nxp B.V. Lateral semiconductor device having raised source and drain, and method of manufacture thererof
CN111223916B (zh) * 2020-01-13 2023-06-16 长江存储科技有限责任公司 半导体器件及其制备方法和三维存储器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074606A1 (en) * 2000-11-30 2002-06-20 Mosher Dan M. Electrostatic discharge resistant extended drain metal oxide semiconductor transistor
US20030127694A1 (en) * 2000-09-26 2003-07-10 Alec Morton Higher voltage transistors for sub micron CMOS processes
US20060131656A1 (en) * 2004-12-17 2006-06-22 Samsung Electronics Co., Ltd. CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same
US20080128746A1 (en) * 2006-12-05 2008-06-05 Yin-Pin Wang Dual-SiGe epitaxy for MOS devices
US20110089490A1 (en) * 2009-10-21 2011-04-21 Broadcom Corporation Method for fabricating a MOS transistor with reduced channel length variation and related structure
CN203800057U (zh) * 2012-12-27 2014-08-27 美国博通公司 半导体器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7488660B2 (en) * 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US8405121B2 (en) * 2009-02-12 2013-03-26 Infineon Technologies Ag Semiconductor devices
US20100295126A1 (en) 2009-05-22 2010-11-25 Broadcom Corporation High dielectric constant gate oxides for a laterally diffused metal oxide semiconductor (LDMOS)
US8048765B2 (en) * 2009-08-28 2011-11-01 Broadcom Corporation Method for fabricating a MOS transistor with source/well heterojunction and related structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030127694A1 (en) * 2000-09-26 2003-07-10 Alec Morton Higher voltage transistors for sub micron CMOS processes
US20020074606A1 (en) * 2000-11-30 2002-06-20 Mosher Dan M. Electrostatic discharge resistant extended drain metal oxide semiconductor transistor
US20060131656A1 (en) * 2004-12-17 2006-06-22 Samsung Electronics Co., Ltd. CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same
US20080128746A1 (en) * 2006-12-05 2008-06-05 Yin-Pin Wang Dual-SiGe epitaxy for MOS devices
US20110089490A1 (en) * 2009-10-21 2011-04-21 Broadcom Corporation Method for fabricating a MOS transistor with reduced channel length variation and related structure
CN203800057U (zh) * 2012-12-27 2014-08-27 美国博通公司 半导体器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206578A (zh) * 2014-08-14 2016-12-07 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN114175232A (zh) * 2021-05-12 2022-03-11 长江存储科技有限责任公司 半导体器件及其制作方法
WO2022237080A1 (zh) * 2021-05-12 2022-11-17 长江存储科技有限责任公司 半导体器件及其制作方法
US12550690B2 (en) 2022-12-27 2026-02-10 Yangtze Memory Technologies Co., Ltd. Semiconductor device having shallow trench isolation structures and fabrication method thereof

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