CN103904077B

CN103904077B - Esd保护结构、集成电路和半导体器件

Info

Publication number: CN103904077B
Application number: CN201310667918.7A
Authority: CN
Inventors: K.多曼斯基
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-12-11
Filing date: 2013-12-11
Publication date: 2017-01-04
Anticipated expiration: 2033-12-11
Also published as: US20140159207A1; CN103904077A; US9324845B2; DE102013113740A1

Abstract

本发明涉及ESD保护结构、集成电路和半导体器件。本文中呈现了包括ESD保护结构的实施方式。所述结构可以包括：形成多个晶体管的第一端子的多个第一掺杂区、形成所述多个晶体管的第二端子的多个第二掺杂区以及围绕所述多个第一掺杂区和所述多个第二掺杂区以形成所述多个晶体管的公共第三端子的第三掺杂区。可以使所述多个第一掺杂区和多个第二掺杂区按交替的模式布置，使得在所述多个第一掺杂区的任何一个上接收到的ESD放电电流通过所述多个第二掺杂区中的至少两个消散。

Description

ESD保护结构、集成电路和半导体器件

背景技术

静电放电（ESD）保护设计是就集成电路可靠性而言的主要因素。一般而言，ESD是静电电荷在处于不同静电电势或电压的主体之间的转移，其由直接接触导致或者由静电场诱发。为了改进晶体管操作速度和集成电路的集成密度，集成电路的晶体管的器件尺寸以及氧化物和绝缘层的厚度不断降低。然而，已发现这些高度地缩小的器件越来越易受到ESD的影响。因此，已将ESD保护电路添加到集成电路以保护集成电路不受ESD损害。可以在集成电路的输入、输出和电源焊盘周围实施ESD保护电路以旁路ESD电流远离集成电路的内部器件。

附图说明

参考附图描述详细描述。在附图中，参考数字的最左侧位标识参考数字第一次出现在其中的附图。在描述中的不同实例中和附图中类似参考数字的使用可以指示类似或相同的项目。附图示出了示意图示并且不是按比例绘制的。

图1示出了包括多个晶体管的示范性ESD保护结构的示意性电路图。

图2示出了进一步的示范性ESD保护结构的示意性布局图。

图3示出了沿图2的A-A'线得到的ESD保护结构的横截面图的部分区段。

图4示出了包括多个ESD保护结构和半导体电路的示范性集成电路的示意性电路图。

发明内容

本公开涉及提供抵抗静电放电（ESD）的改进的保护的集成电路、器件、结构和方法。根据一个例子，集成电路包括形成于衬底中的ESD保护结构。所述ESD保护结构包括多个第一掺杂区、多个第二掺杂区以及围绕所述多个第一掺杂区和多个第二掺杂区的至少一个第三掺杂区。所述多个第一掺杂区和多个第二掺杂区是第一导电类型，并且第三掺杂区是第二导电类型。所述第二导电类型与所述第一导电类型相反。所述多个第一掺杂区形成了多个晶体管的第一端子（例如，集电极端子），并且所述多个第二掺杂区形成了所述多个晶体管的第二端子（例如，发射极端子）。所述第一掺杂区和第二掺杂区按照交替的模式布置。例如，可以使所述多个第一掺杂区中的每个沿第一维度按照交替的模式与所述多个第二掺杂区中的一个相邻布置。在一些例子中，还使所述多个第一掺杂区中的每个沿不同于所述第一维度的第二维度按照交替的模式与所述多个第二掺杂区中的一个相邻布置。

根据本文中描述的技术，在所述多个第一掺杂区中的任何一个上接收到的ESD放电电流将通过所述多个第二掺杂区中的至少两个消散。因此，ESD放电电流可以在由交替的多个第一掺杂区和多个第二掺杂区形成的ESD保护结构的多个晶体管之间均匀分布。照此，可以在ESD应力事件期间有效率地保护ESD保护结构本身不受损害。此外，ESD保护结构的多个晶体管可以均匀触发并且可以均匀接通。所述ESD保护结构可以为耦合至ESD保护结构的电路或器件提供有效率的保护以不受ESD损害。

根据一个例子，本公开描述了一种ESD保护结构。所述ESD保护结构包括形成于衬底中的多个第一导电性的第一掺杂区。所述多个第一掺杂区形成多个晶体管的第一端子。所述ESD保护结构还包括形成于衬底中的多个第二掺杂区，第二掺杂区具有不同于所述第一导电类型的第二导电类型。所述多个第二掺杂区形成多个晶体管的第二端子。使所述多个第一掺杂区中的每个沿第一维度按照交替的模式与所述多个第二掺杂区中的一个相邻布置，并且还使所述多个第一掺杂区中的每个沿不同于所述第一维度的第二维度按照交替的模式与所述多个第二掺杂区中的一个相邻布置。所述ESD保护结构还包括形成于衬底中的与第一导电类型相反的第二导电类型的第三掺杂区。所述第三掺杂区围绕所述多个第一掺杂区和多个第二掺杂区以形成所述多个晶体管的公共第三端子。

根据另一个例子，本公开描述了一种集成电路。所述集成电路包括多个双极结型晶体管（BJT）。所述多个BJT中的每个包括集电极区和发射极区。使所述多个集电极区和多个发射极区布置在行和列的阵列中。将所述多个集电极区和多个发射极区按照交替的模式布置到所述阵列的每个行内，并且将所述多个集电极区和多个发射极区按照交替的模式布置到所述阵列的每个列内。所述多个BJT还包括公共基极区。所述公共基极区围绕所述多个集电极区和多个发射极区，并且所述公共基极区形成了所述多个BJT的公共基极端子。

根据另一个例子，本公开描述了一种半导体器件。所述半导体器件包括多个第一掺杂区和多个第二掺杂区。所述多个第一掺杂区形成多个晶体管的第一端子，并且所述多个第二掺杂区形成所述多个晶体管的第二端子。所述半导体器件还包括围绕所述多个第一掺杂区和多个第二掺杂区的第三掺杂区。所述第三掺杂区形成了所述多个晶体管的公共第三端子。使所述多个第一掺杂区和多个第二掺杂区按照交替的模式布置，使得在所述多个第一掺杂区中的任何一个上接收到的ESD放电电流通过所述多个第二掺杂区中的至少两个消散。

可以用很多种方式实施本文中描述的技术。下面参考所包括的附图和继续进行的论述提供例子和上下文。

具体实施方式

图1示出了包括多个晶体管102_1、102_2……102_n的示范性ESD保护结构100的示意性电路图。多个晶体管102_1、102_2……102_n全都是相同的类型。在连同图1图示和描述的实施例中，所述多个晶体管102_1、102_2……102_n是npn型双极结型晶体管（BJT）。所述多个npn晶体管102_1、102_2……102_n并联耦合，即，第一晶体管102_1的集电极端子C1、第二晶体管102_2的集电极端子C2以及第n晶体管102_n的集电极端子Cn相互耦合。此外，第一晶体管102_1的发射极端子E1、第二晶体管102_2的发射极端子E2以及第n晶体管102_n的发射极端子En相互耦合。此外，第一晶体管102_1的基极端子B1、第二晶体管102_2的基极端子B2以及第n晶体管102_n的基极端子Bn相互耦合。

所述多个集电极端子C1、C2……Cn相互耦合以形成所述ESD保护结构100的第一端子104。换言之，所述多个集电极端子C1、C2……Cn相互耦合以形成公共第一端子104。所述多个发射极端子E1、E2……En相互耦合以形成所述ESD保护结构100的第二端子106。换言之，所述多个发射极端子E1、E2……En相互耦合以形成公共第二端子106。所述多个基极端子B1、B2……Bn经由转移结构108耦合至第一端子104。在一些实施例中，所述转移结构108可以包括电阻器或线的部分。在另一实施例中，所述转移结构108可以包括在晶体管前面连接的RC电路。

可以将第一端子104耦合至电源电压、地电压和输入/输出（I/O）信号之一。类似地，可以将第二端子106耦合至电源电压、地电压和I/O信号之一。在一个实施例中，可以将第一端子104和/或第二端子106耦合至焊盘。可能在第一端子104和第二端子106的至少一个上发生ESD应力事件。所述ESD保护结构100的多个晶体管102_1、102_2……102_n可以消散在第一端子104和第二端子106的至少一个上接收到的ESD事件。

所述ESD保护结构100可以不执行任何逻辑操作。所述ESD保护结构100的作用可以专用于在其端子104和106之一上接收到的ESD应力事件的消散。可以将所述ESD保护结构100耦合至如图1中的点状线指示的另外的电路或器件。所述另外的电路或器件可以包括另外的ESD保护结构和/或所要保护的电路。所要保护的电路可能易于受到由ESD事件导致的损害，并且所述ESD保护结构100可以保护要保护的电路免受ESD损害。

图2示出了进一步的示范性ESD保护结构200的示意性布局图。在一个实施例中，所述进一步的示范性ESD保护结构200可以对应于如连同图1图示和描述的ESD保护结构100。所述示范性ESD保护结构200包括多个晶体管202_1、202_2……202_8。多个第一掺杂区C1、C2……C8形成了所述多个晶体管202_1、202_2……202_8的第一端子。多个第二掺杂区E1、E2……E8形成了所述多个晶体管202_1、202_2……202_8的第二端子。第三掺杂区B形成了所述多个晶体管202_1、202_2……202_8的第三端子，即所述多个晶体管202_1、202_2……202_8具有公共第三端子。所述第三掺杂区B是围绕所述多个第一掺杂区C1、C2……C8以及所述多个第二掺杂区E1、E2……E8的连续区。也可以将所述第三掺杂区B称为衬底环或保护环。

将所述第三掺杂区B设置为以距离d1与所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8相邻。所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8它们自身之间以距离d2放置。在图2中，相对于第三掺杂区B和第一掺杂区C1标示距离d1。作为例子，相对于第一掺杂区C1和第二掺杂区E1标示距离d2。距离d1可以与距离d2相同或不同。距离d1和d2的至少一个可以根据所使用的具体技术对应于各区之间的最小距离。在一些实施例中，可以在所述ESD保护结构200内使用大于最小距离的距离。在一些实施例中，所述第三掺杂区B与所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8之间的距离可以是非均匀的。类似地，所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8之间的距离可以是非均匀的。

所述多个第一掺杂区C1、C2……C8中的每个可以包括用于电连接的触点210并且所述多个第二掺杂区E1、E2……E8中的每个可以包括用于电连接的触点210。此外，所述第三掺杂区B可以包括多个用于电连接的触点212。所述第三掺杂区可以局限于经由所述多个触点212被接触。换言之，所述第三掺杂区可以排它地经由所述第三掺杂区B内包含的触点212而被接触。这意味着，在ESD保护结构200内无需提供其它空间用于接触第三掺杂区B。这可以允许ESD保护结构200的面积有效的实施方式。

在一个实施例中，可以使所述多个第一掺杂区C1、C2……C8经由触点210相互电连接以形成ESD保护结构200的第一端子，并且可以使所述多个第二掺杂区E1、E2……E8经由触点210相互电连接以形成ESD保护结构200的第二端子。

在一个实施例中，所述ESD保护结构200还可以包括耦合在所述第三掺杂区B和ESD保护结构200的第一端子之间的转移结构（图2中未示出）。在一个实施例中，所述转移结构可以对应于如连同图1图示和描述的转移结构108。

可以在ESD保护结构200的第一端子上接收正的ESD应力，并可以将ESD保护结构200的第二端子连接至地电势。所述ESD应力事件可以通过多个晶体管202_1、202_2……202_8消散，并且ESD放电电流可以从ESD保护结构200的第一端子通过ESD保护结构200的第二端子流动至地电势。

参考图2，在ESD事件的消散期间，ESD电流的部分可以流动通过多个晶体管202_1、202_2……202_8中的第一晶体管202_1，即ESD放电电流的部分可以从第一晶体管202_1的第一掺杂区C1流动至第一晶体管202_1的第二掺杂区E1（如由图2中的箭头指示的）。此外，ESD放电电流的部分可以从第一晶体管202_1的第一掺杂区C1流动至所述多个晶体管202_1、202_2……202_8中的第三晶体管202_3的第二掺杂区E3（如由图2中的箭头指示的）。这意味着，经过第一晶体管202_1的第一掺杂区C1的ESD放电电流可以分开，并通过两个第二掺杂区E1和E3消散，所述两个第二掺杂区E1和E3两者都放置得与所述第一掺杂区C1相邻。

在上文描述的例子中，有与第一掺杂区C1相邻放置的两个第二掺杂区E1和E3。在另一个例子中，有与第一掺杂区相邻放置的多于两个的第二掺杂区。例如，多个晶体管202_1、202_2……202_8中的第二晶体管202_2的第一掺杂区C2面向所述多个晶体管202_1、202_2……202_8中的第一晶体管202_1的第二掺杂区E1、第二晶体管202_2的第二掺杂区E2和第四晶体管202_4的第二掺杂区E4。这意味着，使所述第二晶体管202_2的第一掺杂区C2与三个第二掺杂区E1、E2和E4相邻放置。在这个例子中，ESD放电电流或者ESD放电电流的部分可以分割，并且可以从第一掺杂区C2通过三个第二掺杂区E1、E2和E4消散（如由图2中的箭头指示的）。

在进一步的例子中，ESD放电电流可以从一个第一掺杂区通过四个第二掺杂区消散。例如，在多个晶体管202_1、202_2……202_8中的第六晶体管202_6的第一掺杂区C6上接收到的ESD放电电流可以通过所述多个晶体管202_1、202_2……202_8中的第四晶体管202_4的第二掺杂区E4、第五晶体管202_5的第二掺杂区E5，所述多个晶体管202_1、202_2……202_8中的第六晶体管202_6的第二掺杂区E6和第八晶体管202_8的第二掺杂区E8消散（如由图2中的箭头指示的）。这意味着，经过第一掺杂区C6的ESD电流可以通过全部放置在所述第一掺杂区C6周围的四个第二掺杂区E4、E5、E6和E8消散。

在图2的ESD保护结构200中，所述多个晶体管202_1、202_2……202_8的第一掺杂区C1、C2……C8以及所述多个晶体管202_1、202_2……202_8的第二掺杂区E1、E2……E8以交替的模式布置。使所述多个晶体管202_1、202_2……202_8的每个第一掺杂区C1、C2……C8按第一维度dim1以交替的模式与第二掺杂区E1、E2……E8相邻布置。进一步使所述多个晶体管202_1、202_2……202_8的每个第一掺杂区C1、C2……C8按第二维度dim2以交替的模式与第二掺杂区E1、E2……E8相邻布置。所述第二维度dim2不同于第一维度dim1。在一个例子中，第一维度dim1包括横越ESD保护结构200的表面的第一方向，并且第二维度dim2包括横越ESD保护结构200的表面的不同于所述第一方向的第二方向。

参考图2，通过以交替的模式放置所述多个第一掺杂区C1、C2……C8和所述多个第二掺杂区E1、E2……E8，可以使ESD放电电流在ESD保护结构200的多个晶体管202_1、202_2……202_8之间均匀分布。在所述多个第一掺杂区C1、C2……C8中的任何一个上接收到的ESD放电电流将通过多个第二掺杂区E1、E2……E8中的至少两个消散。可以抑制在多个第一掺杂区C1、C2……C8之一和多个第二掺杂区E1、E2……E8之一之间细丝（filament）的发生，并且因此可以在ESD应力事件期间保护ESD保护结构200自身不受损害。

此外，ESD保护结构200的多个晶体管202_1、202_2……202_8可以均匀地触发并且可以均匀接通。在所述ESD保护结构200的第一端子上接收到的ESD事件可以通过所述多个晶体管202_1、202_2……202_8快速消散至所述ESD保护结构200的第二端子以及至地电势。因此，所述ESD保护结构200可以为耦合至ESD保护结构200的电路或器件提供有效的保护而不受ESD损害。

参考图2，所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8布置在行和列的阵列中。所述阵列包含四个行和四个列。可以将所述阵列称为4×4阵列和/或4×4网格。每个行包含所述多个第一掺杂区C1、C2……C8中的两个第一掺杂区和所述多个第二掺杂区E1、E2……E8中的两个第二掺杂区。一般而言，每个行可以包含所述多个第一掺杂区C1、C2……C8中的部分以及所述多个第二掺杂区E1、E2……E8的部分。在每个行内，相应行的第一掺杂区C1、C2……C8和第二掺杂区E1、E2……E8按交替模式布置。类似地，每个列包含多个第一掺杂区C1、C2……C8中的两个第一掺杂区和多个第二掺杂区E1、E2……E8中的两个第二掺杂区。在每个列内，相应列的第一掺杂区C1、C2……C8和第二掺杂区E1、E2……E8按交替模式布置。

在一个实施例中，如连同图2图示和描述的多个晶体管202_1、202_2……202_8可以是BJT。在一个例子中，多个BJT 202_1、202_2……202_8可以是npn晶体管。所述多个第一掺杂区C1、C2……C8可以形成所述多个BJT 202_1、202_2…… 202_8的集电极区，并且所述多个第二掺杂区E1、E2……E8可以形成所述多个BJT 202_1、 202_2…… 202_8的发射极区。所述第三掺杂区B可以形成所述多个BJT 202_1、202_2……202_8的公共基极区。所述多个集电极区C1、C2……C8可以相互电互连以形成公共集电极端子，并且所述多个发射极区E1、E2……E8可以相互电互连以形成公共发射极端子。与连同图1图示和描述的ESD保护结构100类似，所述ESD保护结构200的多个BJT 202_1、202_2……202_8可以并联耦合。

所述多个集电极区C1、C2……C8和所述多个发射极区E1、E2……E8可以布置在行和列的阵列中。所述多个集电极区C1、C2……C8和所述多个发射极区E1、E2……E8可以在所述阵列的每个行内按交替的模式布置，并且所述多个集电极区C1、C2……C8和所述多个发射极区E1、E2……E8可以在所述阵列的每个列内按交替的模式布置。所述公共基极区可以围绕所述多个集电极区C1、C2……C8以及所述多个发射极区E1、E2……E8，并且所述公共基极区可以形成所述多个BJT 202_1、202_2……202_8的公共基极端子。

所述多个BJT 202_1、202_2…… 202_8的每个集电极区C1、C2……C8可以放置得与属于同一BJT的发射极区相邻，并且可以放置得与所述多个BJT 202_1、202_2…… 202_8中的另外的BJT的至少一个另外的发射极区相邻。

所述公共基极区可以包括多个基极触点212，并且所述公共基极区可以局限于经由所述多个基极触点212而被接触。

可以使所述多个集电极区C1、C2……C8相互电互连以形成公共集电极端子，并且可以使所述多个发射极区E1、E2……E8相互电互连以形成公共发射极端子。在一个实施例中，所述ESD保护结构200可以包括转移结构，并且所述转移结构可以耦合于所述公共基极端子与所述公共集电极端子和公共发射极端子之一之间。所述转移结构可以对应于连同图1图示和描述的转移结构108。

在一个实施例中，将所述多个BJT 202_1、202_2……202_8配置为使在所述公共集电极端子和所述公共发射极端子的至少一个上接收到的ESD事件消散。

图3示出了沿图2的A-A'线得到的所述ESD保护结构200的横截面图的部分区段。第二掺杂区E7、第一掺杂区C7、第二掺杂区E8、第一掺杂区C8和第三掺杂区B形成于衬底314中。

在一个实施例中，衬底314可以是半导体阱，并且半导体阱314可以形成在另外的半导体衬底（图3中未示出）中或上面或上方，所述另外的半导体衬底可以是硅衬底、硅碳衬底等。此外或可替代地，n型掩埋层（NBL）或深N阱（DNW）（图3中也未示出）可以是ESD保护结构200的部分。在一个实施例中，可以使用双阱工艺形成所述ESD保护结构200。在另一实施例中，可以使用三阱工艺形成所述ESD保护结构200。可以在EPI（外延）晶片上形成所述ESD保护结构200，并且所述EPI晶片可以具有不同于基体材料的导电类型。

第二掺杂区E7、第一掺杂区C7、第二掺杂区E8和第一掺杂区C8可以是重掺杂N+区，并且所述第三掺杂区B可以是重掺杂P+区。一般而言，所述第二掺杂区E7和E8以及第一掺杂区C7和C8具有第一导电类型，并且第三掺杂区B具有第二导电类型。所述第二导电类型与所述第一导电类型相反。衬底314可以是P阱。在一个实施例中，P阱314的掺杂剂浓度可以在大约10¹⁵/cm³和大约10¹⁷/cm³之间。重掺杂N+区E7、C7、E8和C8以及重掺杂P+区B的掺杂剂浓度可以约为10¹⁹/cm³。要注意，贯穿本描述叙述的值是例子并且在不同的实施例可以改变。掺杂剂浓度可能取决于具体的器件类型、技术代别、最小特征尺寸等。

如图3中示意性图示的，第二掺杂区E7、第一掺杂区C7以及第三掺杂区B一起形成了晶体管302_7。第二掺杂区E8、第一掺杂区C8和第三掺杂区B一起形成了晶体管302_8。第三掺杂区B围绕第二掺杂区E7、第一掺杂区C7、第二掺杂区E8和第一掺杂区C8。

第二掺杂区E7、第一掺杂区C7、第二掺杂区E8、第一掺杂区C8和第三掺杂区B通过隔离区316相互隔开。更确切地说，第二掺杂区E7和第一掺杂区C7通过隔离区316相互隔开。类似地，第一掺杂区C7和第二掺杂区E8通过隔离区316相互隔开，第二掺杂区E8和第一掺杂区C8通过隔离区316相互隔开，并且第三掺杂区B与第二掺杂区E7和第一掺杂区C8通过隔离区316隔开。隔离区316可以包括浅沟槽隔离（STI）区、LOCOS（硅的局部氧化）或衬底。

在一个实施例中，在ESD保护结构200的处理期间，可以同时形成多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8，并且因此它们可以处于相同层级，具有相同的掺杂剂浓度和/或可以向下延伸到基本相同的深度。如图3中图示的，第一掺杂区C7和C8以及第二掺杂区E7和E8处于相同的层级，具有相同的掺杂剂浓度，并且向下延伸至基本相同的深度。类似地，如连同图2图示和描述的，所述ESD保护器件200的所述多个第一掺杂区C1、C2……C8中的其它第一掺杂区C1、C2……C6以及所述多个第二掺杂区E1、E2……E8中的其它第二掺杂区E1、E2……E6可以处于相同的层级，具有相同的掺杂剂浓度并且向下延伸至基本相同的深度。在另一实施例中，所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8并非全都可以具有相同的拓扑结构。

参考图3，可以将触点310和312放置在第三掺杂区B、第二掺杂区E7和E8以及第一掺杂区C7和C8的每个的上方或者上面。可以通过触点310、312与第三掺杂区B、第二掺杂区E7和E8以及第一掺杂区C7和C8接触以实现电连接。如图3中图示的，可以将触点310和312直接放置在第三掺杂区B、第二掺杂区E7和E8以及第一掺杂区C7和C8上。在另一实施例中，至少一个层可以位于触点310和312与第三掺杂区B、第二掺杂区E7和E8以及第一掺杂区C7和C8之间。例如，可以将硅化物层（图3中未示出）设置在触点310和312与第三掺杂区B、第二掺杂区E7和E8以及第一掺杂区C7和C8的至少一个之间，以改进ESD保护结构200的电属性。例如，在发生ESD事件的情况中，硅化物阻挡层可以提供电流限制。

图3还示出了经由触点310和312电耦合至第三掺杂区B、第二掺杂区E7和E8以及第一掺杂区C7和C8的元件的示意图示。第一掺杂区C7和C8相互耦合以形成ESD保护结构200的第一端子304。第二掺杂区E7和E8相互耦合以形成ESD保护结构200的第二端子306。第三掺杂区B经由转移结构308耦合至第一端子304。所述转移结构308可以类似于连同图1图示和描述的转移结构108。可以使用转移结构308以使P阱314变为高欧姆状态。

与连同图1图示和描述的ESD保护结构100类似，可以将第一端子304耦合至电源电压、地电压和I/O信号之一，并且可以将第二端子306耦合至电源电压、地电压和I/O信号之一。在第一端子304和第二端子306的至少一个上可能发生ESD应力事件。ESD保护结构200可以消散在第一端子304和第二端子306的至少一个上接收到的ESD应力事件，并且可以提供有效的保护免于ESD损害。

图3示出了连同图2图示并描述的ESD保护结构200的阵列的一行的横截面图。图3的晶体管302_7对应于图2的晶体管202_7，并且图3的晶体管302_8对应于图2的晶体管202_8。第一掺杂区C7和C8以及第二掺杂区E7和E8按交替的模式布置，并由第三掺杂区B围绕。连同图2图示并描述的ESD保护器件200的阵列的其它三行可以是按与连同图3图示并描述的第一掺杂区C7和C8以及第二掺杂区E7和E8类似的方式形成。例如，可以将多个隔离区316布置在多个第一掺杂区C1、C2……C8的每个、多个第二掺杂区E1、E2……E8的每个和第三掺杂区B之间。

一般而言，ESD保护结构200可以包括衬底314，并且所述多个第一掺杂区C1、C2……C8可以形成所述多个晶体管202_1、202_2……202_8的第一端子。所述多个第一掺杂区C1、C2……C8可以形成于衬底314中。所述多个第二掺杂区E1、E2……E8可以形成所述多个晶体管202_1、202_2……202_8的第二端子。所述多个第二掺杂区E1、E2……E8可以形成于所述衬底中。可以使所述多个晶体管202_1、202_2……202_8的第一掺杂区C1、C2……C8和所述多个晶体管202_1、202_2……202_8的第二掺杂区E1、E2……E8按交替的模式布置。所述多个晶体管202_1、202_2……202_8的每个第一掺杂区C1、C2……C8可以面向属于同一晶体管的第二掺杂区E1、E2……E8，并且还可以面向所述多个晶体管202_1、202_2……202_8中的另外的晶体管的至少一个另外的第二掺杂区E1、E2……E8。所述第三掺杂区B可以围绕所述多个第一掺杂区C1、C2……C8以及所述多个第二掺杂区E1、E2……E8，以形成所述多个晶体管202_1、202_2……202_8的公共第三端子。所述第三掺杂区B可以形成于衬底314中。还可以将ESD保护结构200称为集成电路或半导体器件。

如连同图2和图3图示的，所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8可以具有方形。在其它实施例中，所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8的形状可以是不同的。例如，所述多个第一掺杂区C1、C2……C8和多个第二掺杂区E1、E2……E8可以具有矩形、八边形、六边形、多边形、圆形或椭圆形。

如连同图2和图3图示和描述的，所述多个第一掺杂区E1、E2……E8和多个第二掺杂区C1、C2……C8可以按交替的模式布置。在连同图2和图3图示和描述的4×4阵列中，使多个第一掺杂区C1、C2……C8的每个第一掺杂区紧挨着与该第一掺杂区属于同一晶体管的第二掺杂区放置。此外，使所述多个第一掺杂区C1、C2……C8中的每个第一掺杂区相邻所述多个第二掺杂区E1、E2……E8中的至少一个另外的第二掺杂区放置。这个另外的第二掺杂区属于另外的晶体管。这意味着，在所述多个第一掺杂区C1、C2……C8的任何第一掺杂区上接收到的ESD电流可以分割，并且通过所述多个第二掺杂区E1、E2……E8中的至少两个第二掺杂区消散。

在连同图2和图3图示和描述的实施例中，在ESD保护结构200的每个行内和每个列内，所述多个第一掺杂区C1、C2……C8和所述多个第二掺杂区E1、E2……E8的放置顺序是：第一掺杂区－第二掺杂区－第一掺杂区－第二掺杂区，或者：第二掺杂区－第一掺杂区－第二掺杂区－第一掺杂区。这意味着，每个第一掺杂区仅与第二掺杂区邻近，并且每个第二掺杂区仅与第一掺杂区邻近。在其它实施例中，所述多个第一掺杂区C1、C2……C8和所述多个第二掺杂区E1、E2……E8的交替布置可以是不同的。例如，ESD保护结构200可以包括与所述多个第一掺杂区C1、C2……C8中的另外的第一掺杂区邻近的所述多个第一掺杂区C1、C2……C8中的至少一个第一掺杂区。此外或可替代地，所述多个第二掺杂区E1、E2……E8中的至少一个第二掺杂区可以邻近所述多个第二掺杂区E1、E2……E8中的另外的第二掺杂区。

如连同图2和图3的图示和描述的，可以仅仅将一个触点210和310设置在所述多个第一掺杂区C1、C2……C8以及所述多个第二掺杂区E1、E2……E8中的每个上或者上面或者上方。在其它实施例中，可以将多个触点放置在所述多个第一掺杂区C1、C2……C8以及所述多个第二掺杂区E1、E2……E8上或者上面或者上方以改进电连接。

在连同图1-3图示和描述的实施例中，ESD保护结构100和200可以包括多个npn型BJT。在其它实施例中，ESD保护结构100和200可以包括其它类型的晶体管。例如，ESD保护结构100和200可以包括多个pnp型BJT或者多个CMOS晶体管。

图4示出了示范性集成电路418的示意性电路图。集成电路418包括多个ESD保护电路422、424和426以及半导体电路420。所述多个ESD保护电路422、424和426中的每个可以包括任何本文中描述的ESD保护结构，包括如连同图1-3图示并描述的ESD保护结构100和200之一。将所述多个ESD保护电路422、424和426以及半导体电路420耦合至集成电路418的端子404、406、428、430、432和434。端子404、406、428、430、432和434可以是集成电路418的外部端子，并且可以将半导体电路420经由外部端子404、406、428、430、432和434耦合至外部电路。外部端子404、406、428、430、432和434可以是向半导体电路420供应电压的电源引脚和/或传送通往或来自半导体电路420的输入或输出信号的I/O引脚。将多个ESD保护电路422、424和426耦合在外部引脚404、406、428、430、432和434与半导体电路420之间以缓解由在外部引脚404、406、428、430、432和434处接收到的ESD脉冲引起的损害。

在实施例中，如连同图4图示并描述的，端子404、406、428、430、432和434是外部引脚。在另一实施例中，端子404、406、428、430、432和434可以是集成电路内的内部节点或者是未实施在所述集成电路上的分立器件之间的节点。

结语

出于本公开和所附权利要求的目的，使用术语“耦合”和“连接”来描述各个元件如何对接。各个元件的这样描述的对接可以是直接的或者间接的。尽管已用对结构特征和/或方法行为特定的语言描述了主题，但是要理解在所附权利要求中定义的主题不一定限制于所描述的特定特征或行为。相反，特定特征和行为是作为实施权利要求的例子形式公开的。对不同实施方式和权利要求的各种特征进行组合以产生其变型是在本公开的范围内。

Claims

1.一种ESD保护结构，包括：

形成多个晶体管的第一端子的第一导电类型的多个第一掺杂区，其中，所述多个第一掺杂区形成在衬底中，

形成所述多个晶体管的第二端子的第一导电类型的多个第二掺杂区，其中，所述多个第二掺杂区形成在所述衬底中，

其中，所述多个第一掺杂区中的每个沿第一维度按交替的模式与多个第二掺杂区中的一个相邻布置，并且所述多个第一掺杂区中的每个还沿不同于所述第一维度的第二维度按交替的模式与多个第二掺杂区中的另一个相邻布置，以及

与所述第一导电类型相反的第二导电类型的第三掺杂区，形成在所述衬底中并围绕所述多个第一掺杂区和所述多个第二掺杂区以形成所述多个晶体管的公共第三端子，

其中，所述多个第一掺杂区相互耦合以形成所述ESD保护结构的第一端子，并且

其中，所述多个第二掺杂区相互耦合以形成所述ESD保护结构的第二端子。

2.根据权利要求1所述的ESD保护结构，其中，所述ESD保护结构配置为消散在所述ESD保护结构的第一端子和所述ESD保护结构的第二端子中的至少一个上接收到的ESD事件。

3.根据权利要求1所述的ESD保护结构，还包括转移结构，其中，所述转移结构耦合在所述多个晶体管的公共第三端子与所述ESD保护结构的第一端子和所述ESD保护结构的第二端子之一之间。

4.根据权利要求1所述的ESD保护结构，其中，所述多个晶体管是多个双极结型晶体管（BJT），

其中，所述多个第一掺杂区是多个集电极区，

其中，所述多个第二掺杂区是多个发射极区，并且

其中，所述第三掺杂区是基极区。

5.根据权利要求4所述的ESD保护结构，其中，所述多个BJT并联耦合。

6.根据权利要求1所述的ESD保护结构，还包括多个触点，所述多个触点包括在所述第三掺杂区内，其中，所述第三掺杂区局限于经由所述多个触点而被接触。

7.根据权利要求1所述的ESD保护结构，其中，所述第一维度包括横越所述衬底的表面的第一方向，并且

其中，所述第二维度包括横越所述衬底的表面的不同于所述第一方向的第二方向。

8.根据权利要求1所述的ESD保护结构，还包括布置在所述多个第一掺杂区中的每个、所述多个第二掺杂区中的每个和所述第三掺杂区之间的多个隔离区。

9.根据权利要求1所述的ESD保护结构，其中，所述衬底是半导体阱。

10.一种集成电路，包括：

单个区域的阵列，该阵列包括行和列，每一行和每一列都包括在集电极区与发射极区之间交替的一系列单个区域；

多个双极结型晶体管（BJT），每个BJT包括：

来自单个区域的阵列的集电极区之一，

来自单个区域的阵列的发射极区中的一个相邻发射极区，以及

公共基极区，其中所述公共基极区围绕单个区域的阵列，并且其中所述公共基极区形成所述多个BJT中每一个的公共基极端子，

其中，所述多个集电极区相互电互连以形成公共集电极端子，以及其中由公共基极区围绕的每个集电极区是多个集电极区中的一个，并且

其中所述多个发射极区相互电互连以形成公共发射极端子，并且其中由公共基极区围绕的每个发射极区是多个发射极区中的一个。

11.根据权利要求10所述的集成电路，其中，所述多个BJT的每个集电极区与属于同一BJT的发射极区相邻放置，并且与所述多个BJT中的另外的BJT的至少一个另外的发射极区相邻放置。

12.根据权利要求10所述的集成电路，还包括多个基极触点，所述多个基极触点包括在所述公共基极区内，其中所述公共基极区局限于经由所述多个基极触点而被接触。

13.根据权利要求10所述的集成电路，还包括转移结构，其中，所述转移结构耦合在所述公共基极端子与所述公共集电极端子和所述公共发射极端子之一之间。

14.根据权利要求10所述的集成电路，其中，所述多个BJT配置为消散在所述公共集电极端子和所述公共发射极端子中的至少一个上接收到的ESD事件。

15.根据权利要求10所述的集成电路，其中，所述多个集电极区和所述多个发射极区是第一导电类型，并且

其中，所述公共基极区是与所述第一导电类型相反的第二导电类型。

16.根据权利要求10所述的集成电路，还包括布置在所述多个集电极区的每个、所述多个发射极区的每个和所述公共基极区之间的多个隔离区。

17.一种半导体器件，包括：

形成多个晶体管的第一端子的多个第一掺杂区，

形成所述多个晶体管的第二端子的多个第二掺杂区，以及

第三掺杂区，围绕所述多个第一掺杂区和多个第二掺杂区以形成所述多个晶体管的公共第三端子，

其中，所述多个第一掺杂区的每个沿第一维度按交替的模式与多个第二掺杂区中的一个相邻布置，并且所述多个第一掺杂区中的每个沿不同于所述第一维度的第二维度按交替的模式与多个第二掺杂区中的另一个相邻布置，使得在所述多个第一掺杂区的任何一个上接收到的ESD放电电流通过所述多个第二掺杂区中的至少两个消散，

其中，所述多个第一掺杂区相互耦合以形成公共第一端子，并且

其中，所述多个第二掺杂区相互耦合以形成公共第二端子。

18.根据权利要求17所述的半导体器件，还包括转移结构，其中，所述转移结构耦合在所述公共第三端子与所述公共第一端子和所述公共第二端子之一之间。

19.根据权利要求17所述的半导体器件，其中，所述多个晶体管是多个双极结型晶体管（BJT），

其中，所述多个第一掺杂区是多个集电极区，

其中，所述多个第二掺杂区是多个发射极区，并且

其中，所述第三掺杂区是基极区。

20.根据权利要求19所述的半导体器件，其中，所述多个BJT并联耦合。

21.根据权利要求17所述的半导体器件，还包括多个触点，所述多个触点包括在所述第三掺杂区内，其中，所述第三掺杂区局限于经由所述多个触点而被接触。

22.根据权利要求17所述的半导体器件，其中，所述多个第一掺杂区和所述多个第二掺杂区是第一导电类型，并且

其中，所述第三掺杂区是与所述第一导电类型相反的第二导电类型。