CN103888132A - 一种产生i/q两路正交时钟的电路及方法 - Google Patents

Abstract

本发明公开了一种产生I/Q两路正交时钟的电路及方法，其中电路包括：鉴频鉴相模块PFD、延迟线模块和相位控制模块，其中：输入时钟CLK_0和输出时钟CLK_90作为PFD的输入，PFD的输出作为相位控制模块的输入，相位控制模块输出作为延迟线模块的输入，延迟线模块的输出为输出时钟CLK_90。通过本发明实施例通过基于延迟线的I/Q两路时钟产生电路，可以实现较精准的90度相差时钟产生，并且具有低成本，性能可靠等优势，具有良好的设计优越性。

Description

一种产生I/Q两路正交时钟的电路及方法

技术领域

本发明涉及RFID技术领域，具体涉及一种产生I/Q两路正交时钟的电路及方法。

背景技术

射频识别（Radio Frequency Identification，RFID）技术是自动识别技术在无线电技术方面的具体应用与发展。射频识别系统包括读写器和应答器（也称电子标签）两个部分，通过读写器发射一定频率的射频信号，实现对附着有电子标签的各类物体或设备（人员、物品）在不同状态（移动、静止或恶劣环境）下的自动识别。射频识别技术由于其非接触性、方便快捷、存储信息量大等优点而日益广泛地应用于物流管理、交通管理、门禁系统、生产自动化等众多领域。

根据电子标签的供电方式不同，电子标签可分为无源和有源两种。而对于无源电子标签，其是通过自身的标签天线感应读写器发射的电磁波进而产生整个标签芯片的工作电源。然而，在非接触式射频识别的通信过程中，无源电子标签返回到读写器上的10%调制深度的通信信号容易被噪声以及天线匹配等原因造成数据堙没。读写器接收端数据采样性能很大程度上取决于I/Q两相采样时钟的质量。

目前通常采用锁相环（PLL）实现I/Q两相时钟，如图1中所示，锁相环由鉴频/鉴相器（PFD），电荷泵（CP），低通滤波器（LPF），压控振荡器（VCO）以及分频器（DIV）等基本模块构成。典型的PLL需要占用较大的芯片面积，增加了芯片设计制造成本。为了实现低成本可靠的阅读器接收端，则需要设计性能良好的低成本I/Q正交时钟产生电路。

发明内容

本发明提供了一种产生I/Q两路正交时钟的电路及方法，采用减缓的延迟线结构，实现较精准的90度相差时钟产生。

本发明提供了一种产生I/Q两路正交时钟的电路，包括：鉴频鉴相模块PFD、延迟线模块和相位控制模块，其中：

输入时钟CLK_0和输出时钟CLK_90作为PFD的输入，PFD的输出作为相位控制模块的输入，相位控制模块输出作为延迟线模块的输入，延迟线模块的输出为输出时钟CLK_90。

所述相位控制模块的输出为使能信号和延迟线控制信号，所述使能信号和延迟控制信号分别为延迟线模块的输入。

相应的，本发明还提供了一种产生I/Q两路正交时钟的方法，包括如下步骤：

通过鉴相器PFD来鉴定输入时钟CLK_0和CLK_90的相位是否达到180度；

如果未达到180度时，则通过相位控制模块控制使能延迟线模块增加输入时钟CLK_0和CLK_90两端口的延迟相位差；

当输入时钟CLK_0和CLK_90两者的相位差达到180度或者180度以上时，相位控制模块停止延迟线模块继续增加延迟，并将所使用的延迟线长度减半并输出时钟。

在本发明通过对延迟线的仔细调试，可以通过将CLK_0和CLK_90两端口的时钟相位较精准地控制在90度左右。

本发明实施例通过基于延迟线的I/Q两路时钟产生电路，可以实现较精准的90度相差时钟产生，并且具有低成本，性能可靠等优势，具有良好的设计优越性。由于本文所提专利结构均采用数字电路中的基本单元，所以不论电路结构还是版图都可以很小的面积实现较精准的相差为90度的I/Q两路时钟。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是现有技术中的PLL两相时钟产生电路原理图；

图2是本发明实施例中的产生I/Q两路正交时钟的电路原理图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明实施例采用简化的延迟线的结构，图2示出了本发明实施例中的正交时钟产生电路原理图，该结构由鉴频鉴相器（PFD），延迟线（Delay_line）和相位控制（Phase180_Control）三个模块组成，其中：输入时钟CLK_0和输出时钟CLK_90作为鉴频鉴相器模块的输入，鉴频鉴相器模块的输出作为相位控制模块的输入，相位控制模块的输出为使能信号（Enable）和延迟线控制信号（Cell[6:0]），Enable和Cell[6:0]分别是延迟线模块（Delay_line）的使能控制信号和延迟线长度控制信号，延迟线模块的输出为时钟信号为CLK_90。

在具体产生I/Q两路正交时钟的方法过程中，通过鉴相器（PFD）来鉴定输入时钟CLK_0和CLK_90的相位是否达到180度，如果未达到180度，则通过相位控制模块（Phase180_Control）来控制使能延迟线模块（Delay_line），来增加CLK_0和CLK_90两端口的延迟相位差；当CLK_0和CLK_90两者的相位差达到180度或者180度以上时（即恰好达到或刚刚超过180度时），相位控制模块（Phase180_Control）停止延迟线模块（Delay_line）继续增加延迟，并将所使用的延迟线长度减半并输出时钟，此时两端口的相位约为90度。通过对延迟线的仔细调试，可以通过将CLK_0和CLK_90两端口的时钟相位较精准地控制在90o左右。由于本文所提专利结构均采用数字电路中的基本单元，所以不论电路结构还是版图都可以很小的面积实现较精准的相差为90o的I/Q两路时钟。

综上，在本发明通过基于延迟线的I/Q两路时钟产生电路，可以实现较精准的90度相差时钟产生，并且具有低成本，性能可靠等优势，具有良好的设计优越性。由于本文所提专利结构均采用数字电路中的基本单元，所以不论电路结构还是版图都可以很小的面积实现较精准的相差为90度的I/Q两路时钟

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：只读存储器（ROM，Read Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁盘或光盘等。

以上对本发明实施例所提供的产生I/Q两路正交时钟的电路及方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (3)

1.一种产生I/Q两路正交时钟的电路，其特征在于，包括：鉴频鉴相模块PFD、延迟线模块和相位控制模块，其中：

输入时钟CLK_0和输出时钟CLK_90作为PFD的输入，PFD的输出作为相位控制模块的输入，相位控制模块输出作为延迟线模块的输入，延迟线模块的输出为输出时钟CLK_90。

2.如权利要求1所述的实现I/Q两路时钟的正交时钟产生电路，其特征在于，所述相位控制模块的输出为使能信号和延迟线控制信号，所述使能信号和延迟控制信号分别为延迟线模块的输入。

3.一种产生I/Q两路正交时钟的方法，其特征在于，包括如下步骤：

通过鉴相器PFD来鉴定输入时钟CLK_0和CLK_90的相位差是否达到180度；

如果未到达180度时，则通过相位控制模块控制使能延迟线模块增加输入时钟CLK_0和CLK_90两端口的延迟相位差；

当输入时钟CLK_0和CLK_90两者的相位差达到180度或者180度以上时，相位控制模块停止延迟线模块继续增加延迟，并将所使用的延迟线长度减半并输出时钟。