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CN103811503A - 阵列基板及制备方法、显示面板 - Google Patents

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CN103811503A
CN103811503A CN201410057337.6A CN201410057337A CN103811503A CN 103811503 A CN103811503 A CN 103811503A CN 201410057337 A CN201410057337 A CN 201410057337A CN 103811503 A CN103811503 A CN 103811503A
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CN
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thin film
film transistor
oxide thin
drain
patterning process
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CN201410057337.6A
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English (en)
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蒋学兵
林琳
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BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
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Publication date
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Priority to PCT/CN2014/084530 priority patent/WO2015123975A1/zh
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Abstract

本发明公开了一种阵列基板及其制作方法、显示面板，能够减小薄膜晶体管的漏电流，用以改善显示面板的画面闪烁、串扰和残像等现象，提高显示性能。所述阵列基板包括：衬底基板，所述衬底基板上的栅线、数据线以及多个像素单元，每个所述像素单元包括第一氧化物薄膜晶体管和像素电极，其特征在于，每个所述像素单元还包括至少一个与第一氧化物薄膜晶体管串联的第二氧化物薄膜晶体管，所述像素电极与第二氧化物薄膜晶体管的漏极相连，所述第二氧化物薄膜晶体管的源极与所述第一氧化物薄膜晶体管的漏极相连，所述第一氧化物薄膜晶体管的源极与所述数据线相连，所述第二氧化物薄膜晶体管与所述第一氧化物薄膜晶体管串联，增加了像素电极与数据线之间的关态电阻。本发明实施例适用于显示技术领域。

Description

阵列基板及制备方法、显示面板
技术领域
本发明总体上涉及液晶显示技术领域，具体涉及一种阵列基板及其制作方法、显示面板。
背景技术
薄膜晶体管（Thin Film Transistor，TFT）漏电路径主要有液晶电容漏电和TFT漏电，前者是由像素电极漏电至公共电极，后者由像素电极漏电至数据线，因此后者的漏电会与数据线上的电压有关。TFT器件本身的漏电流导电机制主要是沟道热离子发射形成的空穴电流，传统的非晶硅产品的漏电流会在光照的条件下剧增加。
铟镓锌氧化物（Indium Gallium Zinc Oxide，IGZO）是新一代用于TFT有源层的材料，IGZO解决了传统TFT的缺陷：晶体尺寸更小，可以使设备更轻薄，全透明，对可见光不敏感，能够大大增加元件的开口率，提高亮度，降低功耗。此外，电子迁移率方面，其载流子迁移率是非晶硅的5～10倍，临界电压飘移几乎一致，比传统材料提升了20～50倍，因此开态电流特性良好，进步非常明显，在面板的主要性能参数上，IGZO面板比传统TFT面板有了全面的提升。
为了减少氧化物有源层的光接触面积，减小光致漏电流，氧化物TFT一般采用遮光型结构，如图1、图2所示，栅线102位于氧化物有源层104、源极106和漏极107的下方，这样栅线102遮挡住了源极106和漏极107的沟道内形成的氧化物有源层104，从而能够有效降低光照时电子空穴对产生的概率，因此漏电流（关态电流）受光照的影响较小。然而，这种遮光型结构的氧化物TFT，源极106和漏极107直接与氧化物有源层104接触，这样会导致氧化物有源层104内空穴流入源极106和漏极107，以及源极106和漏极107的电子流入有源层104中的几率增大，从而加强“漏极→氧化物TFT有源层→源极”这一漏电路径，不利于保持已存储的电荷，导致面板画质下降。
发明内容
（一）要解决的技术问题
针对上述缺陷，本发明要解决的技术问题是如何减小在TFT关断时的漏电流。
（二）技术方案
为解决上述问题，一种阵列基板，包括：衬底基板，设置于所述衬底基板上的栅线、数据线以及多个像素单元，每个所述像素单元包括第一氧化物薄膜晶体管和像素电极，其特征在于，每个所述像素单元还包括至少一个与第一氧化物薄膜晶体管串联的第二氧化物薄膜晶体管，所述像素电极与所述第二氧化物薄膜晶体管的漏极相连，所述第二氧化物薄膜晶体管的源极与所述第一氧化物薄膜晶体管的漏极相连，所述第一氧化物薄膜晶体管的源极与所述数据线相连。
进一步地，所述阵列基板具体包括：
设置在所述衬底基板上的所述栅线；
设置在所述栅线上的栅绝缘层和氧化物有源层；
设置在所述栅绝缘层和氧化物有源层上的刻蚀阻挡层；
设置在所述刻蚀阻挡层上方的所述第一氧化物薄膜晶体管的源极和漏极、第二氧化物薄膜晶体管的源极和漏极；
设置在所述源极和漏极上的钝化层；
其中，所述第二氧化物薄膜晶体管的漏极与所述像素单元中延伸至所述第二氧化物薄膜晶体管的漏极的所述像素电极相连。
进一步地，所述阵列基板具体包括：
设置在所述衬底基板上的氧化物有源层；
设置在所述氧化物有源层上的刻蚀阻挡层；
设置在所述刻蚀阻挡层上方的所述第一氧化物薄膜晶体管的源极和漏极、第二氧化物薄膜晶体管的源极和漏极；
设置在所述源极和漏极上的栅绝缘层；
设置在所述栅绝缘层上的所述栅线；
设置在所述栅线上的钝化层；
其中，所述第二氧化物薄膜晶体管的漏极与所述像素单元中延伸至所述第二氧化物薄膜晶体管的漏极的所述像素电极相连。
进一步地，所述阵列基板上还设置有公共电极和公共电极线，所述公共电极与所述公共电极线相连。
进一步地，所述公共电极和所述像素电极异层设置，处于相对上层的所述像素电极或所述公共电极具有狭缝状结构；处于相对下层的所述像素电极或所述公共电极具有狭缝状结构或板状结构；或
所述公共电极和所述像素电极同层设置，所述像素电极和所述公共电极均具有狭缝状结构。
进一步地，所述氧化物有源层为铟镓锌氧化物。
为解决上述问题，本发明还提供了一种显示面板，所述显示面板包括上述的阵列基板。
为解决上述问题，本发明还提供了一种阵列基板的制备方法，该方法包括：
通过构图工艺，在所述衬底基板上形成栅线、数据线、以及多个像素单元，每个所述像素单元包括第一氧化物薄膜晶体管和像素电极，其特征在于，每个所述像素单元还包括至少一个与所述第一氧化物薄膜晶体管串联的第二氧化物薄膜晶体管，所述像素电极与所述第二氧化物薄膜晶体管的漏极相连，所述第二氧化物薄膜晶体管的源极与所述第一氧化物薄膜晶体管的漏极相连，所述第一氧化物薄膜晶体管的源极与所述数据线相连。
进一步地，该方法具体包括:
通过第一次构图工艺，在衬底基板上形成包括栅线的图案；
通过第二次构图工艺，在经过第一次构图工艺的衬底基板上形成包括栅绝缘层、第一氧化物薄膜晶体管的有源层、以及第二氧化物薄膜晶体管的有源层的图案，所述氧化物有源层的图案位于栅线上方；
通过第三次构图工艺，在经过第二次构图工艺的衬底基板上形成包括刻蚀阻挡层的图案；
通过第四次构图工艺，在经过第三次构图工艺的衬底基板上形成包括数据线、第一氧化物薄膜晶体管的源极和漏极、以及第二氧化物薄膜晶体管的源极和漏极的图案；
通过第五次构图工艺，在经过第四次构图工艺的衬底基板上形成包括钝化层的图案；
通过第六次构图工艺，在经过第五次构图工艺的衬底基板上形成包括像素电极的图案，所述像素电极延伸至所述第二氧化物薄膜晶体管的漏极并与所述第二氧化物薄膜晶体管的漏极相连。
进一步地，该方法具体包括:
通过第一次构图工艺，在衬底基板上形成包括第一氧化物薄膜晶体管的有源层和第二氧化物薄膜晶体管的有源层的图案；
通过第二次构图工艺，在经过第一次构图工艺的衬底基板上形成包括刻蚀阻挡层的图案；
通过第三次构图工艺，在经过第二次构图工艺的衬底基板上形成包括数据线、第一氧化物薄膜晶体管的源极和漏极、以及第二氧化物薄膜晶体管的源极和漏极的图案；
通过第四次构图工艺，在经过第三次构图工艺的衬底基板上形成包括栅绝缘层栅线的图案，所述栅线的图案位于氧化物有源层的上方；
通过第五次构图工艺，在经过第四次构图工艺的衬底基板上形成包括钝化层的图案；
通过第六次构图工艺，在经过第五次构图工艺的衬底基板上形成包括像素电极的图案，所述像素电极延伸至所述第二氧化物薄膜晶体管的漏极并与所述第二氧化物薄膜晶体管的漏极。
进一步地，在形成所述栅线的图案的同一构图工艺中，还包括：与栅线同步地形成公共电极线。
（三）有益效果
本发明提供的阵列基板及制备方法、显示面板中，由于设置有与第一氧化物薄膜晶体管串联的第二氧化物薄膜晶体管，增加了像素电极与数据线之间的关态电阻，能够减小薄膜晶体管的关态漏电流，从而可改善显示面板的画面闪烁、串扰和残像等现象，提高显示性能。
附图说明
图1为现有技术提供的氧化物TFT阵列基板的俯视结构示意图；
图2为现有技术提供的氧化物TFT阵列基板沿栅线上的A-A'向剖视结构示意图；
图3为本发明实施例提供的氧化物TFT阵列基板的俯视结构示意图；
图4为本发明实施例提供的氧化物TFT阵列基板沿栅线上的A-A'向剖视结构示意图；
图5为本发明实施例提供的氧化物TFT阵列基板的制作方法的第一次构图工艺后的结构示意图；
图6为本发明实施例提供的氧化物TFT阵列基板的制作方法的第二次构图工艺后的结构示意图；
图7为本发明实施例提供的氧化物TFT阵列基板的制作方法的第三次构图工艺后的结构示意图；
图8为本发明实施例提供的氧化物TFT阵列基板的制作方法的第四次构图工艺后的结构示意图。
图9为本发明实施例提供的氧化物TFT阵列基板的制作方法的第五次构图工艺后的结构示意图。
图10为本发明实施例提供的氧化物TFT阵列基板的制作方法的第六次构图工艺后的结构示意图。
图11（a）到图11（h）为本发明实施例提供的氧化物TFT阵列基板的制作流程示意图（半色调掩模技术）。
图12为本发明实施例提供的氧化物TFT阵列基板电路原理图。
附图标记说明：
100:衬底基板；101:公共电极层；102：栅线/栅极；103：公共电极线；104：第一氧化物有源层；105：数据线；106：第一源极；107：第一漏极；108：像素电极上的狭缝；109：像素电极；110：栅绝缘层；111：刻蚀阻挡层；112：钝化层；200:衬底基板；201:公共电极层；202：栅线/栅极；203：公共电极线；204：第一氧化物有源层；204’：第二氧化物有源层；205：数据线；206：第一源极；206’：第二源极；207：第一漏极；207’：第二漏极；208：像素电极层；209：像素电极层上的狭缝；210：栅绝缘层；211：刻蚀阻挡层；212：钝化层。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。
需要说明的是：本发明实施例的“上”“下”只是参考附图对本发明实施例进行说明，不作限定用语。在本发明实施例的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。
本实施例示例性地，以高级超维场转换（Advanced DimensionSwitch，ADS）型的氧化物TFT阵列基板的结构为例，具体描述该TFT阵列基板的结构。本实施例中所述第一氧化物TFT为原氧化物TFT，所述第一源极和第一漏极为原氧化物TFT的源极和漏极；第二氧化物TFT为本发明实施例所提供的虚拟氧化物TFT，所述第二源极和第二漏极为虚拟氧化物TFT的源极和漏极。
如图3、4所示，本发明提供了一种氧化物TFT阵列基板，包括：衬底基板200，设置于所述衬底基板200上的栅线202、数据线205以及多个像素单元，每个所述像素单元包括第一氧化物TFT、和像素电极208，其中，每个所述像素单元还包括至少一个与第一氧化物TFT串联的第二氧化物TFT，所述像素电极208与所述第二漏极207’相连，所述第二源极206’与所述第一漏极207相连，所述第一源极206与所述数据线205相连。
上述氧化物TFT阵列基板，在现有技术提供只包括第一氧化物TFT的基础上，增加第二氧化物TFT。增加的第二氧化物TFT的作用在于：该第二氧化物TFT增加了像素电极208与数据线205之间关态电阻，能抑制第一氧化物有源层204内空穴流入第一漏极207，以及第一漏极207的电子流入第一氧化物有源层204中的几率，从而有效抑制“漏极→氧化物有源层→源极”的漏电路径，提升面板的显示品质，如图12所示，与第一氧化物TFT串联设置的第二氧化物TFT能够增大TFT的关态电阻（Roff1+Roff2>Roff1），达到减小漏电流的目的。
上述阵列基板具体包括：衬底基板200；设置在衬底基板200上的栅线202；设置在所述栅线202上方的栅绝缘层210；设置在所述栅绝缘层210上位于栅线202上方的第一氧化物有源层图案204和第二氧化物有源层图案204’；设置在所述第一氧化物有源层图案204和第二氧化物有源层图案204’上方的刻蚀阻挡层图案211；设置在所述刻蚀阻挡层图案211上方的所述第一源极图案206、第一漏极图案207、第二源极图案206’和第二漏极图案207’，所述第一源极图案206和第一漏极图案207通过刻蚀阻挡层图案211上的过孔与第一氧化物TFT的有源层图案204相连，所述第二源极图案206’和第二漏极图案207’通过刻蚀阻挡层图案211上的过孔与所述第二氧化物TFT的有源层图案204’相连；设置在所述源极和漏极上方的钝化层212，所述钝化层212设有过孔；其中，所述第二漏极207’与像素单元中延伸至所述第二漏极207’的像素电极层208相连。
需要说明的是，所述刻蚀阻挡层211设有过孔，以用于防止源极、漏极与氧化物有源层之间的接触，该刻蚀阻挡层211在制作氧化物TFT阵列基板过程中，用于防止形成源极和漏极的过程中源极和漏极之间形成的沟道内的氧化物有源层被刻蚀，刻蚀阻挡层211至少覆盖第一源极206和第一漏极207、第二源极206’和第二漏极207’之间的沟道，图4中示例性地示出除源极/漏极与氧化物有源层接触的区域外的栅极202的其它区域都覆盖刻蚀阻挡层211。在实际的制备过程中，刻蚀阻挡层211的图案可视实际制作工艺和要求而定，本发明对此不作具体限定。
需要说明的是，上述基于图3、4所描述的TFT阵列基板的结构仅是以ADS型氧化物TFT阵列基板的底栅结构为例进行说明，但并不限制本发明仅适用于底栅结构的TFT阵列基板，同样适用于顶栅结构等TFT阵列基板。
具体地，本领域所属技术人员很容易得出本发明所提供的底栅结构氧化物TFT阵列基板可以轻易改为顶栅结构氧化物TFT阵列基板，顶栅结构氧化物TFT阵列基板具体包括：衬底基板；设置在衬底基板上的第一氧化物有源层图案和第二氧化物有源层图案；设置在所述第一氧化物有源层图案和第二氧化物有源层图案上方的刻蚀阻挡层图案；设置在所述刻蚀阻挡层图案上方的所述第一源极图案、第一漏极图案、第二源极图案和第二漏极图案，所述第一源极图案和第一漏极图案通过刻蚀阻挡层图案上的过孔与第一氧化物TFT的有源层图案相连，所述第二源极图案和第二漏极图案通过刻蚀阻挡层图案上的过孔与所述第二氧化物TFT的有源层图案相连；设置在所述源极和漏极上方的栅绝缘层；设置在所述栅绝缘层上方的栅线；设置在所述上位于栅线上方的的钝化层，所述钝化层设有过孔；其中，所述第二漏极与像素单元中延伸至所述第二漏极的像素电极层相连。当然，本发明所提供的氧化物TFT阵列基板结构并不局限于本实施例中的所提供的氧化物TFT阵列基板结构，在此不再赘述。
进一步地，所述阵列基板还包括：设置在衬底基板200上公共电极201和公共电极线203，所述公共电极线203与所述公共电极201相连。
进一步地，所述公共电极201和所述像素电极208异层设置，处于相对上层的所述像素电极208或所述公共电极201具有狭缝状结构；处于相对下层的所述像素电极208或所述公共电极201具有板状结构；或所述公共电极201和所述像素电极208同层设置，所述像素电极208和所述公共电极201均具有狭缝状结构。
此外，需要说明的是，上述基于图3、4所描述的TFT阵列基板结构仅是以ADS型氧化物TFT阵列基板为例进行说明，但并不限制本发明仅适用于ADS型氧化物TFT阵列基板，同样适用于扭曲向列（Twisted Nematic，TN）型第一源极206、第一漏极207和第一氧化物TFT的有源层204直接接触的TFT阵列基板，在此本发明不作具体限定。
进一步地，所述氧化物有源层为铟镓锌氧化物。
本发明实施例提供的一种氧化物TFT阵列基板，由于在现有技术提供只包括第一氧化物TFT的基础上，增加第二氧化物TFT，该第二氧化物TFT增加了像素电极与数据线之间的关态电阻，能够抑制“漏极→氧化物有源层→源极”的漏电路径，提升面板的显示品质；另一个角度，与第一氧化物TFT串联设置的第二氧化物TFT能够增大TFT的关态电阻（Roff1+Roff2>Roff1），达到减小漏电流的目的。
基于上述氧化物TFT阵列基板，本发明实施例还提供了一种显示面板，该显示面板包括上述氧化物TFT阵列基板。
基于上述氧化物TFT阵列基板，本发明实施例还提供了一种氧化物TFT阵列基板的制备方法，该方法包括：通过构图工艺，在所述阵列基板上形成栅线202、数据线205、以及多个像素单元，每个所述像素单元包括第一氧化物薄膜晶体管和像素电极208，其中，每个所述像素单元还包括至少一个与所述第一氧化物薄膜晶体管串联的第二氧化物薄膜晶体管，所述像素电极208与所述第二漏极207’相连，所述第二源极206’与所述第一漏极207相连，所述第一源极206与所述数据线205相连。
具体的，本发明实施例以底栅型ADS型氧化物TFT阵列基板的制备方法为例进行详细描述，具体方法如下所述。需要说明的是，本发明实施例提供的构图工艺包括曝光、显影、刻蚀、灰化等主要工艺。
S1、通过第一次构图工艺，在衬底基板200上形成包括公共电极201、栅线202和公共电极线203的图案。
具体的，在第一次构图工艺过程中，首先在衬底基板200上栅金属层薄膜，然后在涂布有栅金属层的衬底基板200上形成光刻胶。如图11（a）到（h）所示，利用半色调掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶保留区域对应公共电极201、栅线202和公共电极线203的区域；所述光刻胶去除区域对应所述像素单元中的除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的栅金属层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，形成如图11（a）到（h）所示的公共电极201、栅线202和公共电极线203的图案。如图5所示，露出栅线202的图案，形成栅线202。
S2、通过第二次构图工艺，在经过第一次构图工艺的衬底基板200上形成包括栅绝缘层210、第一氧化物有源层204和第二氧化物有源层204’的图案。其中，所述氧化物有源层的图案位于栅线202上方。
具体的，在第二次构图工艺的过程中，首先在经过第一次构图工艺的衬底基板200上涂布栅绝缘层薄膜和氧化物有源层薄膜。然后在涂布有栅绝缘层薄膜和氧化物有源层薄膜的衬底基板200上形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应第一氧化物TFT的有源层204和第二氧化物TFT的有源层204’的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的氧化物有源层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，如图6所示，露出第一氧化物TFT的有源层204和第二氧化物TFT的有源层204’的图案，形成栅绝缘层210和氧化物有源层。
S3、通过第三次构图工艺，在经过第二次构图工艺的衬底基板200上形成包括刻蚀阻挡层211的图案。
具体的，在第三次构图工艺的过程中，首先在经过第二次构图工艺的衬底基板200上涂布刻蚀阻挡层薄膜，然后在涂布有刻蚀阻挡层薄膜的衬底基板200形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应刻蚀阻挡层211的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的刻蚀阻挡层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，如图7所示，露出刻蚀阻挡层211的图案，形成刻蚀阻挡层211。
S4、通过第四次构图工艺，在经过第三次构图工艺的衬底基板200上形成包括数据线205、第一源极206、第一漏极207、第二源极206’和第二漏极207’的图案。
具体的，在第四次构图工艺的过程中，首先在经过第三次构图工艺的衬底基板200上涂布源漏金属层薄膜，然后在涂布有源漏金属层薄膜的衬底基板200形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应数据线205、第一源极206、第一漏极207、第二源极206’和第二漏极207’的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的刻蚀阻挡层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，形成如图3所示的数据线205、第一源极206、第一漏极207、第二源极206’和第二漏极207’的图案。如图8所示，露出源极、漏极的图案，形成源极、漏极。
S5、通过第五次构图工艺，在经过第四次构图工艺的衬底基板200上形成包括钝化层212的图案。
具体的，在第五次构图工艺的过程中，首先在经过第四次构图工艺的衬底基板200上涂布钝化层薄膜，然后在涂布有钝化层薄膜的衬底基板200形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应钝化层212的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域，具体的所述光刻胶完全去除区域包括栅线引线过孔和数据线引线过孔。利用刻蚀工艺去除掉光刻胶完全去除区域上的钝化层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，如图8所示，形成钝化层207的图案、栅线引线过孔和数据线引线过孔，其中栅线引线过孔和数据线引线过孔图中未示出。
S6、通过第六次构图工艺，在经过第五次构图工艺的衬底基板200上形成包括像素电极208的图案，所述像素电极208延伸至所述第二漏极207’并与所述第二漏极207’相连。
具体的，在第六次构图工艺的过程中，首先在经过第五次构图工艺的衬底基板200上涂布透明导电层薄膜，然后在涂布有透明导电层薄膜的衬底基板200形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应像素电极208的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的透明导电层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，如图9所示，形成具有狭缝209的像素电极208。
进一步地，本领域所属技术人员很容易得出本发明所提供的底栅结构氧化物TFT阵列基板可以轻易改为顶栅结构氧化物TFT阵列基板，与底栅结构氧化物TFT阵列基板结构制备方法步骤不同，顶栅结构氧化物TFT阵列基板制备方法具体包括：
S1’、通过第一次构图工艺，在衬底基板上形成包括第一氧化物有源层、第二氧化物有源层和公共电极的图案。
具体的，在第一次构图工艺的过程中，首先在衬底基板上涂布透明导电薄膜、氧化物有源层薄膜。然后在涂布有透明导电薄膜、氧化物有源层薄膜的衬底基板上形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应第一氧化物TFT的有源层和第二氧化物TFT的有源层的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的氧化物有源层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，形成公共电极、第一氧化物TFT的有源层和第二氧化物TFT的有源层的图案。
S2’、通过第二次构图工艺，在经过第一次构图工艺的衬底基板上形成包括刻蚀阻挡层的图案。
具体的，在第二次构图工艺的过程中，首先在经过第一次构图工艺的衬底基板上涂布刻蚀阻挡层薄膜，然后在涂布有刻蚀阻挡层薄膜的衬底基板形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应刻蚀阻挡层的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的刻蚀阻挡层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，形成刻蚀阻挡层的图案。
S3’、通过第三次构图工艺，在经过第二次构图工艺的衬底基板上形成包括数据线、第一源极、第一漏极、第二源极和第二漏极的图案。
具体的，在第三次构图工艺的过程中，首先在经过第二次构图工艺的衬底基板上涂布源、漏金属层薄膜，然后在涂布有源、漏金属层薄膜的衬底基板形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应数据线、第一源极、第一漏极、第二源极和第二漏极的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的刻蚀阻挡层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，形成数据线、第一源极、第一漏极、第二源极和第二漏极的图案。
S4’、通过第四次构图工艺，在经过第三次构图工艺的衬底基板上形成包括栅绝缘层、栅线、和公共电极线的图案。
具体的，在第四次构图工艺的过程中，首先在经过第三次构图工艺的衬底基板上涂布栅绝缘层薄膜和栅金属层薄膜。然后在涂布有栅绝缘层薄膜和栅金属层薄膜的衬底基板上形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应栅金属层薄膜的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的栅金属层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，形成栅绝缘层、栅线和公共电极线的图案。
S5’、通过第五次构图工艺，在经过第四次构图工艺的衬底基板上形成包括钝化层的图案。
具体的，在第五次构图工艺的过程中，首先在经过第四次构图工艺的衬底基板上涂布钝化层薄膜，然后在涂布有钝化层薄膜的衬底基板形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应钝化层的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域，具体的所述光刻胶完全去除区域包括栅线引线过孔和数据线引线过孔。利用刻蚀工艺去除掉光刻胶完全去除区域上的钝化层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，形成钝化层的图案、栅线引线过孔和数据线引线过孔。
S6’、通过第六次构图工艺，在经过第五次构图工艺的衬底基板上形成包括像素电极的图案。
具体的，在第六次构图工艺的过程中，首先在经过第五次构图工艺的衬底基板上涂布透明导电层薄膜，然后在涂布有透明导电层薄膜的衬底基板形成光刻胶。利用掩模板对光刻胶进行曝光、显影后，形成光刻胶完全保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应像素电极的区域；所述光刻胶完全去除区域对应所述像素单元中除所述光刻胶完全保留区域以外的区域。利用刻蚀工艺去除掉光刻胶完全去除区域上的透明导电层薄膜，再利用灰化工艺剥离掉光刻胶完全保留区域的光刻胶，形成具有狭缝的像素电极。
需要说明的是，本发明实施例描述的氧化物TFT阵列基板的制备方法仅示例性的六次构图工艺进行描述，但不能理解为限制本发明仅能采用六次构图工艺实现。其它不同构图工艺次数，能够在所述阵列基板还包括第二氧化物TFT的制备方法，也属于本发明的保护范围。本发明实施例提供的一种氧化物TFT阵列基板的制作方法，在阵列基板上设置有第二氧化物TFT，由于在现有技术提供只包括第一氧化物TFT的基础上，增加第二氧化物TFT，该第二氧化物TFT增加了像素电极与数据线之间的关态电阻，能够抑制“漏极→氧化物有源层→源极”的漏电路径，提升面板的显示品质；另一个角度，与第一氧化物TFT串联设置的第二氧化物TFT能够增大TFT的关态电阻（Roff1+Roff2>Roff1），达到减小漏电流的目的。此外，当氧化物TFT开启时，信号由第一氧化物TFT的有源层传至第一漏极，接着传至第二源极，经第二氧化物TFT的有源层传至第二漏极，再通过像素电极上的钝化层过孔传送至像素电极，最终可在液晶盒内形成横向电场，供液晶偏转，通过控制数据信号，可控制液晶偏转角度，影响面板透过率。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (11)

1.一种阵列基板，包括：衬底基板，设置于所述衬底基板上的栅线、数据线以及多个像素单元，每个所述像素单元包括第一氧化物薄膜晶体管和像素电极，其特征在于，每个所述像素单元还包括至少一个与第一氧化物薄膜晶体管串联的第二氧化物薄膜晶体管，所述像素电极与所述第二氧化物薄膜晶体管的漏极相连，所述第二氧化物薄膜晶体管的源极与所述第一氧化物薄膜晶体管的漏极相连，所述第一氧化物薄膜晶体管的源极与所述数据线相连。
2.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板具体包括：
设置在所述衬底基板上的所述栅线；
设置在所述栅线上的栅绝缘层和氧化物有源层；
设置在所述栅绝缘层和氧化物有源层上的刻蚀阻挡层；
设置在所述刻蚀阻挡层上方的所述第一氧化物薄膜晶体管的源极和漏极、第二氧化物薄膜晶体管的源极和漏极；
设置在所述源极和漏极上的钝化层；
其中，所述第二氧化物薄膜晶体管的漏极与所述像素单元中延伸至所述第二氧化物薄膜晶体管的漏极的所述像素电极相连。
3.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板具体包括：
设置在所述衬底基板上的氧化物有源层；
设置在所述氧化物有源层上的刻蚀阻挡层；
设置在所述刻蚀阻挡层上方的所述第一氧化物薄膜晶体管的源极和漏极、第二氧化物薄膜晶体管的源极和漏极；
设置在所述源极和漏极上的栅绝缘层；
设置在所述栅绝缘层上的所述栅线；
设置在所述栅线上的钝化层；
其中，所述第二氧化物薄膜晶体管的漏极与所述像素单元中延伸至所述第二氧化物薄膜晶体管的漏极的所述像素电极相连。
4.根据权利要求2或3所述的阵列基板，其特征在于，所述阵列基板上还设置有公共电极和公共电极线，所述公共电极与所述公共电极线相连。
5.根据权利要求4所述的阵列基板，其特征在于，所述公共电极和所述像素电极异层设置，处于相对上层的所述像素电极或所述公共电极具有狭缝状结构；处于相对下层的所述像素电极或所述公共电极具有狭缝状结构或板状结构；或
所述公共电极和所述像素电极同层设置，所述像素电极和所述公共电极均具有狭缝状结构。
6.根据权利要求2所述的阵列基板，其特征在于，所述氧化物有源层为铟镓锌氧化物。
7.一种显示面板，其特征在于，所述显示面板包括权利要求1-6任一项所述的阵列基板。
8.一种阵列基板的制备方法，其特征在于，该方法包括：
通过构图工艺，在所述衬底基板上形成栅线、数据线、以及多个像素单元，每个所述像素单元包括第一氧化物薄膜晶体管和像素电极，其特征在于，每个所述像素单元还包括至少一个与所述第一氧化物薄膜晶体管串联的第二氧化物薄膜晶体管，所述像素电极与所述第二氧化物薄膜晶体管的漏极相连，所述第二氧化物薄膜晶体管的源极与所述第一氧化物薄膜晶体管的漏极相连，所述第一氧化物薄膜晶体管的源极与所述数据线相连。
9.根据权利要求8所述的方法，其特征在于，该方法具体包括:
通过第一次构图工艺，在衬底基板上形成包括栅线的图案；
通过第二次构图工艺，在经过第一次构图工艺的衬底基板上形成包括栅绝缘层、第一氧化物薄膜晶体管的有源层、以及第二氧化物薄膜晶体管的有源层的图案，所述氧化物有源层的图案位于栅线上方；
通过第三次构图工艺，在经过第二次构图工艺的衬底基板上形成包括刻蚀阻挡层的图案；
通过第四次构图工艺，在经过第三次构图工艺的衬底基板上形成包括数据线、第一氧化物薄膜晶体管的源极和漏极、以及第二氧化物薄膜晶体管的源极和漏极的图案；
通过第五次构图工艺，在经过第四次构图工艺的衬底基板上形成包括钝化层的图案；
通过第六次构图工艺，在经过第五次构图工艺的衬底基板上形成包括像素电极的图案，所述像素电极延伸至所述第二氧化物薄膜晶体管的漏极并与所述第二氧化物薄膜晶体管的漏极相连。
10.根据权利要求8所述的方法，其特征在于，该方法具体包括:
通过第一次构图工艺，在衬底基板上形成包括第一氧化物薄膜晶体管的有源层和第二氧化物薄膜晶体管的有源层的图案；
通过第二次构图工艺，在经过第一次构图工艺的衬底基板上形成包括刻蚀阻挡层的图案；
通过第三次构图工艺，在经过第二次构图工艺的衬底基板上形成包括数据线、第一氧化物薄膜晶体管的源极和漏极、以及第二氧化物薄膜晶体管的源极和漏极的图案；
通过第四次构图工艺，在经过第三次构图工艺的衬底基板上形成包括栅绝缘层和栅线的图案，所述栅线的图案位于氧化物有源层的上方；
通过第五次构图工艺，在经过第四次构图工艺的衬底基板上形成包括钝化层的图案；
通过第六次构图工艺，在经过第五次构图工艺的衬底基板上形成包括像素电极的图案，所述像素电极延伸至所述第二氧化物薄膜晶体管的漏极并与所述第二氧化物薄膜晶体管的漏极相连。
11.根据权利要求9或10所述的方法，其特征在于，在形成所述栅线的图案的同一构图工艺中，还包括：与栅线同步地形成公共电极线。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015123975A1 (zh) * 2014-02-19 2015-08-27 京东方科技集团股份有限公司 阵列基板及制备方法、显示面板
CN104966696A (zh) * 2015-05-06 2015-10-07 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
WO2016033981A1 (zh) * 2014-09-01 2016-03-10 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
CN107577365A (zh) * 2017-08-24 2018-01-12 京东方科技集团股份有限公司 一种触控显示基板、装置及驱动方法
CN108337905A (zh) * 2016-11-17 2018-07-27 华为技术有限公司 一种阵列基板及其制备方法、液晶显示面板
US10256343B2 (en) 2015-09-30 2019-04-09 Boe Technology Group Co., Ltd. Thin film transistor, array substrate and their manufacturing methods, and display apparatus
CN115497381A (zh) * 2022-09-23 2022-12-20 深圳莱宝高科技股份有限公司 阵列基板、显示面板及显示器
WO2025076647A1 (zh) * 2023-10-08 2025-04-17 京东方科技集团股份有限公司 显示面板及其显示装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200212227A1 (en) * 2016-08-17 2020-07-02 Boe Technology Group Co., Ltd. Thin film transistor, manufacturing method thereof, array substrate, display device
US10212009B2 (en) * 2017-03-06 2019-02-19 Blackberry Limited Modulation for a data bit stream
CN113192980B (zh) * 2018-03-21 2023-06-16 福建华佳彩有限公司 一种阵列基板结构、显示装置及阵列基板结构的制备方法
US10665622B2 (en) * 2018-07-17 2020-05-26 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Manufacturing method of array substrate and array substrate
CN109564916B (zh) * 2018-10-12 2022-06-28 京东方科技集团股份有限公司 用于电子器件的基板、显示装置、制造用于电子器件的基板的方法
JP2021039291A (ja) * 2019-09-05 2021-03-11 株式会社ジャパンディスプレイ 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410164A (en) * 1989-01-18 1995-04-25 Sharp Kabushimi Kaisha Display electrode substrate
US20030112383A1 (en) * 2001-12-14 2003-06-19 Dong-Gyu Kim Liquid crystal display, thin film transistor array panel for liquid crystal display and method of manufacturing the same
CN1550859A (zh) * 1995-02-15 2004-12-01 ��ʽ����뵼����Դ�о��� 液晶显示器件
CN102473736A (zh) * 2009-09-01 2012-05-23 夏普株式会社 半导体装置、有源矩阵基板以及显示装置
CN203707132U (zh) * 2014-02-19 2014-07-09 合肥鑫晟光电科技有限公司 阵列基板、显示面板

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3485667B2 (ja) 1995-01-28 2004-01-13 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置
JP3527034B2 (ja) * 1996-09-20 2004-05-17 株式会社半導体エネルギー研究所 半導体装置
US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
TW543206B (en) * 1999-06-28 2003-07-21 Semiconductor Energy Lab EL display device and electronic device
JP4831885B2 (ja) * 2001-04-27 2011-12-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003051556A (ja) 2001-08-03 2003-02-21 Sanyo Electric Co Ltd 半導体記憶装置
CN1822385B (zh) * 2005-01-31 2013-02-06 株式会社半导体能源研究所 显示装置及含有其的电子设备
KR100688971B1 (ko) * 2006-02-16 2007-03-08 삼성전자주식회사 디스플레이장치
KR100747491B1 (ko) * 2006-02-20 2007-08-08 삼성전자주식회사 디스플레이장치
KR20070122317A (ko) * 2006-06-26 2007-12-31 삼성전자주식회사 액정 모듈, 액정 모듈의 구동 방법 및 액정표시장치
KR101261609B1 (ko) 2006-07-06 2013-05-06 삼성디스플레이 주식회사 박막 트랜지스터, 표시판 및 그 제조 방법
US8723260B1 (en) * 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
WO2011024911A1 (ja) 2009-08-28 2011-03-03 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置
KR101339001B1 (ko) 2012-07-04 2013-12-09 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 제조방법
CN103187423B (zh) 2013-02-04 2016-03-23 合肥京东方光电科技有限公司 一种氧化物薄膜晶体管阵列基板及其制作方法、显示面板
KR102100927B1 (ko) * 2013-08-05 2020-05-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
CN103811503A (zh) 2014-02-19 2014-05-21 合肥鑫晟光电科技有限公司 阵列基板及制备方法、显示面板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410164A (en) * 1989-01-18 1995-04-25 Sharp Kabushimi Kaisha Display electrode substrate
CN1550859A (zh) * 1995-02-15 2004-12-01 ��ʽ����뵼����Դ�о��� 液晶显示器件
US20030112383A1 (en) * 2001-12-14 2003-06-19 Dong-Gyu Kim Liquid crystal display, thin film transistor array panel for liquid crystal display and method of manufacturing the same
CN102473736A (zh) * 2009-09-01 2012-05-23 夏普株式会社 半导体装置、有源矩阵基板以及显示装置
CN203707132U (zh) * 2014-02-19 2014-07-09 合肥鑫晟光电科技有限公司 阵列基板、显示面板

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947691B2 (en) 2014-02-19 2018-04-17 Boe Technology Group Co., Ltd. Array substrate, manufacturing method thereof and display panel
WO2015123975A1 (zh) * 2014-02-19 2015-08-27 京东方科技集团股份有限公司 阵列基板及制备方法、显示面板
WO2016033981A1 (zh) * 2014-09-01 2016-03-10 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
US9634033B2 (en) 2014-09-01 2017-04-25 Boe Technology Group Co., Ltd. Thin film transistor and method of manufacturing the same, array substrate and display apparatus
CN104966696A (zh) * 2015-05-06 2015-10-07 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
WO2016176884A1 (zh) * 2015-05-06 2016-11-10 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
CN104966696B (zh) * 2015-05-06 2017-11-28 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
US10256343B2 (en) 2015-09-30 2019-04-09 Boe Technology Group Co., Ltd. Thin film transistor, array substrate and their manufacturing methods, and display apparatus
CN108337905A (zh) * 2016-11-17 2018-07-27 华为技术有限公司 一种阵列基板及其制备方法、液晶显示面板
CN107577365A (zh) * 2017-08-24 2018-01-12 京东方科技集团股份有限公司 一种触控显示基板、装置及驱动方法
US10691239B2 (en) 2017-08-24 2020-06-23 Boe Technology Group Co., Ltd. Touch display substrate, driving method thereof, and touch display device
CN107577365B (zh) * 2017-08-24 2021-01-26 京东方科技集团股份有限公司 一种触控显示基板、装置及驱动方法
CN115497381A (zh) * 2022-09-23 2022-12-20 深圳莱宝高科技股份有限公司 阵列基板、显示面板及显示器
WO2025076647A1 (zh) * 2023-10-08 2025-04-17 京东方科技集团股份有限公司 显示面板及其显示装置

Also Published As

Publication number Publication date
US9947691B2 (en) 2018-04-17
US20160027801A1 (en) 2016-01-28
WO2015123975A1 (zh) 2015-08-27

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