CN103810142A - 可重构系统及其构建方法 - Google Patents
可重构系统及其构建方法 Download PDFInfo
- Publication number
- CN103810142A CN103810142A CN201410081876.3A CN201410081876A CN103810142A CN 103810142 A CN103810142 A CN 103810142A CN 201410081876 A CN201410081876 A CN 201410081876A CN 103810142 A CN103810142 A CN 103810142A
- Authority
- CN
- China
- Prior art keywords
- reconfigurable device
- reconfigurable
- interface
- main memory
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010276 construction Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims description 14
- 238000004891 communication Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Landscapes
- Logic Circuits (AREA)
- Multi Processors (AREA)
Abstract
本发明公开了一种可重构系统及其构建方法，该构建方法包括：从预设的N个可重构器件中选出任一可重构器件作为互连可重构器件；其中，N为大于等于3的整数；针对第i可重构器件，将第i可重构器件的内存通道接口分别与第i-1可重构器件的内存通道接口和第i+1可重构器件的内存通道接口相连；将第一可重构器件的内存通道接口分别与第二可重构器件的内存通道接口和第N-1可重构器件的内存通道接口相连；将第N-1可重构器件的内存通道接口还与第N-2可重构器件的内存通道接口相连；将剩余的N-1个可重构器件的高速互连接口均与互连可重构器件的高速互连接口相连；采用本发明的可重构系统及其构建方法，可提高可重构器件的计算能力。
Description
技术领域
本发明涉及可重构计算技术领域，特别涉及一种可重构系统及其构建方法。
背景技术
随着可重构技术的发展，越来越多的通用计算任务和专用计算任务（比如计算密集型任务和通信密集型任务等）愈发要求可重构器件的计算能力更加强大，而尽管当前的可重构器件已有较高的计算能力，但仍满足不了实际需求。因此，在现有技术中，亟需一种可重构系统及其构建方法，以提高可重构器件的计算能力。
发明内容
有鉴于此，本发明的目的在于提供一种可重构系统及其构建方法，以提高可重构器件的计算能力。
为实现上述目的，本发明提供如下技术方案：
一种可重构系统的构建方法，包括：
从预设的N个可重构器件中选出任一可重构器件作为互连可重构器件；其中，所述N为大于等于3的整数，且剩余的N-1个可重构器件，分别为第一可重构器件、第二可重构器件直至第N-1可重构器件；
针对第i可重构器件，所述i大于等于2小于等于N-2；
将第i可重构器件的内存通道接口分别与第i-1可重构器件的内存通道接口和第i+1可重构器件的内存通道接口相连；
将所述第一可重构器件的内存通道接口分别与所述第二可重构器件的内存通道接口和所述第N-1可重构器件的内存通道接口相连；
将所述第N-1可重构器件的内存通道接口还与第N-2可重构器件的内存通道接口相连；
将所述剩余的N-1个可重构器件的高速互连接口均与所述互连可重构器件的高速互连接口相连。
优选的，所述方法还包括：
将所述互连可重构器件的总线和接口标准PCIE接口与PCIE到InfiniBand网络桥接芯片相连。
优选的，所述方法还包括：
将所述互连可重构器件的PCIE接口与PCIE到以太网络桥接芯片相连。
优选的，所述N为5。
一种可重构系统，包括：N个可重构器件；所述N为大于等于3的整数；
其中，所述N个可重构器件中任一可重构器件作为互连可重构器件，用于与剩余N-1个可重构器件的互连以及与外部网络的连接，且所述互连可重构器件的高速互连接口分别与剩余N-1个可重构器件的高速互连接口相连；
所述剩余N-1个可重构器件，分别为第一可重构器件、第二可重构器件直至第N-1可重构器件，用于计算任务的调试和执行；
针对第i可重构器件，所述i大于等于2小于等于N-2；；
所述第i可重构器件的内存通道接口分别与第i-1可重构器件的内存通道接口和第i+1可重构器件的内存通道接口相连；
所述第一可重构器件的内存通道接口分别与所述第二可重构器件的内存通道接口和所述第N-1可重构器件的内存通道接口相连；
所述第N-1可重构器件的内存通道接口还与第N-2可重构器件的内存通道接口相连。
优选的，所述系统还包括：与所述互连可重构器件的PCIE接口相连的PCIE到InifiBand网络桥接芯片。
优选的，所述系统还包括：与所述互连可重构器件的PCIE接口相连的PCIE到以太网络桥接芯片。
优选的，所述N为5。
由上述的技术方案可以看出，在本发明实施例中，首先从N个可重构器件中选出任一可重构器件作为互连可重构器件；然后将剩余的N-1个可重构器件的内存通道接口依次相连；再然后将剩余N-1个可重构器件的高速互连接口均与互连可重构器件的高速互连接口相连；这样，当执行计算任务时，N个可重构器件可作为一整体进行计算，而其计算能力无疑比单个可重构器件的计算能力强；由上可见，采用本发明的系统及其构建方法，无疑提高了可重构器件的计算能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例所提供的可重构系统的构建方法的流程图；
图2为本发明实施例所提供的可重构系统的一示意图；
图3为本发明实施例所提供的可重构系统的另一示意图；
图4为本发明实施例所提供的可重构系统的又一示意图；
图5为本发明实施例所提供的可重构系统的另一示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明公开了一种可重构系统的构建方法，如图1所示，该方法至少包括以下步骤：
S11：从预设的N个可重构器件中选出任一可重构器件作为互连可重构器件；其中，N为大于等于3的整数，且剩余的N-1个可重构器件，可分别为第一可重构器件、第二可重构器件直至第N-1可重构器件；
具体的，互连可重构器件主要用于N-1个可重构器件的互连以及与外部的通信，而剩余的N-1个可重构器件主要用于计算密集型任务的调试和执行；而N的数量可为但不限于为5；
S12：针对第i可重构器件，i大于等于2小于等于N-2，将第i可重构器件的内存通道接口分别与第i-1可重构器件的内存通道接口和第i+1可重构器件的内存通道接口相连；
S13：将第一可重构器件的内存通道接口分别与第二可重构器件的内存通道接口和第N-1可重构器件的内存通道接口相连；
S14：将第N-1可重构器件的内存通道接口还与第N-2可重构器件的内存通道接口相连；
具体的，剩余的N-1个可重构器件间的内存通道接口间可通过32位bit的内存通道相连，其工作频率可高达200MHZ，提供内存共享的通道；
S15：将剩余的N-1个可重构器件的高速互连接口均与互连可重构器件的高速互连接口相连；
具体的，如图2所示，当N为5时，其5个可重构器件可分别为第一可重构器件、第二可重构器件、第三可重构器件、第四可重构器件和第五可重构器件；
其中，第五可重构器件可作为互连可重构器件置于四个可重构器件的中间位置，其可通过交叉交换方工将四个可重构器件连为一整体，来协调各个可重构器件之间高速数据传输的需求，同时也可将数据通过器件内部特有的硬件资源传输到外部网络中；
更具体的，仍可参见图2，第一可重构器件、第二可重构器件、第三可重构器件和第四可重构器件不仅通过内存通道进行互连，支持内存的远程访问以直接进行数据的交换，而且还可通过高速互连通道进行与外界的高速数据通信；其中，高速互连通道负责数据通信、控制通信和主要的配置通信，其可由互连可重构器件负责，而高速互连通道可提供高达10Gb/s的片间互连带宽。
由上可见，在本发明实施例中，首先从N个可重构器件中选出任一可重构器件作为互连可重构器件；然后将剩余的N-1个可重构器件的内存通道接口依次相连；再然后将剩余N-1个可重构器件的高速互连接口均与互连可重构器件的高速互连接口相连；这样，当执行计算任务时，N个可重构器件可作为一整体进行计算，而其计算能力无疑比单个可重构器件的计算能力强；由上可见，采用本发明的构建方法，无疑提高了可重构器件的计算能力。
需要说明的是，每个可重构器件还可包括静态随机存储器，而该静态随机存储器具体可内置于可重构器件内，也可置于可重构器件外部。
在本发明其它实施例中，上述所有实施例中的方法，还可包括：
将互连可重构器件的总线和接口标准（Peripheral Component InterfaceExpress，PCIE）接口与PCIE到IfiniBand网络桥接芯片相连。
由上可见，通过上述PCIE到IfiniBand网络桥接芯片可实现与infiBand网络的通信，而具体的，本发明的系统，通过上述PCIE接口可提供40GGbps的连接速率的InfibiBand总线输出。
在本发明其它实施例中，上述所有实施例中的方法，还可包括：
将互连可重构器件的PCIE接口与PCIE到以太网络桥接芯片相连。
由上可见，通过上述PCIE到以太网络桥接芯片可实现与以太网络的通信。
与上述方法相对应的，本发明还公开了一种可重构系统，如图3所示，包括：N个可重构器件；N为大于等于3的整数；
其中，N个可重构器件中任一可重构器件作为互连可重构器件，用于与剩余N-1个可重构器件的互连以及与外部网络的连接，且互连可重构器件的高速互连接口分别与剩余N-1个可重构器件的高速互连接口相连；
剩余N-1个可重构器件，可分别为第一可重构器件、第二可重构器件直至第N-1可重构器件，用于计算任务的调试和执行；
针对第i可重构器件，i大于等于2小于等于N-2；
第i可重构器件的内存通道接口分别与第i-1可重构器件的内存通道接口和第i+1可重构器件的内存通道接口相连；
第一可重构器件的内存通道接口分别与第二可重构器件的内存通道接口和第N-1可重构器件的内存通道接口相连；
第N-1可重构器件的内存通道接口还与第N-2可重构器件的内存通道接口相连；
具体的，N可但不限于为5，而当N为5时，其可重构器件间的连接关系仍可参见图2，在此不再赘述。
由上可见，采用本发明的可重构系统，当执行计算任务时，N个可重构器件可作为一整体进行计算，而其计算能力无疑比单个可重构器件的计算能力强，因此，采用本发明的系统，无疑提高了可重构器件的计算能力。
在本发明其它实施例中，上述所有实施例中的系统，如图4所示，还可包括：与互连可重构器件的PCIE接口相连的PCIE到InifiBand网络桥接芯片。
在本发明其它实施例中，上述所有实施例中的系统，如图5所示，还可包括：与互连可重构器件的PCIE接口相连的PCIE到以太网络桥接芯片。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (8)
1.一种可重构系统的构建方法，其特征在于，包括：
从预设的N个可重构器件中选出任一可重构器件作为互连可重构器件；其中，所述N为大于等于3的整数，且剩余的N-1个可重构器件，分别为第一可重构器件、第二可重构器件直至第N-1可重构器件；
针对第i可重构器件，所述i大于等于2小于等于N-2；
将第i可重构器件的内存通道接口分别与第i-1可重构器件的内存通道接口和第i+1可重构器件的内存通道接口相连；
将所述第一可重构器件的内存通道接口分别与所述第二可重构器件的内存通道接口和所述第N-1可重构器件的内存通道接口相连；
将所述第N-1可重构器件的内存通道接口还与第N-2可重构器件的内存通道接口相连；
将所述剩余的N-1个可重构器件的高速互连接口均与所述互连可重构器件的高速互连接口相连。
2.根据权利要求1所述的方法，其特征在于，还包括：
将所述互连可重构器件的总线和接口标准PCIE接口与PCIE到InfiniBand网络桥接芯片相连。
3.根据权利要求1所述的方法，其特征在于，还包括：
将所述互连可重构器件的PCIE接口与PCIE到以太网络桥接芯片相连。
4.根据权利要求1所述的方法，其特征在于，所述N为5。
5.一种可重构系统，其特征在于，包括：N个可重构器件；所述N为大于等于3的整数；
其中，所述N个可重构器件中任一可重构器件作为互连可重构器件，用于与剩余N-1个可重构器件的互连以及与外部网络的连接，且所述互连可重构器件的高速互连接口分别与剩余N-1个可重构器件的高速互连接口相连；
所述剩余N-1个可重构器件，分别为第一可重构器件、第二可重构器件直至第N-1可重构器件，用于计算任务的调试和执行；
针对第i可重构器件，所述i大于等于2小于等于N-2；；
所述第i可重构器件的内存通道接口分别与第i-1可重构器件的内存通道接口和第i+1可重构器件的内存通道接口相连；
所述第一可重构器件的内存通道接口分别与所述第二可重构器件的内存通道接口和所述第N-1可重构器件的内存通道接口相连；
所述第N-1可重构器件的内存通道接口还与第N-2可重构器件的内存通道接口相连。
6.根据权利要求5所述的系统，其特征在于，还包括：与所述互连可重构器件的PCIE接口相连的PCIE到InifiBand网络桥接芯片。
7.根据权利要求5所述的系统，其特征在于，还包括：与所述互连可重构器件的PCIE接口相连的PCIE到以太网络桥接芯片。
8.根据权利要求5所述的系统，其特征在于，所述N为5。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410081876.3A CN103810142B (zh) | 2014-03-06 | 2014-03-06 | 可重构系统及其构建方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410081876.3A CN103810142B (zh) | 2014-03-06 | 2014-03-06 | 可重构系统及其构建方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103810142A true CN103810142A (zh) | 2014-05-21 |
| CN103810142B CN103810142B (zh) | 2017-04-12 |
Family
ID=50706931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410081876.3A Active CN103810142B (zh) | 2014-03-06 | 2014-03-06 | 可重构系统及其构建方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103810142B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105224496A (zh) * | 2015-09-08 | 2016-01-06 | 浪潮(北京)电子信息产业有限公司 | 一种动态可重构系统 |
| CN113032329A (zh) * | 2021-05-21 | 2021-06-25 | 千芯半导体科技(北京)有限公司 | 基于可重构存算芯片的计算结构、硬件架构及计算方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101620587A (zh) * | 2008-07-03 | 2010-01-06 | 中国人民解放军信息工程大学 | 柔性可重构任务处理单元结构 |
| CN102541809A (zh) * | 2011-12-08 | 2012-07-04 | 清华大学 | 一种动态可重构处理器 |
| CN102693207A (zh) * | 2011-02-08 | 2012-09-26 | 佳能株式会社 | 可重构装置及其方法、信息处理设备及其控制方法 |
| CN103020002A (zh) * | 2012-11-27 | 2013-04-03 | 中国人民解放军信息工程大学 | 可重构多处理器系统 |
| US20130159449A1 (en) * | 2011-12-14 | 2013-06-20 | Exegy Incorporated | Method and Apparatus for Low Latency Data Distribution |
-
2014
- 2014-03-06 CN CN201410081876.3A patent/CN103810142B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101620587A (zh) * | 2008-07-03 | 2010-01-06 | 中国人民解放军信息工程大学 | 柔性可重构任务处理单元结构 |
| CN102693207A (zh) * | 2011-02-08 | 2012-09-26 | 佳能株式会社 | 可重构装置及其方法、信息处理设备及其控制方法 |
| CN102541809A (zh) * | 2011-12-08 | 2012-07-04 | 清华大学 | 一种动态可重构处理器 |
| US20130159449A1 (en) * | 2011-12-14 | 2013-06-20 | Exegy Incorporated | Method and Apparatus for Low Latency Data Distribution |
| CN103020002A (zh) * | 2012-11-27 | 2013-04-03 | 中国人民解放军信息工程大学 | 可重构多处理器系统 |
Non-Patent Citations (1)
| Title |
|---|
| 张帆: "认知可重构的高效能Web服务体系结构研究", 《中国博士学位论文全文数据库信息科技辑》 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105224496A (zh) * | 2015-09-08 | 2016-01-06 | 浪潮(北京)电子信息产业有限公司 | 一种动态可重构系统 |
| CN105224496B (zh) * | 2015-09-08 | 2018-05-01 | 浪潮(北京)电子信息产业有限公司 | 一种动态可重构系统 |
| CN113032329A (zh) * | 2021-05-21 | 2021-06-25 | 千芯半导体科技(北京)有限公司 | 基于可重构存算芯片的计算结构、硬件架构及计算方法 |
| CN113032329B (zh) * | 2021-05-21 | 2021-09-14 | 千芯半导体科技(北京)有限公司 | 基于可重构存算芯片的计算结构、硬件架构及计算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103810142B (zh) | 2017-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9319232B2 (en) | Integrated NoC for performing data communication and NoC functions | |
| TWI566104B (zh) | 用以切換多個電腦裝置介面之系統及其方法及用以切換 多個快速周邊組件互連(PCIe)匯流排之系統 | |
| US9253085B2 (en) | Hierarchical asymmetric mesh with virtual routers | |
| CN110495137B (zh) | 数据中心网络结构及其构建方法 | |
| CN103092807B (zh) | 节点控制器、并行计算服务器系统以及路由方法 | |
| RU2625558C2 (ru) | Архитектура накристального межсоединения | |
| US10554581B2 (en) | Network on chip, communication control method, and controller | |
| WO2016107023A1 (zh) | 云服务器系统 | |
| CN105472291A (zh) | 多处理器集群的数字硬盘录像机及其实现方法 | |
| EP3008608B1 (en) | Collaboration server | |
| CN107547278A (zh) | 一种将OpenStack与企业虚拟化环境对接的装置及方法 | |
| US11240100B2 (en) | Using an out-of-band network to reconfigure a bus interface port | |
| CN103810142B (zh) | 可重构系统及其构建方法 | |
| CN116204448A (zh) | 一种多端口固态硬盘及其控制方法、装置、介质、服务器 | |
| US20130227243A1 (en) | Inter-partition communication in multi-core processor | |
| CN104125292A (zh) | 一种数据处理装置、云服务器及其使用方法 | |
| CN104809026A (zh) | 一种使用远程节点借用cpu计算资源的方法 | |
| US9762474B2 (en) | Systems and methods for selecting a router to connect a bridge in the network on chip (NoC) | |
| US9774498B2 (en) | Hierarchical asymmetric mesh with virtual routers | |
| JP2021507384A (ja) | ニューラルネットワークプロセッサのためのオンチップ通信システム | |
| CN104678815A (zh) | Fpga芯片的接口结构及配置方法 | |
| CN111124994B (zh) | 一种数据传输方法、装置、gpu及可读存储介质 | |
| CN104484293B (zh) | 一种在多控存储系统中实现前端协议的方法和设备 | |
| CN207022032U (zh) | 一种业务线卡及基于pcie总线背板的通信系统 | |
| CN107122268B (zh) | 一种基于numa多物理层分区处理系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |