CN103367405A

CN103367405A - 半导体装置及其制造方法

Info

Publication number: CN103367405A
Application number: CN2012103218057A
Authority: CN
Inventors: 有吉惠子; 铃木拓马; 河野洋志; 四户孝
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-03-26
Filing date: 2012-09-03
Publication date: 2013-10-23
Also published as: US20130248880A1; JP2013201400A; JP5579216B2

Abstract

本发明涉及一种半导体装置及其制造方法。根据一个实施例，半导体装置包括第一、第二、第三和第四半导体区、控制电极、浮动电极和绝缘膜。第一区包含碳化硅。第二区设置在第一区上且包含碳化硅。第三区设置在第二区上且包含碳化硅。第四区设置在第三区上且包含碳化硅。控制电极设置在第四区、第三区和第二区中所形成的沟槽中。浮动电极设置在控制电极与沟槽的底表面之间。绝缘膜设置在沟槽与控制电极之间、沟槽与浮动电极之间以及控制电极与浮动电极之间。

Description

半导体装置及其制造方法

相关申请的交叉引用

本申请基于于2012年3月26日提交的在先日本专利申请No.2012-070391，并要求享有其优先权权益；其全部内容通过参考并入本文中。

技术领域

本文所述的实施例总体上涉及半导体装置及其制造方法。

背景技术

与硅（Si）相比，碳化硅（SiC）具有优异的物理特性；其具有三倍大的带隙，约10倍大的击穿场强和约3倍大的热导率。通过利用这些特性，可以实现高温性能优异的低损耗半导体装置。

利用这些SiC特性的此类半导体装置可以包括金属氧化物半导体场效应晶体管（MOSFET）和绝缘栅双极晶体管（IGBT）。在这些装置结构中，栅电极平面结构具有比平面型构图更精细且集成密度更高的优点，并期望进一步降低导通电阻。

在使用SiC的半导体装置的特性中，提高击穿电压非常重要。

附图说明

图1是示出根据第一实施例的半导体装置的结构的示意性截面图；

图2A和2B是示出电场缓和（relaxation）状态的示意性截面图；

图3A和3B示出了电荷图；

图4-8是示出半导体装置制造方法的示意性截面图；以及

图9A和9B是示出其它半导体装置的实例的示意性截面图。

具体实施方式

通常，根据一个实施例，半导体装置包括第一半导体区、第二半导体区、第三半导体区、第四半导体区、控制电极、浮动电极和绝缘膜。第一半导体区包含碳化硅。第二半导体区设置在第一半导体区上且包含第一导电类型的碳化硅。第三半导体区设置在第二半导体区上且包含第二导电类型的碳化硅。第四半导体区设置在第三半导体区上且包含第一导电类型的碳化硅。控制电极设置在第四半导体区、第三半导体区和第二半导体区中所形成的沟槽中。浮动电极设置在控制电极与沟槽的底表面之间。绝缘膜设置在沟槽与控制电极之间、沟槽与浮动电极之间以及控制电极与浮动电极之间。

以下将参照附图来描述各个实施例。

附图是示意性或概念性的，以至于在每个部件的厚度与宽度之间的关系以及部件之间的尺寸比并非总是真实的。在不同的附图中，即使相同的部件也可以以不同的尺寸或比例来表示。

在说明书和附图中，对实例中的相同部件给出了相同的附图标记，并将适当地省略关于相同部件的详细描述。

在以下描述中，作为一个实例，给出了具体实例，在该具体实例中，将第一导电类型假定为n型，将第二导电类型假定为p型。

此外，在以下描述中，n⁺、n和n^-以及p⁺、p和p^-的符号表示这些导电类型的杂质浓度的相对水平。即，“n⁺”表示比“n”相对更高的杂质浓度，而“n^-”表示比“n”相对更低的杂质浓度。此外，“p⁺”表示比“p”相对更高的杂质浓度，而“p^-”表示比“p”相对更低的杂质浓度。

（第一实施例）

图1是示出根据第一实施例的半导体装置的结构的示意性截面图。

如图1中所示，根据该实施例的半导体装置110包括第一半导体区1、第二半导体区2、第三半导体区3、第四半导体区4、控制电极20、绝缘膜30和浮动电极40。半导体装置110是包含SiC的MOSFET。

第一半导体区1包含第一导电类型（n⁺型）的SiC。例如，在包含第一导电类型（n⁺型）的SiC的衬底S上形成第一半导体区1。例如，第一半导体区1是MOSFET的漏极区。

在第一半导体区1上设置第二半导体区2。第二半导体区2包含第一导电类型（n^-型）的SiC。例如，通过外延生长在衬底S的上表面S1上形成第二半导体区2。第二半导体区2是MOSFET的漂移区。

在实施例中，假定将垂直于衬底S的上表面S1的方向称为Z方向，一个垂直于Z方向的方向称为X方向，垂直于Z方向和X方向的方向称为Y方向。此外，假定从衬底S指向第二半导体区2的方向称为向上方向，从第二半导体区2指向衬底S的方向称为向下方向（下侧）。

在第二半导体区2上设置第三半导体区3。第三半导体区3包含第二导电类型（p型）的SiC。第三半导体区3是MOSFET的p型基极区。

在第三半导体区3上设置第四半导体区4。第四半导体区4包含第一导电类型（n⁺型）的SiC。例如，第四半导体区4是MOSFET的源极区。

在第四半导体区4、第三半导体区3和第二半导体区2中形成的沟槽5中设置控制电极20。在Z方向上穿过第四半导体区和第三半导体区3直到穿过第二半导体区2的中途的某处而形成沟槽5。将控制电极20嵌入沟槽5中。控制电极20是MOSFET的栅电极。

在沟槽5中设置绝缘膜30。绝缘膜30具有底部绝缘膜6、栅极绝缘膜7、中间绝缘膜8和侧部绝缘膜9。在沟槽5的底表面5b与稍后描述的浮动电极40之间设置底部绝缘膜6。在沟槽5的侧表面5a与控制电极20之间设置栅极绝缘膜7。在控制电极20与浮动电极40之间设置中间绝缘膜8。在沟槽5的侧表面5a与浮动电极40之间设置侧部绝缘膜9。栅极绝缘膜7是MOSFET的栅极绝缘膜。

在沟槽5中设置浮动电极40。在沟槽5中的控制电极20与沟槽5的底表面5b之间设置浮动电极40。浮动电极40经由中间绝缘膜8与控制电极20分离。浮动电极40是电浮动的。

接下来，将给出根据第一实施例的半导体装置110的具体实例的描述。

其上形成第一半导体区1的衬底S例如包含4H-SiC。衬底S是包含诸如氮（N）等n型杂质的n⁺型衬底，其浓度约为不小于5×10¹⁸cm^-3且不大于1×10¹⁹cm^-3。

衬底S的上表面S1是（0001）平面或者（000-1）平面。在该实施例中，作为实例给出了上表面S1是（000-1）平面的情况。在（000-1）平面上形成的第二半导体区2是包含n型杂质的n^-型层，其浓度约为不小于5×10¹⁵cm^-3且不大于1×10¹⁷cm^-3。

在第二半导体区2的表面的一部分中形成包含诸如Al或B等p型杂质的第三半导体区3，其浓度约为不小于1×10¹⁷cm^-3且不大于5×10¹⁸cm^-3。在第三半导体区3的表面的一部分中形成包含n型杂质的第四半导体区4，其浓度约为1×10²⁰cm^-3。

此外，从第四半导体区4的表面穿过第三半导体区3直到穿过第二半导体区2的中途的某处而形成沟槽5。沟槽5的至少一个侧表面5a是衬底S的（11-20）平面。

在沟槽5中，经由绝缘膜30设置控制电极20和浮动电极40。控制电极20和浮动电极40例如由多晶硅制成。除了多晶硅以外，控制电极20可以由TiN或TaN制成。

在沟槽5中形成的绝缘膜30（底部绝缘膜6、栅极绝缘膜7、中间绝缘膜8和侧部绝缘膜9）例如由氧化硅制成。控制电极20由沟槽5中的栅极绝缘膜7和中间绝缘膜8包围。浮动电极40由沟槽5中的中间绝缘膜8、侧部绝缘膜9和底部绝缘膜6包围。

确定浮动电极40与控制电极20之间的间隔的中间绝缘膜8的膜厚tc大于栅极绝缘膜7的膜厚tg。栅极绝缘膜7的膜厚tg例如是50纳米（nm）。中间绝缘膜8的膜厚tc例如是75nm。

通过将中间绝缘膜8的膜厚tc设定为大于绝缘膜7的膜厚tg，可以获得如下效果：抑制泄漏电流在控制电极20与浮动电极40之间流动以及抑制当半导体装置110处于导通状态时施加到控制电极的电压波动。

确定浮动电极40与沟槽5的底表面5b之间的间隔的底部绝缘膜6的膜厚tb大于栅极绝缘膜7的膜厚tg。底部绝缘膜6的膜厚tb例如是75nm。

通过将底部绝缘膜6的膜厚设定为大于栅极绝缘膜7的膜厚tg，可以获得缓和在沟槽底部的电场集中的效果。

确定浮动电极40与沟槽5的侧表面5a之间的间隔的侧部绝缘膜9的膜厚ts几乎等于栅极绝缘膜7的膜厚tg。侧部绝缘膜9的膜厚ts例如是50nm。

使用SiC的具有沟槽栅极结构的半导体装置的内部电场比使用Si的具有相同结构的半导体装置的内部电场更大，并且该半导体装置经受到电场集中，尤其是在沟槽底部。在根据该实施例的半导体装置110中，在沟槽5中设置浮动电极40，以试图缓和在沟槽5的底表面5b和角部5c处的电场集中，从而提高了SiC装置中的击穿电压。在该实施例中，通过在沟槽5中设置浮动电极40，从而无需为了提高击穿电压而在每个半导体装置110中设置多个沟槽。

图2A和2B是示出电场缓和状态的示意性截面图。

例如，图2A示出了将正高压施加到第一半导体区1的状态。图2B示出了浮动电极40中的电荷的状态。

即，如图2A中所示，如果将使半导体装置110截止的电压（例如，0伏（V））施加到控制电极20，将正高压Vd+施加到第一半导体区1，则将高电场施加到绝缘膜30。

由于这个电场所致，穿过绝缘膜30的Fowler Nordheim（FN）隧道电流从浮动电极40流向第二半导体区2。由于FN隧道电流所致，浮动电极40中的电子朝向第二半导体区2释放。结果，如图2B中所示，浮动电极40可以起到带正电的带电部CP的作用。

如果浮动电极40带正电，则第二半导体区2与浮动电极40之间的电势差减小。因此，缓和了与浮动电极40接触的绝缘膜30上的电场集中，从而提高了击穿电压。

图3A和3B示出了电荷图。

图3A示出了将电荷从浮动电极40抽出（draw out）的状态。图3B示出了将电压施加到控制电极的时序。图3B中所示的水平轴给出了时间，其竖直轴给出了施加到控制电极20的电压。

如图3B中所示，如果将超过阈值电压的正电压Vg+施加到控制电极20，则半导体装置110导通。如果将不超过阈值电压的电压（例如，0V）施加到控制电极20，则半导体装置110截止。

如果在半导体装置110处于截止状态的情况下，将高电压Vd+施加到第一半导体区1，则如图2B中所示，在浮动电极40中积累正电荷。以此方式，缓和了在沟槽5的底表面上的电场集中，从而提高了击穿电压。

即使在浮动电极40中积累正电荷的状态下，只要不影响半导体装置110的特性（例如阈值电压不波动），就不会有问题。如果由于抽出了积累在浮动电极40中的电荷而需要恢复浮动电极40的初始电势，则如图3B中所示，将负电压Vg-施加到控制电极20。如果将负电压Vg-施加到控制电极20，则将积累在浮动电极40中的电荷朝向控制电极20抽出。因此，恢复了浮动电极40的初始电势。

（第二实施例）

接下来，将对作为第二实施例的制造半导体装置110的方法给出描述。

图4至8是示出半导体装置制造方法的示意性截面图。

首先，如图4中所示，制备低电阻且由4H-SiC制成的衬底S，衬底S包含作为n型杂质的约1×10¹⁹cm^-3浓度的磷或N，并且其厚度例如为300微米（μm），且具有基于六边形晶体的晶格。衬底S包括第一半导体区1。

在SiC制成的衬底S的(000-1)平面上，例如通过外延生长来生长第二半导体区2，其例如包含作为n型杂质的约5×10¹⁵cm^-3的杂质浓度的N，并具有例如10μm的厚度。

接下来，例如，通过使用适当的掩模，在第二半导体区2的表面中注入作为p型杂质的铝（Al）离子，从而形成第三半导体区3。接下来，例如，通过使用适当的掩模，在第三半导体区3的表面中注入作为n型杂质的N离子，从而形成第四半导体区4。随后，在例如约为1600℃的温度下进行热处理，以激活杂质。

接下来，执行各向异性蚀刻以形成沟槽5，沟槽5的深度为从第四半导体区4的表面经由第三半导体区3而到达第二半导体区2的深度。沟槽5的至少一个侧表面5a是衬底S的(11-20)平面。在蚀刻之后，优选地进行热处理以使得沟槽5的内表面（侧表面5a和底表面5b）平坦。此外，可以通过执行蚀刻或热处理，使沟槽5的底表面5b成形为类似曲线的形状。

接下来，如图5中所示，使用热氧化、化学气相沉积（CVD）或原子层沉积（ALD）来形成SiO₂膜，其膜厚约为不小于30纳米（nm）且不大于100nm。SiO₂膜提供了绝缘膜30。在此情况下，优选地，在沟槽5底部上的SiO₂膜（底部绝缘膜6）的膜厚t1大于在沟槽5的侧表面上的SiO₂膜（栅极绝缘膜7）的膜厚t2。

可以通过利用各向异性膜形成方法，或利用沟槽5中不同平面方向上的氧化速率不同的事实，来实现这种在沟槽5中具有不同膜厚的SiO₂膜。此外，可以通过使用CVD、ALD或物理气相沉积（PVD）来形成氧化铝膜（Al₂O₃膜），以代替SiO₂膜。

接下来，将浮动电极材料40A嵌入到沟槽5中。浮动电极材料40A例如是多晶硅。

接下来，如图6中所示，对浮动电极材料40A进行深蚀刻。通过深蚀刻处理，使浮动电极材料40A从沟槽5的开口凹进。深蚀刻处理后留下的浮动电极材料40A提供了浮动电极40。

接下来，如图7中所示，在浮动电极40的暴露的表面上形成绝缘膜30的中间绝缘膜8。例如，通过热氧化来形成中间绝缘膜8。如果栅极绝缘膜7包含氧化硅，浮动电极40包含多晶硅，则形成在浮动电极40的暴露多晶硅的上表面上的氧化硅膜比形成在栅极氧化膜7的表面上的氧化硅膜要多。如果选择了热氧化条件，则在基本上不改变栅极氧化膜7的膜厚的情况下，在浮动电极40的上表面上形成氧化硅膜。在浮动电极40的上表面上形成的氧化硅膜提供了中间绝缘膜8。如此形成中间绝缘膜8，从而形成由沟槽5中的绝缘膜30所包围的浮动电极40。

接下来，如图8中所示，将控制电极材料20A嵌入在沟槽5中的中间绝缘膜8上。控制电极材料20A例如是多晶硅。在形成之后，将控制电极材料20A构图为控制电极20。随后，通过使用公知的技术，形成电极膜，并将其构图为诸如图1中所示的第一电极10和第二电极11。以此方式，完成了半导体装置110。

通过这种制造方法，对每个半导体装置110设置一个沟槽5，以便在沟槽5中设置浮动电极40。因此，在无需为每一个半导体装置设置多个沟槽的情况下，提供了具有提高的击穿电压的半导体装置110。

（第三实施例）

图9A和9B是示出其它半导体装置的实例的示意性截面图。

图9A示出了使用硅点（silicon dot）的半导体装置120的实例。图9B示出了使用缺陷的半导体装置130的实例。在这两个图中，仅示出了沟槽5中的控制电极20的周边部分。

在图9A中所示的半导体装置120中，设置硅点部41以代替图1中所示的半导体装置110的浮动电极40。在控制电极20与沟槽5的底表面5b之间设置硅点部41。在绝缘膜30的底部绝缘膜6中设置硅点部41。

硅点部41包括硅点41d，其为硅的微晶体。硅点41d每一个都是具有约数纳米的直径的硅的球形微晶体。在硅点部41中，三维地布置多个硅点41。

包括这种硅点41d的硅点部41具有与图1中所示的半导体装置110的浮动电极40几乎相同的效果。即，如果将使半导体装置120截止的电压（例如，0伏（V））施加到控制电极20，并将正高压Vd+施加到第一半导体区1，则正电荷通过施加到绝缘膜30的高电场而在硅点41中积累，从而使硅点部41带正电。即，硅点部41d起到带电部CP的作用。这样，缓和了与硅点部41接触的绝缘膜30上的电场集中，从而提高了击穿电压。

在图9B中所示的半导体装置130中，设置缺陷部42以代替图1中所示的半导体装置110的浮动电极40。在控制电极20与沟槽5的底表面5b之间设置缺陷部42。在绝缘膜30的底部绝缘膜6中设置缺陷部42。缺陷部42具有包含在底部绝缘膜6中的晶体的缺陷（晶体缺陷42f）。

包含这种晶体缺陷42f的缺陷部42起到图1中所示的半导体装置110的浮动电极40的作用。即，如果将使半导体装置120截止的电压（例如，0伏（V））施加到控制电极20，并将正高压Vd+施加到第一半导体区1，则正电荷通过施加到绝缘膜30的高电场而在晶体缺陷42f中积累，从而使缺陷部42带正电。即，缺陷部42起到带电部CP的作用。这样，缓和了与缺陷部42接触的绝缘膜30上的电场集中，从而提高了击穿电压。

如上所述，根据本实施例的半导体装置及其制造方法可以提高半导体装置的击穿电压。

尽管已经描述了实施例和变型，但本发明不限于这些实例。例如，本领域技术人员对以上实施例和变型的部件的适当添加、删除和设计修改，以及其特征的适当组合也被本发明的范围所覆盖，只要它们包括了本发明的主旨。

例如，尽管基于第一导电类型是n且第二导电类型是p的假设描述了以上实施例及变型，但如果假定第一导电类型是p且假定第二导电类型是n，也可以实现本发明。此外，尽管通过假定使用电子作为其载流子的n型MOSFET描述了以上实施例，但也可以在包含p型杂质的衬底上形成以上实施例的结构，还可以将其应用于n型IGBT。此外，以上实施例也可以应用于使用空穴作为载流子的p型MOSFET和p型IGBT。

尽管已经描述了某些实施例，但仅作为实例而介绍了这些实施例，并非旨在限制本发明的范围。实际上，可以以各种其它形式来实现本文所描述的新颖实施例；此外，在不脱离本发明的精神的情况下，可以以本文所描述的实施例的形式做出各种省略、替代和变化。所附权利要求及其等同形式旨在覆盖这些会落入本发明的范围和精神之内的形式或修改。

Claims

1.一种半导体装置，包括：

第一半导体区，包含碳化硅；

第二半导体区，设置在所述第一半导体区上，所述第二半导体区包含第一导电类型的碳化硅；

第三半导体区，设置在所述第二半导体区上，所述第三半导体区包含第二导电类型的碳化硅；

第四半导体区，设置在所述第三半导体区上，所述第四半导体区包含第一导电类型的碳化硅；

控制电极，设置在沟槽中，所述沟槽形成在所述第四半导体区、所述第三半导体区和所述第二半导体区中；

浮动电极，设置在所述控制电极与所述沟槽的底表面之间；以及

绝缘膜，设置在所述沟槽与所述控制电极之间、所述沟槽与所述浮动电极之间以及所述控制电极与所述浮动电极之间。

2.根据权利要求1所述的半导体装置，其中，所述绝缘膜包括：

栅极绝缘膜，设置在所述沟槽的侧表面与所述控制电极之间；

底部绝缘膜，设置在所述沟槽的底表面与所述浮动电极之间；

中间绝缘膜，设置在所述控制电极与所述浮动电极之间；以及

侧部绝缘膜，设置在所述沟槽的所述侧表面与所述浮动电极之间。

3.根据权利要求2所述的半导体装置，其中，所述中间绝缘膜的膜厚大于所述栅极绝缘膜的膜厚。

4.根据权利要求2所述的半导体装置，其中，所述底部绝缘膜的膜厚大于所述栅极绝缘膜的膜厚。

5.根据权利要求2所述的半导体装置，其中，所述侧部绝缘膜的膜厚等于所述栅极绝缘膜的膜厚。

6.根据权利要求1所述的半导体装置，其中，所述控制电极和所述浮动电极包含多晶硅。

7.根据权利要求1所述的半导体装置，其中，所述绝缘膜包含氧化硅。

8.一种半导体装置，包括：

第一半导体区，包含碳化硅；

带电部，设置在所述控制电极与所述沟槽的底表面之间；以及

绝缘膜，设置在所述沟槽与所述控制电极之间、所述沟槽与所述带电部之间以及所述控制电极与所述带电部之间。

9.根据权利要求8所述的半导体装置，其中，所述带电部是浮动电极。

10.根据权利要求8所述的半导体装置，其中，所述带电部包括硅点。

11.根据权利要求8所述的半导体装置，其中，所述带电部包含所述绝缘膜的晶体缺陷。

12.根据权利要求8所述的半导体装置，其中，所述绝缘膜包括：

中间绝缘膜，设置在所述控制电极与所述浮动电极之间；以及侧部绝缘膜，设置在所述沟槽的所述侧表面与所述浮动电极之间。

13.根据权利要求12所述的半导体装置，其中，所述中间绝缘膜的膜厚大于所述栅极绝缘膜的膜厚。

14.根据权利要求12所述的半导体装置，其中，所述底部绝缘膜的膜厚大于所述栅极绝缘膜的膜厚。

15.一种半导体装置制造方法，包括：

在包含碳化硅的第一半导体区上形成包含第一导电类型的碳化硅的第二半导体区；

在所述第二半导体区上形成包含第二导电类型的碳化硅的第三半导体区；

在所述第三半导体区上形成包含第一导电类型的碳化硅的第四半导体区；

在所述第四半导体区、所述第三半导体区和所述第二半导体区中形成沟槽；

在所述沟槽的侧表面和底表面上形成绝缘膜；

形成与所述沟槽中的绝缘膜接触的浮动电极；

在所述浮动电极上形成中间绝缘膜；以及

形成设置在所述沟槽中的所述中间绝缘膜上的控制电极，所述控制电极与栅极绝缘膜接触，所述栅极绝缘膜是与所述第三半导体区接触的所述绝缘膜的一部分。

16.根据权利要求15所述的方法，其中：

所述浮动电极包含多晶硅；并且

所述中间绝缘膜的形成包括借助热处理，使所述浮动电极中所包含的所述多晶硅的表面氧化。

17.根据权利要求15所述的方法，其中，所述中间绝缘膜的形成包括形成所述中间绝缘膜，所述中间绝缘膜的膜厚大于所述栅极绝缘膜的膜厚。

18.根据权利要求15所述的方法，其中，所述绝缘膜的形成包括形成形成在所述沟槽的所述底表面上的所述绝缘膜，所述绝缘膜的膜厚大于所述栅极绝缘膜的膜厚。

19.根据权利要求15所述的方法，其中，所述控制电极和所述浮动电极包含多晶硅。

20.根据权利要求15所述的方法，其中，所述绝缘膜包含氧化硅。