CN103367166A - 薄膜晶体管制备方法和系统、以及薄膜晶体管、阵列基板 - Google Patents

Abstract

本发明提供一种薄膜晶体管制备方法，包括：依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜，以及第一图案化的光刻胶层；进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜；对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；对灰化处理后的光刻胶层进行烘烤；进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜；进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜。本发明提供的方法制备的薄膜晶体管内没有钻蚀的问题。

Description

薄膜晶体管制备方法和系统、以及薄膜晶体管、阵列基板

技术领域

本发明涉及显示技术领域，尤其涉及薄膜晶体管制备方法和系统以及薄膜晶体管、阵列基板。

背景技术

现有技术中制备薄膜晶体管的步骤包括：通过构图工艺形成包括有源漏电极图形，具体为：在设有栅极的薄膜晶体管上涂覆光刻胶后，采用曝光处理形成与源漏电极图形具有相同图形的光刻胶，然后采用一次湿刻一次干刻的刻蚀（etch）方法进行刻蚀，形成源漏电极图形、半导体层图形、掺杂半导体层图形和沟道区域，刻蚀方法具体包括：

使用稀释的刻蚀液(dillution)对源漏金属层进行湿刻刻蚀，形成源漏电极图形和沟道区域；

对半导体层图形和掺杂半导体层图形进行干刻刻蚀，形成与源漏电极图形具有相同图形的半导体层图形和掺杂半导体层图形。

然而，上述一次湿刻一次干刻的刻蚀方法会导致半导体层图形和掺杂半导体层图形之间出现钻蚀（undercut）的问题。

发明内容

本发明提供一种薄膜晶体管制备方法和系统，用于解决制备薄膜晶体管时，半导体层图形和掺杂半导体层图形出现钻蚀的问题。

本发明提供的一种薄膜晶体管制备方法，所述方法包括形成所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形的步骤；

所述形成所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形的步骤包括：

依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜，以及第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；

进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；

对灰化处理后的光刻胶层进行烘烤；

进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形形成。

进一步，本发明所述的薄膜晶体管制备方法，对所述灰化处理后的光刻胶层进行烘烤的温度为：50～500℃。

进一步，本发明所述的薄膜晶体管制备方法，对所述灰化处理后的光刻胶层进行烘烤的时间为：30～600秒。

进一步，本发明所述的薄膜晶体管制备方法，

所述第一次刻蚀所使用的刻蚀液的浓度小于第三次刻蚀所使用的刻蚀液的浓度。

进一步，本发明所述的薄膜晶体管制备方法，所述第一次刻蚀所使用的刻蚀液的浓度是所述第三次刻蚀所使用的刻蚀液的浓度的20%～40%。

进一步，本发明所述的薄膜晶体管制备方法，所述第一次刻蚀所使用的刻蚀液的浓度是所述第三次刻蚀所使用的刻蚀液的浓度的30%。

进一步，本发明所述的薄膜晶体管制备方法，所述第二次刻蚀和所述第四次刻蚀均为干刻。

进一步，本发明所述的薄膜晶体管制备方法，形成所述第一图案化的光刻胶层的步骤包括：

在已形成的所述源漏电极薄膜上形成光刻胶薄膜，通过掩膜曝光工艺对所述光刻胶薄膜进行分区域曝光，显影，去掉除所述薄膜晶体管的源漏电极图形区域和沟道区域以外的光刻胶，形成所述第一图案化的光刻胶层。

进一步，本发明所述的薄膜晶体管制备方法，在所述第四次刻蚀之后，所述方法还包括：对所述灰化处理后的光刻胶层进行剥离。

进一步，本发明所述的薄膜晶体管制备方法，所述方法还包括：在形成所述半导体层薄膜之前，形成所述薄膜晶体管的栅极图形、栅绝缘层图形；其中，

所述形成所述栅极图形，包括：

依次形成栅金属薄膜和第二图案化的光刻胶层；所述第二图案化的光刻胶层覆盖所述薄膜晶体管的栅极图形区域；

通过刻蚀去掉未被所述第二图案化的光刻胶层覆盖的栅金属薄膜，所述栅极图形形成；

对所述第二图案化的光刻胶层进行剥离；

所述形成所述栅绝缘层图形，包括：在所述栅极图形上形成栅绝缘层薄膜，所述栅绝缘层图形形成。

本发明还提供一种阵列基板的制备方法，所述方法应用于制备阵列基板，所述阵列基板包括若干薄膜晶体管；所述方法包括本发明所述的薄膜晶体管制备方法。

本发明还提供一种薄膜晶体管，包括：源漏电极图形、掺杂半导体层图形、半导体层图形、栅极图形和栅绝缘层图形；

所述栅极图形上设有所述栅绝缘层图形，所述栅绝缘层图形上设有所述半导体层图形，所述半导体层图形上设有所述掺杂半导体层图形，所述掺杂半导体层图形上设有所述源漏电极图形；

其中，所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形是通过以下方式形成的：

依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜，以及第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；

进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；

对灰化处理后的光刻胶层进行烘烤；

进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形形成。

进一步，本发明所述的薄膜晶体管，所述源漏电极图形的第一侧面与底面的坡度角小于90°，且所述源漏电极图形的第二侧面与底面的坡度角小于90°。

本发明还提供一种阵列基板，包括：玻璃基板、钝化层、像素电极、公共电极，还包括本发明所述的薄膜晶体管。

本发明还提供一种薄膜晶体管制备系统，所述系统应用于对待加工件进行加工以制备薄膜晶体管；

所述系统包括：镀膜装置、光刻胶涂覆装置、湿刻装置、干刻装置、灰化装置、烘箱和机械臂；

其中，所述镀膜装置用于在所述待加工件上依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜；

所述光刻胶涂覆装置用于在形成有半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜的所述待加工件上形成第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；

所述湿刻装置包括第一湿刻单元和第二湿刻单元，

所述第一湿刻单元，用于进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

所述第二湿刻单元，用于进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

所述干刻装置包括第一干刻单元和第二干刻单元，

所述第一干刻单元，用于进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

所述第二干刻单元，用于进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形形成；

所述灰化装置：用于对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；

所述烘箱，用于对灰化处理后的光刻胶层进行烘烤；

所述机械臂，用于将所述待加工件从所述湿刻装置放置入所述干刻装置、从所述干刻装置放置入所述灰化装置、从所述灰化装置放置入所述烘箱、以及从所述烘箱放置入所述湿刻装置。

本发明所述的薄膜晶体管制备方法和系统，采用四次刻蚀的加工方法，能够在薄膜晶体管制备过程中，解决半导体层图形和掺杂半导体层图形出现钻蚀的问题，为进一步提高薄膜晶体管制备工艺提供了可行的方案。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一的形成源漏电极图形的流程示意图；

图2为本发明实施例一的薄膜晶体管的图形形成过程的示意图；

图3为本发明实施例二的阵列基板制备方法流程图；

图4为本发明实施例二的阵列基板的图形形成过程的示意图；

图5是本发明实施例五的薄膜晶体管制备系统的结构示意图。

具体实施方式

为了更好地理解本发明，下面结合附图与具体实施方式对本发明作进一步描述。

本发明第一个实施例提供的一种薄膜晶体管制备方法，所述方法包括形成所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形的步骤；

图1为本发明实施例一的形成源漏电极图形的流程示意图，如图1所示，形成所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形的步骤包括：

步骤S201，依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜，以及第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；其中，所述沟道区域是指晶体管的沟道形成时（即晶体管开启时半导体的至少部分区域与载流子形成沟道）所在的区域；

具体为：图2为本发明实施例一的薄膜晶体管的图形形成过程的示意图，如图2a所示，所述薄膜晶体管形成于阵列基板上，阵列基板包括玻璃基板3，玻璃基板3上形成有栅极图形5，玻璃基板3和栅极图形5上形成有栅绝缘层图形4，栅绝缘层4图形上形成有半导体层薄膜1022’，半导体层薄膜1022’上形成有掺杂半导体层薄膜1021’，掺杂半导体层薄膜1021’上形成有源漏电极薄膜101’，源漏电极薄膜101’的材料为源漏金属，源漏金属层101’上涂覆有第一图案化的光刻胶层2，第一图案化的光刻胶层2是经过掩膜曝光、显影处理之后的光刻胶，其图形覆盖源漏电极图形区域和沟道区域，也即，第一图案化的光刻胶层2的图形与要形成的半导体层图形是相同的，并且第一图案化的光刻胶层2在沟道区域的厚度要小于其他部分的厚度，形成了图2a所示光刻胶2的凹部；

步骤S202，进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

具体为：如图2b所示，刻蚀掉的是图2a中源漏电极薄膜101’的超出第一图案化的光刻胶层2的区域，该区域上露出掺杂半导体层薄膜1021’的部分；此时，源漏电极薄膜101’经所述第一次刻蚀后图形产生变化，此处暂称为部分源漏电极薄膜101”；

步骤S203，进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

具体为：如图2c所示，干刻刻蚀掉的是掺杂半导体层薄膜1021’的部分和半导体层薄膜1022’的部分，形成了形状与第一图案化的光刻胶层2的覆盖区域图形相同的半导体图形1022；此时，掺杂半导体层薄膜1021’经所述第二次刻蚀后，图形产生变化，此处暂称为部分掺杂半导体层薄膜1021’’；

步骤S204，对所述光刻胶层进行灰化处理（ashing），去掉所述沟道区域上的光刻胶层；

具体为：通过灰化处理去掉所述沟道区域的光刻胶并保留除沟道区域之外其他区域的光刻胶；此时，第一图案化的光刻胶层2经灰化处理后图形产生变化，此处暂称为灰化处理后的光刻胶层2’，如图2d所示；这是由于，第一图案化的光刻胶层2的图形中，沟道区域上的光刻胶厚度较薄，进行灰化处理以后，第一图案化的光刻胶层2的整体厚度都减小，则沟道区域上的光刻胶就被去掉，露出沟道区域处的源漏电极薄膜；

步骤S205，对灰化处理后的光刻胶层进行烘烤（HB，Hard Bake）；

优选地，使用烘箱（Oven）对所述光刻胶进行烘烤，对所述光刻胶进行烘烤的温度为：50～500℃；对所述光刻胶进行烘烤的时间为：30～600秒；上述温度和时间对光刻胶烘烤的效果较好，不易出现干裂、质变等情况；更优选的情况，可根据实际需要来进行设定，并不以上述范围为限；

步骤S206，进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层2’覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

具体为：刻蚀掉沟道区域的源漏金属；如图2e所示，刻蚀掉沟道区域的源漏金属，形成了沟道区域103；源漏金属可包括：钼（channelMo）、铝等；

步骤S207，进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层2’覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形1021形成；

具体为：如图2f所示，部分掺杂半导体层图形1021’的在沟道区域103的部分被干刻刻蚀掉，从而形成掺杂半导体层图形1021。

通常，光刻胶包括正性光刻胶和负性光刻胶：如果用正性光刻胶，则可能被曝光的光刻胶被去除，形成图案化的光刻胶层；如果是负性光刻胶，则可能被曝光的光刻胶留存，未被曝光的光刻胶被去除，形成图案化的光刻胶层；光刻胶具体类型的选择可由技术人员根据实际情况需要进行，本申请不做限制。

进一步，本发明实施例所述的薄膜晶体管制备方法，对所述灰化处理后的光刻胶层进行烘烤的温度为：50～500℃。

进一步，本发明实施例所述的薄膜晶体管制备方法，对所述灰化处理后的光刻胶层进行烘烤的时间为：30～600秒。

进一步，本发明实施例所述的薄膜晶体管制备方法，

所述第一次刻蚀所使用的刻蚀液的浓度小于第三次刻蚀所使用的刻蚀液的浓度；具体浓度范围可根据实际需要进行选定，本实施例中不做限定，只要浓度达到能够进行正常刻蚀的程度即可。

进一步，本发明实施例所述的薄膜晶体管制备方法，优选地，本实施例中选定所述第一次刻蚀所使用的刻蚀液的浓度是所述第三次刻蚀所使用的刻蚀液的浓度的20%～40%，在该浓度范围内具有更优良的刻蚀效果，最优选的浓度是30%。

第一次刻蚀所使用的刻蚀液为刻蚀原液，第三次刻蚀所使用的刻蚀液为利用水进行稀释的刻蚀原液，刻蚀原液包括以下至少之一：醋酸、硝酸。

进一步，本发明实施例所述的薄膜晶体管制备方法，所述第二次刻蚀和所述第四次刻蚀均为干刻；当然此仅为优选方案，可根据实际需要选择其他的刻蚀类型，能够达到刻蚀目的的刻蚀方式均可。

进一步，本发明实施例所述的薄膜晶体管制备方法，形成所述第一图案化的光刻胶层的步骤包括：

在已形成的所述源漏电极薄膜上形成光刻胶薄膜，通过掩膜曝光工艺对所述光刻胶薄膜进行分区域曝光，显影，去掉除所述薄膜晶体管的源漏电极图形区域和沟道区域以外的光刻胶，形成所述第一图案化的光刻胶层。

进一步，本发明实施例所述的薄膜晶体管制备方法，在所述第四次刻蚀之后，所述方法还包括：对所述灰化处理后的光刻胶层进行剥离；如图2f所示，源漏电极图形上的光刻胶被全部灰化处理掉。

进一步，本发明实施例所述的薄膜晶体管制备方法，所述方法还包括：在形成所述半导体层薄膜之前，形成所述薄膜晶体管的栅极图形、栅绝缘层图形；其中，

所述形成所述栅极图形，包括：

依次形成栅金属薄膜和第二图案化的光刻胶层；所述第二图案化的光刻胶层覆盖所述薄膜晶体管的栅极图形区域；

通过刻蚀去掉未被所述第二图案化的光刻胶层覆盖的栅金属薄膜，所述栅极图形形成；

对所述第二图案化的光刻胶层进行剥离；

所述形成所述栅绝缘层图形，包括：在所述栅极图形上形成栅绝缘层薄膜，所述栅绝缘层图形形成。

通过四次刻蚀制备的薄膜晶体管，其半导体层图形和掺杂半导体层图形之间没有钻蚀现象。

最后形成的薄膜晶体管如图2f所示，包括：栅极图形5、栅绝缘层图形4、掺杂半导体层图形1021、半导体层图形1022、源漏电极图形101和中空的沟道区域103；半导体层图形为a硅，掺杂半导体层图形为n⁺a硅；而且源漏电极图形101的侧面与源漏电极图形101底面的坡度角小于90°。

源漏电极图形101的侧面与源漏电极图形101底面的坡度角小于90°是基于如下原理：第一次刻蚀后，即稀释液湿刻刻蚀，采用稀释的刻蚀原液进行刻蚀，得到的源漏电极图形101的侧面与源漏电极图形101的底面的坡度角大致为90°；在第三次刻蚀后，即原液刻蚀，由于采用刻蚀原液进行刻蚀，可以使源漏电极图形101的侧面与源漏电极图形101的底面的坡度角小于90°。

由此可知，进一步地，本实施方式提供的技术方案还能解决因坡度角而引发的良品率低的问题，这是由于，源漏电极图形形成后，用传统刻蚀过程形成的源漏电极图形的侧面与其下方的层表面所形成的坡度角大约在90°左右，这样的坡度角容易在后续的透明导电膜（ITO膜）形成的过程中，使ITO膜在角处发生断裂，而采用本实施方式提供的技术方案，可将该坡度角减小，即，将坡度减缓，则ITO沉积成膜时可避免发生断裂现象，从而提高产品良率。

但是对薄膜晶体管进行两次湿刻刻蚀和两次干刻刻蚀的光刻工艺（mask）时，如果没有对光刻胶进行烘烤工艺，第二次湿刻刻蚀的刻蚀原液刻蚀会使得没有经过烘烤的光刻胶产生裂纹，例如在灰化处理后，源漏电极图形区域的光刻胶若未经过烘烤，在第二次湿刻刻蚀时就易产生裂纹。而全部光刻工艺结束后马上进行烘烤又会使光刻胶发生形变，难以进行灰化处理。在第一次干刻刻蚀和第二次湿刻刻蚀之间加入了对光刻胶的烘烤工艺，可以有效避免光刻胶的裂纹现象。

经过实验测试，在50～500℃的温度范围内，对光刻胶进行30～600秒的烘烤工艺能够达到最优的技术效果。在此温度范围和时间范围内，特别是同时符合温度范围和时间范围的条件下，采用本发明实施例所述的薄膜晶体管制备方法制作的薄膜晶体管的质量最好，半导体层图形和掺杂半导体层图形出现钻蚀现象和光刻胶的裂纹现象的几率最低，而且源漏电极图形的侧面与源漏电极图形的底面的坡度角的范围在60～70°。

本发明第二个实施例还提供一种阵列基板的制备方法，所述方法应用于制备阵列基板，所述阵列基板包括若干薄膜晶体管；所述方法包括本发明所述的薄膜晶体管制备方法。

图3为本发明实施例二的阵列基板制备方法流程图，图4为本发明实施例二的阵列基板的图形形成过程的示意图，如图3所示，所述阵列基板的制备方法包括：

步骤S1，通过构图工艺形成栅极图形；如图4a所示，栅极图形5形成于玻璃基板3上；

步骤S2，通过构图工艺形成源漏电极图形、掺杂半导体层图形和半导体层图形；具体如图4b所示，在玻璃基板3和栅极图形5上形成有栅绝缘层图形4，栅绝缘层图形4上形成半导体层图形1022，半导体层图形1022上形成掺杂半导体层图形1021，掺杂半导体层图形1022上形成有源漏电极图形101；在源漏电极图形101和掺杂半导体层图形1021中形成有沟道区域103；

步骤S3，通过构图工艺形成像素电极图形；图4c所示，像素电极图形6覆盖于栅绝缘层图形4上面；

步骤S4，通过构图工艺形成钝化层图形；如图4d所示，钝化层图形7覆盖薄膜晶体管；

步骤S5，通过构图工艺形成公共电极图形；如图4e所示，公共电极图形8形成于钝化层图形7之上。

通过两次湿刻刻蚀和两次干刻刻蚀，像素电极图形6镀膜后不会出现断裂现象。使用刻蚀原液对源漏电极图形进行第二次湿刻刻蚀，刻蚀原液会使源漏电极图形101的侧面与源漏电极图形101底面的坡度角小于90°，进而避免了像素电极图形6镀膜时在源漏电极图形的侧面区域出现断裂的情况。如果仅使用稀释液进行湿刻刻蚀，导致源漏电极图形101的侧面与源漏电极图形101底面的坡度角大约为90°，在像素电极图形6镀膜时，像素电极图形6在源漏电极图形侧面区域容易出现断裂的情况。

此外，本发明实施例二所述的阵列基板的制备方法，其制备的阵列基板包括的薄膜晶体管，薄膜晶体管的半导体层图形和掺杂半导体层图形之间没有钻蚀现象，且制备过程中，光刻胶不会有裂纹。

本发明第三个实施例还提供一种薄膜晶体管，包括：源漏电极图形、掺杂半导体层图形、半导体层图形、栅极图形和栅绝缘层图形；

所述栅极图形上设有所述栅绝缘层图形，所述栅绝缘层图形上设有所述半导体层图形，所述半导体层图形上设有所述掺杂半导体层图形，所述掺杂半导体层图形上设有所述源漏电极图形；

其中，所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形是通过以下方式形成的：

依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜，以及第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；

进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；

对灰化处理后的光刻胶层进行烘烤；

进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形形成。

所述源漏电极图形和所述掺杂半导体层图形中设有中空的沟道区域。

进一步，本发明所述的薄膜晶体管，所述源漏电极图形的第一侧面与底面的坡度角小于90°，且所述源漏电极图形的第二侧面与底面的坡度角小于90°。

如图2f所示，所述源漏电极图形的第一侧面1011与源漏电极图形的底面1013的坡度角小于90°，且所述源漏电极图形的第二侧面1012与源漏电极图形的底面1013的坡度角小于90°。

本发明实施例三所述的薄膜晶体管，半导体层图形和掺杂半导体层图形之间没有钻蚀现象，且制备过程中，光刻胶不会有裂纹。

本发明第四个实施例还提供一种阵列基板，包括：玻璃基板、钝化层图形、像素电极图形、公共电极图形，还包括本发明实施例所述的薄膜晶体管。

薄膜晶体管包括：栅极图形5、栅绝缘层图形4、掺杂半导体层图形1021和半导体层图形1022、源漏电极图形101和中空的沟道区域103；源漏电极图形101的侧面与源漏电极图形101底面的坡度角小于90°

本发明实施例四所述的阵列基板，其包括的薄膜晶体管的掺杂半导体层图形和半导体层图形之间没有钻蚀现象，且制备过程中，光刻胶不会有裂纹。此外，像素电极图形在源漏电极图形的侧面区域也没有断裂的情况。

本发明第五个实施例还提供一种薄膜晶体管制备系统，所述系统应用于对待加工件进行加工以制备薄膜晶体管；

所述系统包括：镀膜装置96、光刻胶涂覆装置97、湿刻装置91、干刻装置92、灰化装置93、烘箱94和机械臂95；

其中，所述镀膜装置96，用于在所述待加工件上依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜；

所述光刻胶涂覆装置97，用于在形成有半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜的所述待加工件上形成第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；

所述湿刻装置91包括第一湿刻单元911和第二湿刻单元912，

所述第一湿刻单元911，用于进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

所述第二湿刻单元912，用于进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

所述干刻装置92包括第一干刻单元921和第二干刻单元922，

所述第一干刻单元921，用于进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

所述第二干刻单元922，用于进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形形成；

所述灰化装置93：用于对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；

所述烘箱94，用于对灰化处理后的光刻胶层进行烘烤；

所述机械臂95，用于将所述待加工件从所述湿刻装置放置入所述干刻装置、从所述干刻装置放置入所述灰化装置、从所述灰化装置放置入所述烘箱、以及从所述烘箱放置入所述湿刻装置。

本发明第五个实施例所述的薄膜晶体管制备系统是本发明第一个实施例所述的薄膜晶体管制备方法的实现系统，其具体原理与第一个实施例相同，因此不再赘述。

以上仅为本发明的优选实施例，当然，本发明还可以有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (15)

1.一种薄膜晶体管制备方法，所述方法包括形成所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形的步骤；其特征在于，

所述形成所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形的步骤包括：

依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜，以及第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；

进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；

对灰化处理后的光刻胶层进行烘烤；

进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形形成。

2.如权利要求1所述的薄膜晶体管制备方法，其特征在于，对所述灰化处理后的光刻胶层进行烘烤的温度为：50～500℃。

3.如权利要求1所述的薄膜晶体管制备方法，其特征在于，对所述灰化处理后的光刻胶层进行烘烤的时间为：30～600秒。

4.如权利要求1所述的薄膜晶体管制备方法，其特征在于，

所述第一次刻蚀所使用的刻蚀液的浓度小于第三次刻蚀所使用的刻蚀液的浓度。

5.如权利要求4所述的薄膜晶体管制备方法，其特征在于，所述第一次刻蚀所使用的刻蚀液的浓度是所述第三次刻蚀所使用的刻蚀液的浓度的20%～40%。

6.如权利要求5所述的薄膜晶体管制备方法，其特征在于，所述第一次刻蚀所使用的刻蚀液的浓度是所述第三次刻蚀所使用的刻蚀液的浓度的30%。

7.如权利要求1所述的薄膜晶体管制备方法，其特征在于，所述第二次刻蚀和所述第四次刻蚀均为干刻。

8.如权利要求1所述的薄膜晶体管制备方法，其特征在于，形成所述第一图案化的光刻胶层的步骤包括：

在已形成的所述源漏电极薄膜上形成光刻胶薄膜，通过掩膜曝光工艺对所述光刻胶薄膜进行分区域曝光，显影，去掉除所述薄膜晶体管的源漏电极图形区域和沟道区域以外的光刻胶，形成所述第一图案化的光刻胶层。

9.如权利要求1所述的薄膜晶体管制备方法，其特征在于，在所述第四次刻蚀之后，所述方法还包括：对所述灰化处理后的光刻胶层进行剥离。

10.如权利要求1所述的薄膜晶体管制备方法，其特征在于，所述方法还包括：在形成所述半导体层薄膜之前，形成所述薄膜晶体管的栅极图形、栅绝缘层图形；其中，

所述形成所述栅极图形，包括：

依次形成栅金属薄膜和第二图案化的光刻胶层；所述第二图案化的光刻胶层覆盖所述薄膜晶体管的栅极图形区域；

通过刻蚀去掉未被所述第二图案化的光刻胶层覆盖的栅金属薄膜，所述栅极图形形成；

对所述第二图案化的光刻胶层进行剥离；

所述形成所述栅绝缘层图形，包括：在所述栅极图形上形成栅绝缘层薄膜，所述栅绝缘层图形形成。

11.一种阵列基板的制备方法，所述方法应用于制备阵列基板，所述阵列基板包括若干薄膜晶体管；其特征在于，所述方法包括权利要求1～10任一项所述的薄膜晶体管制备方法。

12.一种薄膜晶体管，包括：源漏电极图形、掺杂半导体层图形、半导体层图形、栅极图形和栅绝缘层图形；

所述栅极图形上设有所述栅绝缘层图形，所述栅绝缘层图形上设有所述半导体层图形，所述半导体层图形上设有所述掺杂半导体层图形，所述掺杂半导体层图形上设有所述源漏电极图形；

其中，所述薄膜晶体管的源漏电极图形、掺杂半导体层图形和半导体层图形是通过以下方式形成的：

依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜，以及第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；

进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；

对灰化处理后的光刻胶层进行烘烤；

进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形形成。

13.如权利要求12所述的薄膜晶体管，其特征在于，所述源漏电极图形的第一侧面与底面的坡度角小于90°，且所述源漏电极图形的第二侧面与底面的坡度角小于90°。

14.一种阵列基板，包括：玻璃基板、钝化层、像素电极、公共电极，其特征在于，还包括权利要求12或13任一项所述的薄膜晶体管。

15.一种薄膜晶体管制备系统，所述系统应用于对待加工件进行加工以制备薄膜晶体管；

其特征在于，所述系统包括：镀膜装置、光刻胶涂覆装置、湿刻装置、干刻装置、灰化装置、烘箱和机械臂；

其中，所述镀膜装置用于在所述待加工件上依次形成半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜；

所述光刻胶涂覆装置用于在形成有半导体层薄膜、掺杂半导体层薄膜、源漏电极薄膜的所述待加工件上形成第一图案化的光刻胶层；所述第一图案化的光刻胶层覆盖所述薄膜晶体管的源漏电极图形区域和沟道区域；

所述湿刻装置包括第一湿刻单元和第二湿刻单元，

所述第一湿刻单元，用于进行第一次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的源漏电极薄膜；

所述第二湿刻单元，用于进行第三次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的源漏电极薄膜，所述源漏电极图形形成；

所述干刻装置包括第一干刻单元和第二干刻单元，

所述第一干刻单元，用于进行第二次刻蚀，去掉未被所述第一图案化的光刻胶层覆盖的区域上的掺杂半导体层薄膜和半导体层薄膜，所述半导体层图形形成；

所述第二干刻单元，用于进行第四次刻蚀，去掉未被所述灰化处理后的光刻胶层覆盖的区域上的掺杂半导体层薄膜，所述掺杂半导体层图形形成；

所述灰化装置：用于对所述光刻胶层进行灰化处理，去掉所述沟道区域上的光刻胶层；

所述烘箱，用于对灰化处理后的光刻胶层进行烘烤；

所述机械臂，用于将所述待加工件从所述湿刻装置放置入所述干刻装置、从所述干刻装置放置入所述灰化装置、从所述灰化装置放置入所述烘箱、以及从所述烘箱放置入所述湿刻装置。

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