CN103199111A

CN103199111A - 半导体器件及其制造方法

Info

Publication number: CN103199111A
Application number: CN2012101768300A
Authority: CN
Inventors: 郑胤谟; 李基龙; 徐晋旭; 朴钟力
Original assignee: Samsung Display Co Ltd
Current assignee: Samsung Display Co Ltd
Priority date: 2012-01-10
Filing date: 2012-05-31
Publication date: 2013-07-10
Anticipated expiration: 2032-05-31
Also published as: US8937313B2; KR101903445B1; TW201330249A; TWI552335B; US20130175534A1; CN103199111B; KR20130081927A

Abstract

公开了半导体器件及其制造方法。在一个实施例中，该半导体器件包括基板，形成于所述基板上方的第一氮化硅层，直接形成于所述第一氮化硅层上并具有大约以下的厚度的第一氧化硅层，以及直接形成于所述第一氧化硅层上的氢化的多晶硅层。

Description

半导体器件及其制造方法

本申请要求于2012年1月10日提交至韩国知识产权局的申请号为10-2012-0003039的韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。

技术领域

所描述的技术总体上涉及半导体器件及其制造方法。

背景技术

一般而言，多晶硅层被广泛用作薄膜晶体管（TFT）的半导体层，这是因为多晶硅层具有高的电荷迁移率，可应用于高速运行电路，并可用于配置互补金属氧化物半导体（CMOS）电路。利用多晶硅层的TFT通常被用作显示器，例如有机发光二极管（OLED）的开关器件或驱动器件。

发明内容

一个创造性的方面在于一种由于消除了多晶硅层内部的缺陷而具有改善的晶体管特性并确保晶体管特性的均匀性的半导体器件。

另一方面在于一种制造由于消除了多晶硅层内部的缺陷而具有改善的晶体管特性的半导体器件的方法。

另一方面在于一种半导体器件，其包括：基板；形成于所述基板上方的第一氮化硅层；直接形成于所述第一氮化硅层上并具有大约

以下的厚度的第一氧化硅层；以及直接形成于所述第一氧化硅层上的氢化的多晶硅层。

另一方面在于一种半导体器件，其包括：基板；形成于所述基板上方的第一缓冲层，其中所述第一缓冲层包含氢；和有源层，形成于所述第一缓冲层上并包含多晶硅和氢，其中包含于所述有源层中的氢的浓度为大约1原子百分比（at.%）以上。

另一方面在于一种制造半导体器件的方法，该方法包括：在基板上方形成第一氮化硅层，其中所述第一氮化硅层包含氢；在所述第一氮化硅层上形成第一氧化硅层；在所述第一氧化硅层上直接形成非晶硅层；以及对所述第一氮化硅层、所述第一氧化硅层和所述非晶硅层进行热处理，以形成氢化的多晶硅层。

附图说明

图1为根据一实施例的半导体器件的剖视图。

图2为图示在图1所示的半导体器件的第一缓冲层中氢的分布的图。

图3为图示在图1所示的半导体器件的多晶硅层中氢的分布的图。

图4为根据另一实施例的半导体器件的剖视图。

图5为根据另一实施例的半导体器件的剖视图。

图6为根据另一实施例的半导体器件的剖视图。

图7为根据另一实施例的半导体器件的俯视图。

图8为沿图7的线I-I’截取的剖视图。

图9为图示根据一实施例的制造半导体器件的方法的流程图。

图10至图13为图示根据图9的实施例的制造半导体器件的方法的中间结构的剖视图。

图14为图13所示的区域A在第一氧化硅层具有大约

以下的厚度时的放大图。

图15为图13所示的区域A在第一氧化硅层具有大约

以上的厚度时的放大图。

图16为图示根据另一实施例的制造半导体器件的方法的中间结构的剖视图。

图17为V_th相对于氧化硅层的厚度的图。

具体实施方式

针对用于使形成于绝缘基板（例如玻璃）上的非晶态半导体层结晶为具有晶体结构的半导体层的技术已进行了广泛研究。用于使非晶态半导体层结晶的结晶技术的示例包括固相结晶、金属诱导结晶以及超晶硅结晶。不过，利用这些结晶技术形成的多晶硅具有诸如悬空键之类的各种缺陷，并且这些缺陷妨碍了运载硅中的电荷的载流子的移动。

现在将参照附图更充分地描述实施例。然而，可以采用不同的形式对所描述的实施例进行修改，并且本公开不应当被限于这里所阐明的实施例。在整个说明书中相同的附图标记表示相同的部件。在附图中，为清楚起见，层和区域的厚度被放大。

还应当理解的是，当一层被提及为位于另一层或基板“上”时，该层可以直接位于另一层或基板上，也可以存在中间元件。相反，当一元件被提及为“直接”位于另一元件“上”时，则不存在中间元件。

为易于描述，在本文中可使用诸如“在…下方”、“在…下面”，“下”、“在…上方”、“上”等空间相关的术语，来描述图中所示的一个元件或特征与另外的元件或特征的关系。应当理解，空间相关的术语旨在除器件的图中所示的方位之外还包括器件的在使用中或操作中的另外的方位。例如，如果图中的器件被旋转，则被描述为位于其它元件或特征的“下面”或“下方”的元件将位于其它元件或特征的“上方”。因此，示例性术语“在…下面”可包括“在…上方”和“在…下面”两个方位。可另外确定器件的方位（被旋转90度或在其它的方位），并且相应地解释在本文中使用的空间相关的描述符。

在描述实施例的语境中（尤其是在所附权利要求的语境中），单数形式的术语的使用和相似的指示应解释为涵盖单数和复数，除非在本文中另有说明或通过上下文被明确否定。术语“包括”、“具有”和“包含”应解释为开放式术语（即表示“包括，但不限于”），除非另被注明。

除非另有限定，否则在本文中使用的所有技术和科学术语具有与本发明所属的技术领域的普通技术人员所通常理解的相同的含义。注意的是，任意的和所有的示例或在本文中提供的示例性术语的使用仅仅旨在更好地举例说明实施例，而并非对本公开的范围的限制，除非另有具体说明。此外，除非另有限定，否则不可过度地解释在常用的字典中所定义的所有术语。

可根据制造技术和/或容差修改示例性视图的轮廓。图中所示的区域采用示意性的方式被图示，并且区域的形状借助于示图被简单地表示出，且并非为限制。

将参照图1至图3描述根据一实施例的半导体器件。图1为根据一实施例的半导体器件100的剖视图。图2为图示在图1所示的半导体器件100的第一缓冲层111中氢的分布的图。图3为图示在图1所示的半导体器件100的多晶硅层131中氢的分布的图。

参照图1，半导体器件100包括基板110、第一缓冲层111以及多晶硅层131。

基板110可为绝缘基板，特别是透明的绝缘基板。基板110可由例如石英、陶瓷或塑料制成。而且，基板110可为柔性基板。可替代地，基板110可为半导体基板，并且可包含例如Si、Ge、SiGe、GaP、GaAs、SiC、InAs或InP。

第一缓冲层111可形成于基板110的整个表面上。第一缓冲层111防止杂质（例如碱离子）从基板110渗入到多晶硅层131中，并整平基板110的表面。另外，第一缓冲层111可提供充分消除多晶硅层131的缺陷的氢。

第一缓冲层111可由包含氢的绝缘层形成。例如，第一缓冲层111可由包含氢的氮化硅层形成。氢被定义为包含氢原子、氢分子以及氢离子。氢可来自于用于形成第一缓冲层111的源气体，且可保留在第一缓冲层111中。在第一缓冲层111为氮化硅层时，在氮化硅层的形成过程中可将含氢气体用作氮源气体。这里，氢可被引入到氮化硅层内。通过为形成多晶硅层131而执行的热处理工艺，存在于第一缓冲层111中的氢可扩散到多晶硅层131。可利用例如化学气相沉积（CVD）或原子层沉积（ALD）来形成第一缓冲层111。

现在将参照图2描述第一缓冲层111中氢的分布。在图2中，X轴为氢原子在第一缓冲层111中的以原子百分比（at.%）表示的含量，Y轴为第一缓冲层111在从第一缓冲层111的上表面b朝着基板110的方向上的深度参照图2，第一缓冲层111包括第一区I和第二区II。第一区I比第二区II更靠近第一缓冲层111的上表面b。例如，第一区I可接触第一缓冲层111的上表面b，而第二区II可位于第一区I之下。在一个实施例中，第一区I中的氢原子的数量大于第二区II中的氢原子的数量。在图2中，作为示例，图示了氢原子的数量从第一缓冲层111的上表面b朝着其下表面a减少的情况。由于氢原子的数量随着到第一缓冲层111的上表面b的距离缩短而增加，因此在热处理工艺中，第一缓冲层111中的氢可更快速、更活跃地扩散到多晶硅层131。

返回参照图1，多晶硅层131形成于第一缓冲层111上，且可用作薄膜晶体管（TFT）的有源层。多晶硅层131可通过使非晶硅层结晶而形成，且可为氢化层。在氢化多晶硅层131中，悬空键、晶界等以物理或化学方式与氢结合。由此，可消除多晶硅层131的各种内部缺陷。鉴于此，在TFT中使用半导体器件100可改善TFT的特性。

氢在多晶硅层131中的浓度可为大约1at.%以上。以大约1at.%以上包含于多晶硅层131中的氢可充分消除多晶硅层131的内部缺陷。

现在将参照图3详细描述氢在多晶硅层131中的分布。参照图3，多晶硅层131包括第三区III和第四区IV。第三区III比第四区IV更靠近多晶硅层131的下表面b。例如，第三区III可接触多晶硅层131的下表面b，而第四区IV可位于第三区III之上。第三区III中的氢原子的数量大于第四区IV中的氢原子的数量。图3中，作为示例，图示了氢原子的数量从多晶硅层131的上表面c朝着其下表面b增加的情况。因此，在多晶硅层131中氢原子的数量可能在多晶硅层131与第一缓冲层111之间的界面处最大。存在于多晶硅层131与第一缓冲层111之间的界面处的大量氢原子可充分消除界面处的缺陷。另外，由于氢与悬空键等结合，因此可防止在随后的热处理工艺中将杂质从基板110引入到多晶硅层131中。

下文中，将参照图4描述根据另一实施例的半导体器件。图4为根据另一实施例的半导体器件200的剖视图。图4实施例与先前实施例的区别在于多晶硅层131与第一缓冲层111之间形成有第二缓冲层121。因此，下面的描述将集中于该区别。与先前实施例的元件大致相同的元件由相同的附图标记来表示，因此将省略它们的详细描述。

第二缓冲层121形成于第一缓冲层111与多晶硅层131之间，并且直接接触两个层111和131。第二缓冲层121可由与氢结合因而不捕集氢的材料形成。例如，第二缓冲层121可由氧化硅（SiOx）层形成。

第二缓冲层121的厚度H₁可为大约

以下。多晶硅层131可通过经热处理使非晶硅层结晶而形成。热处理促使第一缓冲层111中的氢扩散到多晶硅层131内，从而使多晶硅层131氢化。由此，在结晶过程中在多晶硅层131中产生的缺陷得以消除。同时，氢仅在穿过第二缓冲层121之后才可到达多晶硅层131。如果第二缓冲层121的厚度H₁超过大约

则氢可能穿不过第二缓冲层121，而可能返回到第一缓冲层111。第二缓冲层121可由不捕集氢的材料形成，以使在热处理工艺过程中第一缓冲层111中的氢可扩散到多晶硅层131，而不被捕集到第二缓冲层121中。根据该实施例，厚度H₁可大于大约

这适用于该公开所描述的其余缓冲层的至少一种。

下文中，将参照图5描述根据另一实施例的半导体器件。图5为根据另一实施例的半导体器件300的剖视图。图5实施例与先前实施例的区别在于第一缓冲层111与基板110之间形成有第三缓冲层122。因此，下面的描述将集中于该区别。与先前图4的实施例的元件大致相同的元件由相同的附图标记来表示，因此将省略它们的详细描述。

第三缓冲层122可形成于第一缓冲层111的下方，以直接接触第一缓冲层111。第三缓冲层122可确保基板110的平坦度，并且可充分防止杂质元素从基板110扩散到多晶硅层131中。第一缓冲层111、第二缓冲层121和第三缓冲层122的厚度总和可为大约

以上。当厚度总和为大约

以上时，缓冲层111、121和122可共同用作确保基板110的平坦度并充分防止杂质扩散的缓冲层。当第一缓冲层111和第二缓冲层121较薄时，第三缓冲层122可形成为较厚，从而保证三个缓冲层111、121和122为共同用作缓冲层所需的最小厚度。

第三缓冲层122中的氢原子的数量可小于第一缓冲层111中的氢原子的数量。可替代地，第三缓冲层122可不包含氢。详细地，第三缓冲层122可由氧化硅层形成。

第一缓冲层111可由氮化硅层形成。这里，第一缓冲层111可具有大约以下的厚度。氮化硅层为即具有张应力又具有压应力的层，并且氮化硅层的厚度决定了张应力和压应力的大小。氮化硅层的厚度的增大往往导致张应力的增大胜于压应力的增大，并且在热处理工艺期间，增大的张应力导致第一缓冲层111下方的基板110的热变形。当由氮化硅层形成的第一缓冲层111具有大约

以下的厚度时，氮化硅层的张应力减小，从而在热处理工艺期间不会导致基板110的变形。即使第一缓冲层111具有大约

以下的这种较小厚度，也可通过布置在第一缓冲层111下方的第三缓冲层122来确保缓冲层111、121和122为共同用作缓冲层所需的最小厚度。

下文中，将参照图6描述根据另一实施例的半导体器件。图6为根据另一实施例的半导体器件400的剖视图。图6实施例与先前图5的实施例的区别在于第三缓冲层122与基板110之间形成有第四缓冲层112。因此，下面的描述将集中于该区别。与先前图5的实施例的元件大致相同的元件由相同的附图标记来表示，因此将省略它们的详细描述。

第四缓冲层112形成于第三缓冲层122与基板110之间，以直接接触第三缓冲层122。第四缓冲层112可包含氢，且可由例如氮化硅层形成。例如，第一缓冲层111和第四缓冲层112可由含氢氮化硅层形成，而第二缓冲层121和第三缓冲层122可由氮化硅层形成。因而，第一缓冲层111和第四缓冲层112可包含氢，而第二缓冲层121和第三缓冲层122可不包含氢或可比第一缓冲层111和第四缓冲层112包含较少的氢。

第三缓冲层122的厚度H₂可为大约

以下。当第四缓冲层112包含氢时，为形成多晶硅层131而执行的热处理工艺可使得第四缓冲层122中的氢移动。结果，氢可被捕集到第一缓冲层111中或可扩散到多晶硅层131。在随后的热处理工艺中，被捕集到第一缓冲层111中的氢也可扩散到多晶硅层131。这里，如果直接形成于第四缓冲层112上的第三缓冲层122的厚度H₂为大约

以上，则第四缓冲层112中的氢可能穿不过第三缓冲层122，而可能返回到第四缓冲层112。鉴于此，第三缓冲层122可形成为大约

以下的厚度H₂，以使在热处理工艺期间，第四缓冲层112中的氢可平稳地扩散到第一缓冲层111或多晶硅层131。

第一至第四缓冲层111、121、122和112可共同用作缓冲层。这四个缓冲层111、121、122和112的厚度总和可为大约

以上。虽然图中未示出，不过第一缓冲层111和第二缓冲层121的堆叠结构可在第一缓冲层111和第二缓冲层121的下方重复多次。

上述根据不同实施例的半导体器件可应用于不同器件的TFT。可应用的器件的示例包括液晶显示器（LCD）、电泳显示器（EPD）、有机发光二极管（OLED）、无机电致发光显示器、场发射显示器（FED）、表面传导电子发射显示器（SED）、等离子体显示面板（PDP）以及阴极射线管（CRT）。下文中，将参照图7和图8以示例方式描述图5的半导体器件300所应用到的OLED。图7为根据另一实施例的半导体器件500的俯视图。图8为沿图7的线I-I’截取的剖视图。与先前图1至图6的实施例的元件大致相同的元件由相同的附图标记来表示，因此将省略它们的详细描述。

参照图7和图8，半导体器件500包括基板110、缓冲层120、有源层130、栅极绝缘层142、栅电极141、层间绝缘层150、源电极151和漏电极152、钝化层160、第一电极161、像素界定层170、有机发光层181以及第二电极182。

缓冲层120包括第一缓冲层111、第二缓冲层121和第三缓冲层122。缓冲层120具有与图5的示例结构基本相同的结构。第一缓冲层111可由氮化硅层形成，且包含氢。当第一缓冲层111由氮化硅层形成时，其可具有大约以下的厚度，以便减小在随后的热处理工艺中造成基板110的变形的张应力。第二缓冲层121直接形成在第一缓冲层111上，且可由例如氧化硅层形成。第二缓冲层121形成为大约

以下的厚度，以使在为形成有源层130而执行的热处理工艺期间，第一缓冲层111中的氢能够扩散到有源层130。第三缓冲层122形成在第一缓冲层111的下方以直接接触第一缓冲层，并且可由氧化硅层形成。缓冲层120可形成为大约

以上的厚度，以便防止杂质离子（例如碱金属离子）从基板110引入到有源层130，并整平基板110的表面。

有源层130形成在缓冲层120上，并且包括未掺杂有杂质离子的沟道区131b和形成于沟道区131b的两侧并掺杂有p型或n型杂质离子的源区131a和漏区131c。杂质离子可根据TFT的类型而改变。可注入诸如P、As或Sb的施主杂质离子来制造N型TFT，而可注入诸如B、Al、Ga或In的受主杂质离子来制造P型TFT。

有源层130由氢化多晶硅形成。如根据当前实施例的半导体器件500中的由氢化多晶硅形成的有源层130比由非晶硅形成的有源层130具有更高的电荷迁移率。另外，氢消除了多晶硅内部的缺陷，从而改善了晶体管特性。

栅极绝缘层142形成在缓冲层120和有源层130上。栅极绝缘层142可利用例如CVD、等离子体增强化学气相沉积（PECVD）、物理气相沉积（PVD）或ALD来形成。栅极绝缘层142可由SiO₂、SiN_x或SiON形成，但不限于此。

栅电极141形成在栅极绝缘层142上，以至少与有源层130的沟道区130b部分重叠。栅电极141可由选自于由Mo、W、AlNd、Ti、Al、Ag和这些材料的合金组成的组的材料或材料混合物制成。栅电极141可为单层或可由两层以上的具有低电阻率的材料Mo、Al或Ag构成，从而减小布线电阻。也就是说，栅电极141可通过依次堆叠多个导电层来形成，以减小布线电阻。具体地，栅电极141可具有由Mo/Al/Mo、MoW/AlNd/MoW、Mo/Ag/Mo、Mo/Ag合金/Mo或Ti/Al/Mo构成的多层结构。

层间绝缘层150形成在栅极绝缘层142上以覆盖栅电极141，并且具有平坦的上表面。层间绝缘层150不仅使栅电极141与将于随后形成的源电极151和漏电极152绝缘，还充分整平器件的整个表面，以利于随后的处理。层间绝缘层150包括使有源层130的源区131a和漏区131c部分暴露的接触孔153和154。层间绝缘层150可由有机绝缘层或无机绝缘层形成。例如，层间绝缘层150可由SiO₂、SiN_x、SiON、Al₂O₃、TiO₂、Ta₂O₅、HfO₂、ZrO₂、BST、PZT、通用聚合物（例如聚甲基丙烯酸甲酯（PMMA）或聚苯乙烯（PS））、具有酚基的聚合衍生物、丙烯酸类聚合物、酰亚胺聚合物、芳基醚聚合物、酰胺聚合物、氟聚合物、对二甲苯聚合物、乙烯醇聚合物或这些材料的混合物制成。层间绝缘层150可为无机绝缘层和有机绝缘层的复合堆叠物。

源电极151和漏电极152形成在层间绝缘层150上，且分别通过接触孔153和154电连接至有源层130的源区131a和漏区131c。源电极151和漏电极152中的每一个可为单层选自于由Mo、W、MoW、AlNd、Ti、Al、Al合金、Ag和Ag合金组成的组的材料。可替代地，源电极151和漏电极152中的每一个可由两层以上的选自于由具有低电阻率的材料Mo、Al和Ag构成的组的材料构成，从而减小布线电阻。也就是说，源电极151和漏电极152中的每一个可具有由Mo/Al/Mo、MoW/AlNd/MoW、Ti/Al/Ti、Mo/Ag/Mo或Mo/Ag合金/Mo构成的多层结构。

钝化层160形成在层间绝缘层150以及源电极151和漏电极152上，且包括使源电极151和漏电极152中的任意一个暴露的接触孔171。钝化层160可由无机绝缘层或有机绝缘层形成。

第一电极161形成在钝化层160上，且通过形成于钝化层160中的接触孔171被连接至源电极151和漏电极152中的任意一个。第一电极161可由选自于但不限于由铟锡氧化物(ITO)、铟锌氧化物(IZO)、氧化锡(TO)、氧化锌(ZnO)和氧化铟(In₂O₃)组成的组的材料或材料的混和物制成。

像素界定层170形成在钝化层160上，且包括使第一电极161的一部分表面暴露的开口172。像素界定层170可由选自于由聚丙烯酸树脂、环氧树脂、苯酚树脂、聚酰胺树脂、聚酰亚胺树脂、非饱和聚酯树脂、聚亚苯基树脂、聚苯硫醚树脂和苯并环丁烯组成的组的材料或材料的混合物制成。

有机发光层181形成在第一电极161的被开口172暴露的部分上，并且第二电极182形成在有机发光层181上。当第一电极161由具有高功函的材料（例如ITO）制成时，其可充当作为空穴注入电极的阳极电极，而形成于有机发光层181上的第二电极182可充当作为电子注入电极的阴极电极。不过，这是相对概念。也就是说，第一电极161也可为阴极电极，而阳极电极可形成在有机发光层181上。在这种结构中，空穴和电子可被注入到有机发光层181中，并且注入的空穴和电子结合以形成激子。激子在它们从激发态降至基态时发光。

下文中，将参照图9至图15描述根据一实施例的制造半导体器件的方法。图9为图示根据一实施例的制造半导体器件的方法的流程图。图10至图13为图示制造根据图4的实施例的半导体器件的方法的中间结构的剖视图。图14为在第一氧化硅层121具有大约

以下的厚度时图13所示的区域“A”的放大图。图15为在第一氧化硅层121具有大约

以上的厚度时图13所示的区域A的放大图。

参照图9，在基板110上形成第一氮化硅层111（操作S1010）。具体地，通过CVD、PECVD、PVD或ALD在基板110上沉积氧化硅层。在输入氮源气体之后，沉积于基板110上的氧化硅层在大约500℃至大约1000℃下被快速热处理大约10秒至大约30秒，或在大约10毫托（mTorr）至大约30mTorr的压强条件下并以大约400W至大约600W的功率被等离子体处理。结果，氮被注入到氧化硅层中，从而形成了第一氮化硅层111。氮源气体可为诸如NH₃的含氢的气体。因此，可形成含氢的第一氮化硅层111。可替代地，可以不在形成氧化硅层之后，向氧化硅层中注入氮。而是可通过CVD、PECVD、PVD或ALD利用含氢的氮源气体来直接形成第一氮化硅层111。

参照图9和图11，在第一氮化硅层111上形成第一氧化硅层121（操作S1020）。具体地，通过CVD、PECVD、PVD或ALD在第一氮化硅层111上沉积第一氧化硅层121。这里，第一氧化硅层121的厚度H₁可为大约

以下。

第一氮化硅层111和第二氮化硅层121充分防止在基板110中产生的湿气或杂质的扩散，或者在结晶过程中控制传热速度，从而有利于非晶硅层的结晶。

参照图9、图12和图13，在第一氧化硅层121上形成非晶硅层131a（操作S1030），并对非晶硅层131a进行热处理，以形成氢化多晶硅层131（操作S1040）。具体地，通过CVD、PECVD、PVD或ALD在第一氧化硅层121上形成非晶硅层131a，然后通过热处理使其结晶。热处理工艺不仅使非晶硅层131a结晶，还使得第一氮化硅层111中的氢移至多晶硅层131，从而使多晶硅层131氢化。可利用诸如金属诱导结晶（MIC）、金属诱导横向结晶（MILC）、超晶硅结晶（SGC）或固相结晶（SPC）之类的方法来执行非晶硅层131a的结晶。可在大约300℃至大约1000℃的温度下进行热处理工艺几秒至几分钟。在上述温度和时间范围内执行的热处理工艺不仅充分防止了由过热处理造成基板110变形，而且致使第一氮化硅层111中的氢扩散，以使非晶硅层131a结晶并充分消除多晶硅层131内部的缺陷。可利用炉内退火、快速热退火（RTA）、UV退火或激光退火来执行热处理工艺。

经热处理工艺之后，多晶硅层131中氢的浓度可为大约1at.%以上。当通过使非晶硅层131a结晶来形成多晶硅层131时，氢浓度可由于脱氢作用而降低。不过，在当前实施例中，由于氢从第一氮化硅层111提供，因此多晶硅层131中氢的浓度可维持在大约1at.%以上。从而，可充分消除形成于多晶硅层131中的缺陷。

现在将参照图14和图15描述多晶硅层131通过热处理的氢化。参照图14，通过热处理使非晶硅层131a结晶，并且氢从第一氮化硅层111的扩散几乎与非晶硅层131a的结晶同时开始。这里，如果直接形成于第一氮化硅层111上的第一氧化硅层121具有大约

以下的厚度H₁，则氢原子可穿过第一氧化硅层121以扩散到多晶硅层131中，从而使多晶硅层131氢化。另一方面，参照图15，如果第一氧化硅层121具有大约以上的厚度H₃，则第一氮化硅层111中的氢原子可能穿不过第一氧化硅层121。此外，氢原子可能从第一氧化硅层121的表面反弹，而返回第一氮化硅层121，因而无法到达多晶硅层131。

由于上面的热处理工艺，第一氮化硅层111中的氢原子的数量可随着到第一氮化硅层111的上表面的距离缩短而增加。另外，多晶硅层131中的氢原子的数量可随着到多晶硅层的下表面的距离缩短而增加。

在根据当前实施例的制造半导体器件的方法中，形成了含氢的氮化硅层，并且氧化硅层被形成为允许氢穿过氧化硅层的厚度。因此，氮化硅层中的氢在结晶过程中扩散至多晶硅层。这可以不需要为消除多晶硅层的缺陷而执行额外的工艺。此外，由于形成于大面积基板上的多晶硅层可被均匀氢化，因此可获得均匀的TFT特性。

下文中，将参照图16描述根据另一实施例的制造半导体器件的方法。图16为图示根据另一实施例的制造半导体器件的方法的中间结构的剖视图。当前实施例与先前实施例的区别在于额外执行图16的工艺。由此，下面的描述将集中于该区别。

参照图16，在第一氮化硅层111的下方形成第二氧化硅层122。具体地，通过CVD、PECVD、PVD或ALD在第一氮化硅层111的下方形成第二氧化硅层122，以直接接触第一氮化硅层111。

将参照下面的实验示例更详细地描述所公开的实施例中的至少一个的选择益处。

实验示例1：关于第一氧化硅层的厚度的TFT特性

在基板110上形成包括第二氧化硅层122、第一氮化硅层111和第一氧化硅层121的缓冲层，并且在该缓冲层上沉积非晶硅，如图5所示。然后，所得到的结构在大约700℃的温度下被快速热处理3分钟，从而使非晶硅层结晶并氢化。这里，缓冲层的总厚度为大约

第一氮化硅层111的厚度为大约第一氧化硅层121的厚度为大约如上所述形成缓冲层和多晶硅层之后，将杂质注入到多晶硅层中，以形成包括沟道区以及源区和漏区的有源层。在随后的工艺中，制造TFT。作为评估TFT特性的方式，测量V_th（在1.0nA的电流值下的电压），该结果由图17的曲线（a）表示。在图17中，垂直轴为电流值，水平轴为电压值。

（2）除了第一氧化硅层121的厚度为大约

之外，以与（1）相同的方式进行实验，结果由图17的曲线（b）表示。

（3）除了第一氧化硅层121的厚度为大约

之外，以与（1）相同的方式进行实验，结果由图17的曲线（c）表示。

（4）除了第一氧化硅层121的厚度为大约

之外，以与（1）相同的方式进行实验，结果由图17的曲线（d）表示。

参照图17，当第一氧化硅层121具有大约以上的厚度时，V_th增大。当第一氧化硅层121具有大约

以上的厚度时，第一氮化硅层111中的氢通常不会穿过第一氧化硅层121。因而，多晶硅层将不被氢化，不能充分防止TFT特性的劣化。

Claims

1.一种半导体器件，包括：

基板；

形成于所述基板上方的第一氮化硅层；

直接形成于所述第一氮化硅层上并具有

以下的厚度的第一氧化硅层；以及

直接形成于所述第一氧化硅层上的氢化的多晶硅层。

2.根据权利要求1所述的半导体器件，进一步包括形成于所述基板与所述第一氮化硅层之间的第二氧化硅层。

3.根据权利要求2所述的半导体器件，其中所述第一氮化硅层的厚度为以下。

4.根据权利要求3所述的半导体器件，进一步包括形成于所述基板与所述第二氧化硅层之间并与所述基板和所述第二氧化硅层接触的第二氮化硅层，其中所述第二氧化硅层的厚度为

以下。

5.根据权利要求1所述的半导体器件，其中包含于所述氢化的多晶硅层中的氢的浓度为1原子百分比以上。

6.根据权利要求1所述的半导体器件，其中所述氢化的多晶硅层形成包括沟道区和形成于所述沟道区两侧的源区和漏区的有源层，其中所述有源层掺杂有杂质；所述半导体器件进一步包括：

栅电极，形成于所述有源层上以至少与所述沟道区部分地重叠；

层间绝缘层，形成于所述基板上以覆盖所述栅电极并具有使所述源区和所述漏区部分地暴露的接触孔；

源电极和漏电极，填充所述接触孔并形成于所述层间绝缘层上以分别连接至所述源区和所述漏区；

钝化层，形成于所述层间绝缘层上以覆盖所述源电极和所述漏电极；

第一电极，形成于所述钝化层上并连接至所述源电极和所述漏电极中的至少一个；以及

像素界定层，形成于所述钝化层上以使所述第一电极暴露。

7.一种半导体器件，包括：

基板；

形成于所述基板上方的第一缓冲层，其中所述第一缓冲层包含氢；和

有源层，形成于所述第一缓冲层上并包含多晶硅和氢，

其中包含于所述有源层中的氢的浓度为1原子百分比以上。

8.根据权利要求7所述的半导体器件，进一步包括形成于所述第一缓冲层与所述有源层之间并接触所述第一缓冲层和所述有源层的第二缓冲层，其中与所述第一缓冲层和所述有源层相比，所述第二缓冲层包含较少量的氢。

9.根据权利要求8所述的半导体器件，其中所述第二缓冲层的厚度为

以下。

10.根据权利要求8所述的半导体器件，进一步包括形成于所述基板与所述第一缓冲层之间的第三缓冲层。

11.根据权利要求10所述的半导体器件，进一步包括形成于所述第三缓冲层与所述基板之间并接触所述第三缓冲层和所述基板的第四缓冲层，其中所述第四缓冲层包含氢，并且其中与所述第一缓冲层和所述第四缓冲层相比，所述第二缓冲层和所述第三缓冲层包含较少量的氢。

12.根据权利要求7所述的半导体器件，其中所述第一缓冲层包括氮化硅，并且其中所述第二缓冲层包括氧化硅。

13.根据权利要求7所述的半导体器件，其中所述有源层包括第三区和位于所述第三区上的第四区，并且其中与所述第三区相比，所述第四区包含较多量的氢。

14.根据权利要求7所述的半导体器件，其中所述有源层包括沟道区和形成于所述沟道区的两侧并掺杂有杂质的源区和漏区，并且其中所述半导体器件进一步包括：

像素界定层，形成于所述钝化层上以使所述第一电极暴露。

15.一种制造半导体器件的方法，该方法包括：

在基板上方形成第一氮化硅层，其中所述第一氮化硅层包含氢；

在所述第一氮化硅层上形成第一氧化硅层；

在所述第一氧化硅层上直接形成非晶硅层；以及

对所述第一氮化硅层、所述第一氧化硅层和所述非晶硅层进行热处理，以形成氢化的多晶硅层。

16.根据权利要求15所述的方法，其中所述第一氧化硅层具有

以下的厚度。

17.根据权利要求15所述的方法，其中形成所述第一氮化硅层包括：

在所述基板上形成用于氮化层的氧化硅层；和

利用含氢的氮源气体将氮注入到所述用于氮化层的氧化硅层内。

18.根据权利要求17所述的方法，进一步包括在所述基板与所述第一氮化硅层之间形成第二氧化硅层。

19.根据权利要求18所述的方法，进一步包括在所述基板与所述第二氧化硅层之间形成包含氢的第二氮化硅层，以接触所述第二氧化硅层。

20.根据权利要求19所述的方法，其中所述第二氧化硅层具有以下的厚度。