[go: up one dir, main page]

CN103187301A - 具有超级接口的沟槽型功率晶体管组件及其制作方法 - Google Patents

具有超级接口的沟槽型功率晶体管组件及其制作方法 Download PDF

Info

Publication number
CN103187301A
CN103187301A CN2012100201459A CN201210020145A CN103187301A CN 103187301 A CN103187301 A CN 103187301A CN 2012100201459 A CN2012100201459 A CN 2012100201459A CN 201210020145 A CN201210020145 A CN 201210020145A CN 103187301 A CN103187301 A CN 103187301A
Authority
CN
China
Prior art keywords
layer
epitaxial layer
hole
forming
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100201459A
Other languages
English (en)
Other versions
CN103187301B (zh
Inventor
林永发
徐守一
吴孟韦
张家豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anpec Electronics Corp
Original Assignee
Anpec Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anpec Electronics Corp filed Critical Anpec Electronics Corp
Publication of CN103187301A publication Critical patent/CN103187301A/zh
Application granted granted Critical
Publication of CN103187301B publication Critical patent/CN103187301B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/159—Shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10P30/222—

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种具有超级接口的沟槽型功率晶体管组件的制作方法。首先，提供一具有一第一导电类型的基底。然后，于基底上形成一具有一第二导电类型的外延层。接着，于外延层中形成一穿孔，贯穿外延层。随后，于穿孔的两侧的外延层中分别形成两个具有第一导电类型的漏极掺杂区，且漏极掺杂区从外延层的上表面延伸至与基底相接触。

Description

具有超级接口的沟槽型功率晶体管组件及其制作方法
技术领域
本发明涉及一种沟槽型功率晶体管组件及其制作方法，特别涉及一种具有超级接口的沟槽型功率晶体管组件及其制作方法。
背景技术
在功率晶体管组件中，漏极与源极间导通电阻RDS(on)的大小与组件的功率消耗成正比，因此降低导通电阻RDS(on)的大小可减少功率晶体管组件所消耗的功率。于导通电阻RDS(on)中，用于耐压的外延层所造成的电阻值所占的比例为最高。虽然增加外延层中导电物质的掺杂浓度可降低外延层的电阻值，但外延层的作用为用于承受高电压。若增加掺杂浓度会降低外延层的崩溃电压，因而降低功率晶体管组件的耐压能力。
为了维持或提升功率晶体管组件的耐压能力，并降低外延层的电阻值，目前已发展出一种具有超级接口(super junction)的功率晶体管组件，以兼具高耐压能力以及低导通电阻。于现有功率晶体管组件中，基底上形成有沿着水平方向交替设置P型外延层与N型外延层，使P型外延层与N型外延层形成多个PN接面，彼此平行且垂直于基底表面。现有制作功率晶体管组件的方法利用刻蚀工艺于N型外延层中形成多个深沟槽，然后于深沟槽中填入P型外延层。然而，深沟槽的深宽比具有一定大小，且现有的刻蚀工艺所制作出的沟槽的深宽比有一定的限制，因此P型外延层也不易完整填充于沟槽中，而容易于其中产生空隙，使超级接口有缺陷。
有鉴于此，提供一种具有超级接口的功率晶体管组件及其制作方法，来避免形成有缺陷的超级接口实为本领域的技术人员努力的目标。
发明内容
本发明的主要目的在于提供一种具有超级接口的沟槽型功率晶体管组件及其制作方法，以避免形成有缺陷的超级接口。
为达上述的目的，本发明提供一种具有超级接口的沟槽型功率晶体管组件的制作方法。首先，提供一基底，且基底具有一第一导电类型。然后，于基底上形成一外延层，且外延层具有不同于第一导电类型的一第二导电类型。接着，于外延层中形成至少一穿孔，贯穿外延层。随后，于穿孔的两侧的外延层中分别形成两个漏极掺杂区，且漏极掺杂区从外延层的上表面延伸至与基底相接触，其中漏极掺杂区具有第一导电类型。接着，于穿孔中填入一绝缘层，且绝缘层的上表面低于外延层的上表面。然后，于绝缘层上的穿孔的各侧的外延层中分别形成一信道掺杂区，使位于绝缘层上的穿孔的各侧的各漏极掺杂区转变为各信道掺杂区，其中信道掺杂区具有第二导电类型。随后，于绝缘层上的穿孔中形成一栅极结构。然后，于穿孔的各侧的外延层中分别形成一源极掺杂区，且源极掺杂区具有第一导电类型。
为达上述的目的，本发明还提供一种具有超级接口的沟槽型功率晶体管组件的制作方法。首先，提供一基底，且基底具有一第一导电类型。然后，于基底上形成一第一外延层，且第一外延层具有不同于第一导电类型的一第二导电类型。接着，于第一外延层中形成至少一第一穿孔，贯穿第一外延层。其后，于第一穿孔的两侧的第一外延层中分别形成两个漏极掺杂区，且漏极掺杂区从第一外延层的上表面延伸至与基底相接触，其中漏极掺杂区具有第一导电类型。之后，于第一穿孔中填满一绝缘层。接着，于第一外延层与绝缘层上形成一第二外延层，且第二外延层具有第二导电类型。然后，于第二外延层中形成至少一第二穿孔，暴露出绝缘层。接着，于第二穿孔中形成一栅极结构。随后，于第二穿孔的两侧的第二外延层中分别形成两个源极掺杂区，且源极掺杂区具有第一导电类型。
为达上述的目的，本发明提供一种具有超级接口的沟槽型功率晶体管组件，包括一基底、一第一外延层、至少两个漏极掺杂区、一绝缘层、至少两个信道掺杂区、一栅极结构以及至少两个源极掺杂区。基底具有一第一导电类型。第一外延层设于基底上，且具有至少一穿孔，其中第一外延层具有不同于第一导电类型的一第二导电类型。漏极掺杂区设于穿孔两侧的第一外延层中，且与基底相接触，其中漏极掺杂区具有第一导电类型。绝缘层设于穿孔中，且绝缘层的上表面低于第一外延层的上表面。信道掺杂区分别设于漏极掺杂区上的第一外延层中，并分别与漏极掺杂区相接触，其中信道掺杂区具有第二导电类型。栅极结构设于绝缘层上的穿孔中。源极掺杂区分别设于穿孔两侧的第一外延层中，并分别与信道掺杂区相接触，其中源极掺杂区具有第一导电类型。
为达上述的目的，本发明还提供一种具有超级接口的沟槽型功率晶体管组件，包括一基底、一第一外延层、至少两个漏极掺杂区、一绝缘层、一第二外延层、一栅极结构以及至少两个源极掺杂区。基底具有一第一导电类型。第一外延层设于基底上，且具有至少一第一穿孔，其中第一外延层具有不同于第一导电类型的一第二导电类型。漏极掺杂区设于第一穿孔两侧的第一外延层中，且各漏极掺杂区从第一外延层的上表面延伸至与基底相接触，其中漏极掺杂区具有第一导电类型。绝缘层填满第一穿孔。第二外延层设于第一外延层上，并与漏极掺杂区相接触，且第二外延层具有至少一第二穿孔，设于绝缘层上，其中第二外延层具有第二导电类型。栅极结构设于绝缘层上的第二穿孔中。源极掺杂区分别设于第二穿孔两侧的第二外延层中，其中源极掺杂区具有第一导电类型。
本发明利用斜角度离子注入工艺或气相掺杂工艺于外延层中形成漏极掺杂区，使所形成的超级接口具有平整性。借此，可避免在直接于外延层的穿孔中填入另一外延层的情况下因所填入的外延层产生空隙而造成超级接口有缺陷。
附图说明
图1至图9为本发明一第一优选实施例的具有超级接口的沟槽型功率晶体管组件的制作方法示意图。
图10与图11为本发明一第二优选实施例的具有超级接口的沟槽型功率晶体管组件的制作方法示意图。
图12与图15为本发明一第三优选实施例的具有超级接口的沟槽型功率晶体管组件的制作方法示意图。
其中，附图标记说明如下：
Figure BSA00000661665700041
具体实施方式
请参考图1至图9，图1至图9，图1至图9为本发明一第一优选实施例的具有超级接口的沟槽型功率晶体管组件的制作方法示意图，其中图9为本发明第一优选实施例的具有超级接口的沟槽型功率晶体管组件的剖面示意图。如图1所示，首先提供一基底102，例如：硅晶圆，且基底102具有一第一导电类型。然后，利用一外延工艺，例如：物理气相沉积工艺或化学气相沉积工艺，于基底102上形成一外延层104，且外延层104具有不同于第一导电类型的一第二导电类型。随后，于外延层104上形成一衬垫层106。然后，利用一第二导电类型的离子注入工艺与一热趋入工艺，于外延层104中形成一井区108，且井区108具有第二导电类型。并且，本实施例的第一导电类型与第二导电类型分别为N型与P型，但不限于此，也可互换。于本发明的其它实施例中，衬垫层106也可选择性地未形成于外延层104上，且井区108也可选择性地未形成于外延层104中。
如图2所示，进行一沉积工艺，于衬垫层106上形成一第一硬掩模层110，例如：氮化硅。然后，进行另一沉积工艺，于第一硬掩模层110上形成一第二硬掩模层112，例如：氧化硅。接着，图案化第二硬掩模层112、第一硬掩模层110以及衬垫层106，以形成一开口，暴露出P型外延层104。然后，以第二硬掩模层112为掩模，进行一刻蚀工艺，于P型外延层104中形成多个穿孔104a，分别贯穿P型外延层104，且暴露出N型基底102。各穿孔104a可进一步延伸至N型基底102，但不限于此。此外，本发明的穿孔104a的数量不限为多个，也可仅为单一个。
如图3所示，接着，于各穿孔104a的两侧的P型外延层104与P型井区108中分别植入多个N型离子。于本实施例中，于P型外延层104与P型井区108中植入N型离子的步骤可利用一N型斜角度离子注入工艺(tilt angle ionimplantation process)或一N型气相掺杂工艺(vapor phase doping process)，但不限于此。然后，进行一热趋入工艺，于各穿孔104a的两侧的P型外延层104与P型井区108中分别形成两个N型漏极掺杂区114，且N型漏极掺杂区114从P型外延层104的上表面延伸至与N型基底102相接触。借此，N型漏极掺杂区114可与P型外延层104形成一PN接面，也即超级接口，从P型外延层104延伸至N型基底102，且PN接面约略垂直N型基底102。随后，进行另一沉积工艺，于第二硬掩模层112上形成一绝缘材料层113，例如：氧化硅，且绝缘材料层113填满于各穿孔104a中。值得注意的是，本实施例利用斜角度离子注入工艺或气相掺杂工艺将N型离子植入P型外延层104中，然后在通过热趋入工艺扩散N型离子而形成N型漏极掺杂区114，使所形成的超级接口具有平整性，进而避免在直接于穿孔104a中填入N型外延层的情况下因N型外延层产生空隙而造成超级接口有缺陷。
如图4所示，然后，移除位于各穿孔104a外的绝缘材料层113与第二硬掩模层112。由于本实施例的绝缘材料层113与第二硬掩模层112是由相同材料所构成，因此移除位于各穿孔104a外的绝缘材料层与第二硬掩模层112的步骤可利用进行一研磨工艺来完成，但本发明不以此为限。接着，进行另一刻蚀工艺，移除各穿孔104a中的部分绝缘材料层113，以形成一绝缘层116，且绝缘层116的上表面低于P型外延层104的上表面。并且，P型井区108的底部约略与绝缘层116的上表面位于同一平面，但不限于此。
如图5所示，接着，于绝缘层116上的各穿孔104a的各侧的P型井区108中植入多个P型离子。于本实施例中，于P型井区108中植入P型离子的步骤可利用一P型斜角度离子注入工艺或一P型气相掺杂工艺，但不限于此。然后，进行一热趋入工艺，于绝缘层116上的各穿孔104a的各侧的P型井区108中形成一P型信道掺杂区118，且此P型信道掺杂区118是利用前述的P型掺杂转变绝缘层116上的各穿孔104a的各N型漏极掺杂区114，使各P型信道掺杂区118分别与其下方的各N型漏极掺杂区114相接触。随后，移除第一硬掩模层110以及衬垫层106，以暴露出P型外延层104的上表面。本实施例的P型信道掺杂区118可作为沟槽型功率晶体管组件100的信道区。于本发明的其它实施例中，植入N型离子的步骤与形成绝缘层的116步骤之间并不需进行热趋入工艺，且N型漏极掺杂区114可与P型信道掺杂区118利用同一热趋入工艺来形成。
如图6所示，接下来，于绝缘层116上的各穿孔104a中形成一栅极结构120。并且，栅极结构120包括一栅极绝缘层122与一栅极导电层124，且栅极绝缘层122设于栅极导电层124与P型井区108之间。于本实施例中，形成栅极结构120的步骤可先进行一热氧化工艺，于暴露出的P型井区108的上表面以及绝缘层116上的各穿孔104a的侧壁上形成一栅极绝缘层122。然后，进行另一沉积工艺，于栅极绝缘层122上形成一栅极导电层124，例如：多晶硅，且栅极导电层124填满绝缘层116上的各穿孔104a。接着，进行一研磨工艺以及一回刻蚀工艺，移除位于各穿孔104a外的栅极导电层124，以于各穿孔104a中形成栅极结构120。本实施例的栅极导电层124是作为沟槽型功率晶体管组件的栅极。
如图7所示，然后，进行一微影工艺及一N型离子注入工艺，于栅极导电层124的周围P型信道掺杂区118的上方形成一N型掺杂区，然后，再经由一热趋入工艺以于各P型信道掺杂区118上形成一N型源极掺杂区126，作为沟槽型功率晶体管组件的源极，且各N型源极掺杂区126与各P型信道掺杂区118相接触。
如图8所示，接着，于栅极绝缘层122以及栅极导电层124上覆盖一介电层128。接着，进行一光刻工艺，于介电层128与栅极绝缘层122中形成多个接触洞128a，以暴露出P型外延层104以及N型源极掺杂区126。于本发明的其它实施例中，于形成接触洞128a之后，另可进行另一P型离子注入工艺与另一热趋入工艺，于各接触洞128a所暴露的P型外延层104中形成一P型接触掺杂区，以降低接触电阻，且P型接触掺杂区与N型源极掺杂区126与P型井区108相接触。
如图9所示，随后，于介电层128上与接触洞128a中形成一源极金属层130。并且，于N型基底102下形成一漏极金属层132。于本实施例中，形成源极金属层130与漏极金属层132的步骤可包含进行电浆溅镀或电子束沉积等工艺，且源极金属层130可包括钛、氮化钛、铝、钨等金属或金属化合物，但不限于此。至此已完成本实施例的沟槽型功率晶体管组件100。于本发明的其它实施例中，于形成源极金属层130之前也可先于接触洞128a中形成接触插塞，或先于接触洞128a底部的P型井区108上形成一阻障层。
本发明的沟槽型功率晶体管组件及其制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化形，然为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。
请参考图10与图11，且一并参考图1至图4以及图5至图9。图10与图11为本发明一第二优选实施例的具有超级接口的沟槽型功率晶体管组件的制作方法示意图。为了方便说明起见，与第一实施例相同的部分组件将使用相同标号标注。如图1至图4所示，本实施例的制作方法于形成绝缘层之前的步骤与第一实施例相同，因此在此不再赘述。如图10所示，相较于第一实施例，本实施例的制作方法是于形成绝缘层的步骤之后另进行一热氧化工艺，以于绝缘层116上的各穿孔104a的两侧壁上分别形成两层氧化层134，并且在热氧化工艺中被暴露出的各N型漏极掺杂区114的硅会与氧反应，因此邻近各穿孔104a的各N型漏极掺杂区114的一部分转变为各氧化层134的一部分。然后，如图11所示，进行一湿式刻蚀工艺，以移除氧化层134。值得注意的是，由于N型漏极掺杂区114是通过植入N型离子与热趋入工艺所形成，因此在接近各穿孔104a的侧壁的N型漏极掺杂区114会具有较高的掺杂浓度。本实施例是利用热氧化工艺将具有较高掺杂浓度的N型漏极掺杂区114转变为氧化层134，接着利用刻蚀工艺移除氧化层134，以移除具有较高掺杂浓度的N型漏极掺杂区114，借此在后续形成P型信道掺杂区118的步骤中，可避免为了中和较高浓度的N型漏极掺杂区114而调高注入P型离子的浓度，进而可有效控制P型信道掺杂区118的掺杂浓度。如图5至图9所示，由于本实施例的制作方法中形成P型信道掺杂区118之后的步骤与第一实施例的制作方法相同，且所完成的功率晶体管组件100的结构也相同，如图9所示，因此不再在此赘述。
请参考图12至图15，图12与图15为本发明一第三优选实施例的具有超级接口的沟槽型功率晶体管组件的制作方法示意图，其中图15为本发明第三优选实施例的具有超级接口的沟槽型功率晶体管组件的剖面示意图。如图12所示，相较于第一实施例，本实施例的制作方法于提供N型基底102之后，于N型基底102上形成一P型第一外延层202，并于P型第一外延层202上形成一第一硬掩模层204。然后，图案化第一硬掩模层204，以暴露出P型第一外延层202。接着，以第一硬掩模层204为掩模，刻蚀P型第一外延层202，以于P型第一外延层202中形成多个第一穿孔202a，分别贯穿P型第一外延层202。
如图13所示，接着，于各第一穿孔202a的两侧的P型第一外延层202中分别植入多个N型离子。于本实施例中，于P型第一外延层202中植入N型离子的步骤可利用一N型斜角度离子注入工艺或一N型气相掺杂工艺，但不限于此。然后，进行一热趋入工艺，于各第一穿孔202a的两侧的P型第一外延层202中分别形成两个N型漏极掺杂区114，且N型漏极掺杂区114从P型第一外延层202的上表面延伸至与N型基底102相接触。借此，N型漏极掺杂区114可与P型第一外延层202形成一PN接面，也即超级接口，从P型第一外延层202延伸至N型基底102，且PN接面约略垂直N型基底102。接着，于第一硬掩模层204上形成一绝缘材料层206，例如：氧化硅，且绝缘材料层206填满于各第一穿孔202a中。
如图14所示，然后，移除位于各第一穿孔202a外的绝缘材料层206与第一硬掩模层204，以暴露出P型第一外延层202，并于各第一穿孔202a中填满绝缘层208。由于本实施例的绝缘材料层206与第一硬掩模层204是由相同材料所构成，因此移除位于各第一穿孔202a外的绝缘材料层206与第一硬掩模层204的步骤可利用进行一研磨工艺来完成，但本发明不以此为限。接着，于绝缘层208与P型第一外延层202上形成一P型第二外延层210。然后，于P型第二外延层210上形成一第二硬掩模层212，并图案化第二硬掩模层212。随后，以第二硬掩模层212为掩模，于P型第二外延层210中形成多个第二穿孔210a，分别对应各第一穿孔202a，以暴露出绝缘层208。接着，于各第二穿孔210a的两侧的P型第二外延层210中分别植入多个P型离子。于本实施例中，于P型第二外延层210中植入P型离子的步骤可利用一P型斜角度离子注入工艺或一P型气相掺杂工艺，但不限于此。然后，进行一热趋入工艺，于各第二穿孔210a的两侧的P型第二外延层210中分别形成两个P型信道掺杂区118，且各P型信道掺杂区118从P型第二外延层210的上表面延伸至与各N型漏极掺杂区114相接触。于本发明的其它实施例中，植入N型离子的步骤与形成绝缘层208的步骤之间并不需进行热趋入工艺，且N型漏极掺杂区114可与P型信道掺杂区118于同一热趋入工艺中同时形成。
如图15所示，接下来，移除第二硬掩模层212，以暴露出P型第二外延层210的上表面。随后，于各第二穿孔210a中形成一栅极结构120，其中栅极结构120包括一栅极绝缘层122与一栅极导电层124，且栅极绝缘层122设于栅极导电层124与P型第二外延层210之间，并延伸至P型第二外延层210上。然后，于各第二穿孔210a的两侧的P型第二外延层210中分别形成两个N型源极掺杂区126。借此，各P型信道掺杂区118位于各N型源极掺杂区126与各N型漏极掺杂区114之间。由于后续步骤与第一实施例相同，在此不再赘述。借此，可完成本实施例的沟槽型功率晶体管组件200。此外，本发明的第一穿孔202a与第二穿孔210a的数量不限分别为多个，也可分别仅为单一个。
值得注意的是，本实施例的制作方法利用斜角度离子注入工艺或气相掺杂工艺先于P型第一外延层202中形成N型漏极掺杂区114，使所形成的超级接口具有平整性。借此，可避免在直接于第一穿孔202a中填入N型外延层的情况下因N型外延层产生空隙而造成超级接口有缺陷。
综上所述，本发明利用斜角度离子注入工艺或气相掺杂工艺于外延层中形成漏极掺杂区，使所形成的超级接口具有平整性。借此，可避免在直接于外延层的穿孔中填入另一外延层的情况下因所填入的外延层产生空隙而造成超级接口有缺陷。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。凡在本发明的精神和原则的内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围的内。

Claims (20)

1.一种具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，包括：
提供一基底，且所述基底具有一第一导电类型；
于所述基底上形成一外延层，且所述外延层具有不同于所述第一导电类型的一第二导电类型；
于所述外延层中形成至少一穿孔，贯穿所述外延层；
于所述穿孔的两侧的所述外延层中分别形成两个漏极掺杂区，且所述漏极掺杂区从所述外延层的上表面延伸至与所述基底相接触，其中所述漏极掺杂区具有所述第一导电类型；
于所述穿孔中填入一绝缘层，且所述绝缘层的上表面低于所述外延层的上表面；
于所述绝缘层上的所述穿孔的各所述侧的所述外延层中分别形成一信道掺杂区，其中所述信道掺杂区具有所述第二导电类型；
于所述绝缘层上的所述穿孔中形成一栅极结构；以及
于各所述信道掺杂区上分别形成一源极掺杂区，且所述源极掺杂区具有所述第一导电类型。
2.如权利要求1所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述外延层的步骤与形成所述穿孔的步骤之间，所述制作方法还包括：
于所述外延层上依序形成一第一硬掩模层以及一第二硬掩模层；以及
图案化所述第二硬掩模层以及所述第一硬掩模层，以暴露出所述外延层。
3.如权利要求2所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述外延层的步骤与形成所述第一硬掩模层的步骤之间，所述制作方法还包括：
于所述外延层上形成一衬垫层；以及
于所述外延层中形成一井区，且所述井区具有所述第二导电类型。
4.如权利要求2所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述绝缘层的步骤包括：
于所述第二硬掩模层上形成一绝缘材料层，且所述绝缘材料层填满所述穿孔；
进行一研磨工艺，移除位于所述穿孔外的所述绝缘材料层与所述第二硬掩模层；以及
进行一刻蚀工艺，移除所述穿孔中的部分所述绝缘材料层，以形成所述绝缘层。
5.如权利要求1所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述漏极掺杂区的步骤包括一斜角度离子注入工艺或一气相掺杂工艺。
6.如权利要求1所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，于形成所述绝缘层的步骤与形成所述信道掺杂区的步骤之间，所述制作方法还包括：
于所述绝缘层上的所述穿孔的两侧壁上分别形成两层氧化层，其中邻近所述穿孔的各所述漏极掺杂区的一部分转变为各所述氧化层的一部分；以及
进行一湿式刻蚀工艺，移除所述氧化层。
7.如权利要求1所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述信道掺杂区的步骤包括一斜角度离子注入工艺或一气相掺杂工艺。
8.如权利要求1所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，于形成所述信道掺杂区的步骤与形成所述栅极结构的步骤之间，所述制作方法还包括移除所述第一硬掩模层以及所述衬垫层。
9.一种具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，包括：
提供一基底，且所述基底具有一第一导电类型；
于所述基底上形成一第一外延层，且所述第一外延层具有不同于所述第一导电类型的一第二导电类型；
于所述第一外延层中形成至少一第一穿孔，贯穿所述第一外延层；
于所述第一穿孔的两侧的所述第一外延层中分别形成两个漏极掺杂区，且所述漏极掺杂区从所述第一外延层的上表面延伸至与所述基底相接触，其中所述漏极掺杂区具有所述第一导电类型；
于所述第一穿孔中填满一绝缘层；
于所述第一外延层与所述绝缘层上形成一第二外延层，且所述第二外延层具有所述第二导电类型；
于所述第二外延层中形成至少一第二穿孔，暴露出所述绝缘层；
于所述第二穿孔中形成一栅极结构；以及
于所述第二穿孔的两侧的所述第二外延层中分别形成两个源极掺杂区，且所述源极掺杂区具有所述第一导电类型。
10.如权利要求9所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述第一外延层的步骤与形成所述第一穿孔的步骤之间，所述制作方法还包括：
于所述第一外延层上形成一硬掩模层；以及
图案化所述硬掩模层，以暴露出所述第一外延层。
11.如权利要求10所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述绝缘层的步骤包括：
于所述硬掩模层上形成一绝缘材料层，且所述绝缘材料层填满所述第一穿孔；以及
移除位于所述第一穿孔外的所述绝缘材料层与所述硬掩模层，以于所述第一穿孔中形成所述绝缘层。
12.如权利要求9所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述漏极掺杂区的步骤包括一斜角度离子注入工艺或一气相掺杂工艺。
13.如权利要求9所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，于形成所述第二穿孔的步骤与形成所述栅极结构的步骤之间，所述制作方法还包括于所述第二穿孔的各所述侧的所述第二外延层中分别形成一信道掺杂区。
14.如权利要求13所述的具有超级接口的沟槽型功率晶体管组件的制作方法，其特征在于，形成所述信道掺杂区的步骤包括一斜角度离子注入工艺或一气相掺杂工艺。
15.一种具有超级接口的沟槽型功率晶体管组件，其特征在于，包括：
一基底，具有一第一导电类型；
一第一外延层，设于所述基底上，且具有至少一穿孔，其中所述第一外延层具有不同于所述第一导电类型的一第二导电类型；
至少两个漏极掺杂区，设于所述穿孔两侧的所述第一外延层中，且与所述基底相接触，其中所述漏极掺杂区具有所述第一导电类型；
一绝缘层，设于所述穿孔中，且所述绝缘层的上表面低于所述第一外延层的上表面；
至少两个信道掺杂区，分别设于所述漏极掺杂区上的所述第一外延层中，并分别与所述漏极掺杂区相接触，其中所述信道掺杂区具有所述第二导电类型；
一栅极结构，设于所述绝缘层上的所述穿孔中；以及
至少两个源极掺杂区，分别设于所述穿孔的所述侧的所述第一外延层中，并分别与所述信道掺杂区相接触，其中所述源极掺杂区具有所述第一导电类型。
16.如权利要求15所述的具有超级接口的沟槽型功率晶体管组件，其特征在于，还包括一井区，设于所述绝缘层上的所述第一外延层中，且具有所述第二导电类型，其中所述信道掺杂区与所述源极掺杂区设于所述井区中。
17.如权利要求15所述的具有超级接口的沟槽型功率晶体管组件，其特征在于，所述栅极结构包括一栅极导电层与一栅极绝缘层，且所述栅极绝缘层设于所述栅极导电层与所述第一外延层之间。
18.一种具有超级接口的沟槽型功率晶体管组件，其特征在于，包括：
一基底，具有一第一导电类型；
一第一外延层，设于所述基底上，且具有至少一第一穿孔，其中所述第一外延层具有不同于所述第一导电类型的一第二导电类型；
至少两个漏极掺杂区，设于所述第一穿孔两侧的所述第一外延层中，且各所述漏极掺杂区从所述第一外延层的上表面延伸至与所述基底相接触，其中所述漏极掺杂区具有所述第一导电类型；
一绝缘层，填满所述第一穿孔；
一第二外延层，设于所述第一外延层上，并与所述漏极掺杂区相接触，且所述第二外延层具有至少一第二穿孔，设于所述绝缘层上，其中所述第二外延层具有所述第二导电类型；
一栅极结构，设于所述绝缘层上的所述第二穿孔中；以及
至少两个源极掺杂区，分别设于所述第二穿孔两侧的所述第二外延层中，其中所述源极掺杂区具有所述第一导电类型。
19.如权利要求18所述的具有超级接口的沟槽型功率晶体管组件，其特征在于，所述栅极结构包括一栅极导电层与一栅极绝缘层，且所述栅极绝缘层设于所述栅极导电层与所述第二外延层之间。
20.如权利要求18所述的具有超级接口的沟槽型功率晶体管组件，其特征在于，还包括至少两个信道掺杂区，分别设于各所述漏极掺杂区与各所述源极掺杂区之间的所述第二外延层中，其中所述信道掺杂区具有所述第二导电类型。
CN201210020145.9A 2011-12-16 2012-01-21 具有超级接口的沟槽型功率晶体管组件及其制作方法 Expired - Fee Related CN103187301B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100146842A TWI470699B (zh) 2011-12-16 2011-12-16 具有超級介面之溝槽型功率電晶體元件及其製作方法
TW100146842 2011-12-16

Publications (2)

Publication Number Publication Date
CN103187301A true CN103187301A (zh) 2013-07-03
CN103187301B CN103187301B (zh) 2016-01-20

Family

ID=48609248

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210020145.9A Expired - Fee Related CN103187301B (zh) 2011-12-16 2012-01-21 具有超级接口的沟槽型功率晶体管组件及其制作方法

Country Status (3)

Country Link
US (2) US8928070B2 (zh)
CN (1) CN103187301B (zh)
TW (1) TWI470699B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531481A (zh) * 2013-09-30 2014-01-22 桂林斯壮微电子有限责任公司 基于沟槽方式的通道分压场效应管及生产方法
CN106158629A (zh) * 2015-03-23 2016-11-23 北大方正集团有限公司 Mosfet器件的制作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10147785B2 (en) * 2017-01-26 2018-12-04 Semiconductor Components Industries, Llc High-voltage superjunction field effect transistor
US10608079B2 (en) * 2018-02-06 2020-03-31 General Electric Company High energy ion implantation for junction isolation in silicon carbide devices
CN109346523A (zh) * 2018-09-28 2019-02-15 张帅 具有超级结结构的沟槽栅场效应晶体管及其制造方法
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法
CN113140463B (zh) * 2021-04-02 2024-09-27 上海维安半导体有限公司 一种耗尽型场效应晶体管器件及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509599B1 (en) * 1998-06-15 2003-01-21 Siemens Aktiengesellschaft Trench capacitor with insulation collar and method for producing the trench capacitor
US6541817B1 (en) * 1998-11-28 2003-04-01 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and their manufacture
CN1992342A (zh) * 2005-12-29 2007-07-04 东部电子股份有限公司 半导体器件及其制造方法
US20080038850A1 (en) * 2006-08-11 2008-02-14 Denso Corporation Method for manufacturing semiconductor device
US20110049614A1 (en) * 2009-08-27 2011-03-03 Vishay-Siliconix Super junction trench power mosfet devices
CN102163622A (zh) * 2010-02-17 2011-08-24 仙童半导体公司 包含具有超级结的沟槽mosfet的半导体器件
CN102244030A (zh) * 2011-06-30 2011-11-16 中国科学院微电子研究所 一种绝缘体上硅二极管器件及其制造方法
CN102254827A (zh) * 2010-05-20 2011-11-23 富士电机株式会社 制造超结半导体器件的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6225234B1 (en) 2000-03-30 2001-05-01 Lam Research Corporation In situ and ex situ hardmask process for STI with oxide collar application
US7790549B2 (en) 2008-08-20 2010-09-07 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
JP5096739B2 (ja) * 2006-12-28 2012-12-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010153622A (ja) 2008-12-25 2010-07-08 Toshiba Corp 半導体素子
US9443974B2 (en) * 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
TWM409532U (en) * 2011-02-15 2011-08-11 Taiwan Semiconductor Co Ltd Super junction metal-oxide semiconductor field-effect transistor structure
TWI469351B (zh) 2011-11-29 2015-01-11 Anpec Electronics Corp 具有超級介面之功率電晶體元件及其製作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6509599B1 (en) * 1998-06-15 2003-01-21 Siemens Aktiengesellschaft Trench capacitor with insulation collar and method for producing the trench capacitor
US6541817B1 (en) * 1998-11-28 2003-04-01 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and their manufacture
CN1992342A (zh) * 2005-12-29 2007-07-04 东部电子股份有限公司 半导体器件及其制造方法
US20080038850A1 (en) * 2006-08-11 2008-02-14 Denso Corporation Method for manufacturing semiconductor device
US20110049614A1 (en) * 2009-08-27 2011-03-03 Vishay-Siliconix Super junction trench power mosfet devices
CN102163622A (zh) * 2010-02-17 2011-08-24 仙童半导体公司 包含具有超级结的沟槽mosfet的半导体器件
CN102254827A (zh) * 2010-05-20 2011-11-23 富士电机株式会社 制造超结半导体器件的方法
CN102244030A (zh) * 2011-06-30 2011-11-16 中国科学院微电子研究所 一种绝缘体上硅二极管器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103531481A (zh) * 2013-09-30 2014-01-22 桂林斯壮微电子有限责任公司 基于沟槽方式的通道分压场效应管及生产方法
CN103531481B (zh) * 2013-09-30 2015-11-18 桂林斯壮微电子有限责任公司 基于沟槽方式的通道分压场效应管及生产方法
CN106158629A (zh) * 2015-03-23 2016-11-23 北大方正集团有限公司 Mosfet器件的制作方法
CN106158629B (zh) * 2015-03-23 2019-03-19 北大方正集团有限公司 Mosfet器件的制作方法

Also Published As

Publication number Publication date
US20130153994A1 (en) 2013-06-20
US20140099762A1 (en) 2014-04-10
US8940607B2 (en) 2015-01-27
TW201327686A (zh) 2013-07-01
TWI470699B (zh) 2015-01-21
CN103187301B (zh) 2016-01-20
US8928070B2 (en) 2015-01-06

Similar Documents

Publication Publication Date Title
TWI455287B (zh) 功率半導體元件之終端結構及其製作方法
CN112864018A (zh) 沟槽型场效应晶体管结构及其制备方法
TWI469351B (zh) 具有超級介面之功率電晶體元件及其製作方法
CN103187301B (zh) 具有超级接口的沟槽型功率晶体管组件及其制作方法
CN104103519B (zh) 半导体功率器件的制作方法
KR101832334B1 (ko) 반도체소자 및 그 제조방법
TW202207464A (zh) 具有石墨烯系元素的半導體元件及其製備方法
US20130307064A1 (en) Power transistor device and fabricating method thereof
CN103247534A (zh) 具有超级结的功率晶体管组件的制作方法
US8455946B2 (en) Lateral stack-type super junction power semiconductor device
CN118431290B (zh) 沟槽型功率器件、制备方法、功率模块、转换电路和车辆
JP5522907B2 (ja) ＳｉＣ膜の加工方法、半導体装置およびその製造方法
CN102751327A (zh) 功率装置的耐压终止结构
JP2012049466A (ja) 半導体装置およびその製造方法
CN102956481B (zh) 具有源极沟槽的沟槽式功率半导体元件的制造方法
TWI517393B (zh) 半導體裝置及其製作方法
US9818859B2 (en) Quasi-vertical power MOSFET and methods of forming the same
TWI478341B (zh) 功率電晶體元件及其製作方法
TWI524524B (zh) 功率半導體元件之製法及結構
CN103247533A (zh) 功率晶体管组件的制作方法
TWI490950B (zh) 溝渠式金屬氧化物半導體結構及其形成方法
TWI413209B (zh) 半導體裝置及其製作方法
CN102543749B (zh) 制作具有超接口的功率半导体组件的方法
CN102142392B (zh) 半导体装置及其制作方法
CN119947154A (zh) 一种沟槽型超结场效应晶体管及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160120

Termination date: 20180121

CF01 Termination of patent right due to non-payment of annual fee