CN103137569B - 芯片载体、形成芯片载体的方法和形成芯片封装的方法 - Google Patents

Abstract

本发明涉及芯片载体、形成芯片载体的方法和形成芯片封装的方法。各个实施例提供了一种芯片载体，包括：芯片载体表面，被配置为从第一芯片底侧承载第一芯片，其中，所述第一芯片的第一芯片顶侧被配置在所述芯片载体表面上方；以及至少一个空腔，从所述芯片载体表面延伸至所述芯片载体中；其中，所述至少一个空腔被配置为从第二芯片底侧承载第二芯片，其中，所述第二芯片的第二芯片顶侧与所述第一芯片顶侧基本上齐平。所述第二芯片通过空腔内部的电绝缘材料与所述芯片载体电绝缘。

Description

芯片载体、形成芯片载体的方法和形成芯片封装的方法

技术领域

各个实施例总体涉及一种芯片载体、一种用于形成芯片载体的方法和一种用于形成芯片封装的方法。

背景技术

在制造了半导体芯片之后，可以将各个芯片附着至引线框。在引线框上构造一个或多个芯片期间，芯片的不同厚度通常给后续工艺造成问题。这尤其是由于：对于将芯片附着至引线框来说，需要实现芯片的导电以及芯片的电隔离。

将不同厚度的芯片构造到芯片载体（例如，引线框）上的持续问题已成为公认的加工难题。

发明内容

各个实施例提供了一种芯片载体，包括：芯片载体表面，被配置为从第一芯片底侧（bottomside）承载第一芯片，其中，所述第一芯片的第一芯片顶侧（topside）被配置在所述芯片载体表面上方；以及至少一个空腔（cavity），从所述芯片载体表面延伸至所述芯片载体中；其中，所述至少一个空腔被配置为从第二芯片底侧承载第二芯片，其中，所述第二芯片的第二芯片顶侧与所述第一芯片顶侧基本上齐平。

附图说明

在附图中，贯穿不同视图，相似的参考标记一般指代相同部分。附图不一定按比例绘制，而是重点一般在于说明本发明的原理。在以下描述中，参照以下附图来描述本发明的各个实施例，在这些附图中：

图1A示出了根据实施例的芯片载体；

图1B示出了根据实施例的芯片载体；

图2A示出了根据实施例的芯片封装；

图2B示出了根据实施例的芯片封装；

图3示出了根据实施例的用于形成芯片载体的方法；

图4A至4E示出了根据实施例的用于形成芯片载体的方法；

图5示出了根据实施例的用于形成芯片封装的方法；

图6A至6G示出了根据各个实施例的用于形成芯片封装的方法；

图7示出了根据实施例的用于形成芯片载体的方法。

具体实施方式

以下具体实施方式参照附图，附图以示意的方式示出了可实施本发明的具体细节和实施例。

这里使用词语“示例性”来表示“用作示例、实例或示意”。这里描述为“示例性”的任何实施例或设计不必解释为与其他实施例或设计相比优选或有利。

这里用于描述“在”一侧或表面“之上”形成特征（例如，层）的词语“在……之上”可以用于表示该特征（例如，层）可以是“直接在”所暗指的侧或表面“上”（例如，与其直接接触）形成的。这里用于描述“在”一侧或表面“之上”形成特征（例如，层）的词语“在……之上”可以用于表示该特征（例如，层）可以是“间接在”所暗指的侧或表面“上”形成的，其中，一个或多个附加层布置在所暗指的侧或表面与所形成的层之间。

各个实施例解决了如何将不同厚度的芯片构造到芯片载体（例如，引线框）上的问题。

各个实施例提供了一种用于承载一个或多个芯片的引线框，其中，该引线框被配置为使得该引线框所承载的不同高度的芯片可以基本上彼此齐平。

将一个或多个芯片集成到引线框上是具有挑战性的，例如，当必须将功率半导体芯片和逻辑芯片集成到相同引线框上时。功率半导体芯片通常可能较薄，例如，具有小于60μm的厚度。逻辑控制芯片通常可能比功率半导体芯片厚，例如，具有大于100μm的厚度。目前，必须使逻辑控制芯片变薄，以便与功率半导体芯片集成。

例如，可以将一个或多个MOSFET芯片附着（例如焊接，例如接合）至引线框。所述一个或多个MOSFET芯片可以如此被附着，以使得它们经由导电连接（例如导电胶，例如导电粘合剂，例如导电焊料）接合至引线框。

例如，可以使用隔离胶将一个或多个逻辑控制芯片附着（例如胶合，例如接合）至相同引线框。该一个或多个MOSFET芯片可以彼此紧挨着布置在引线框一侧之上。可以使逻辑控制芯片变薄至MOSFET芯片的厚度。根据晶片的基础材料的组分，由于晶片中（例如，硅晶片中）的断裂和破裂，使得将逻辑控制芯片变薄至60μm或更小造成实质问题。粘合胶遇到的困难（例如，较薄芯片中的粘合剂加速）导致对芯片产量的限制并招致高成本。薄芯片中的膏（paste）加速剂遇到特别严重的问题。将薄芯片（例如，比100μm薄的芯片）中的连接电隔离的工艺以及后续工艺是具有挑战性的工艺步骤。其他工艺（例如，层压和通孔形成）受较厚逻辑控制芯片（即，例如比100μm厚的芯片）的使用影响。因此，重要的是，在接合工艺之后，控制芯片的顶侧位于与两个MOSFET芯片的顶侧相同的高度上。

图1A示出了根据实施例的芯片载体102。芯片载体102可以包括：芯片载体表面104，被配置为从第一芯片底侧108承载第一芯片106，其中，第一芯片106的第一芯片顶侧112可以被配置在芯片载体表面104上方；以及至少一个空腔114，从芯片载体表面104延伸至芯片载体102中；其中，至少一个空腔114可以被配置为从第二芯片底侧118承载第二芯片116，其中，第二芯片116的第二芯片顶侧122可以与第一芯片顶侧112基本上齐平。

第一芯片顶侧112可以被配置为面向与第一芯片底侧108所面向的方向134相反的方向132。

第二芯片顶侧122可以被配置为面向与第二芯片底侧118所面向的方向134相反的方向132。

从第一芯片底侧108至第一芯片顶侧112的距离限定了第一芯片厚度t₁。从第二芯片底侧118至第二芯片顶侧122的距离限定了第二芯片厚度t₂。第二芯片厚度t₂可以大于第一芯片厚度t₁。

第一芯片厚度t₁可以从约20μm至约150μm（例如约20μm至约80μm，例如约40μm至约60μm）的范围内变化。

第二芯片厚度t₂可以从约100μm至约300μm（例如约120μm至约250μm，例如约150μm至约200μm）的范围内变化。

从芯片载体表面104延伸至芯片载体102中的至少一个空腔114的深度d可以大致等于或大于第二芯片厚度t₂与第一芯片厚度t₁之差。

因此，延伸至芯片载体102中的至少一个空腔114的深度d可以距芯片载体表面104从约0μm至约290μm（例如约25μm至约125μm，例如约50μm至约100μm）的范围内变化。

第二芯片116的第二芯片顶侧122可以基本上与第一芯片顶侧112齐平，其中，第二芯片顶侧122和第一芯片顶侧112的高度之差可以从约0μm至约20μm（例如约0μm至约5μm，例如约0μm至约3μm）的范围内变化。

图1B示出了根据实施例的芯片载体102，其中，如根据图1A所述，芯片载体102可以包括在空腔126的底侧之上形成的粘合材料124，其中，可以在粘合材料124之上形成第二芯片116。

第二芯片底侧118可以经由粘合材料124粘合至空腔126的底侧。

第一芯片底侧108可以粘合至芯片载体102，其中，第一芯片底侧108与芯片载体102电连接。例如，第一芯片底侧108可以通过导电粘合剂（例如导电胶，例如导电焊料，例如导电膏）附着至芯片载体102。

粘合材料124还可以被配置为将第二芯片116与空腔114的一侧或多侧128a、128b电隔离（即，电绝缘）。

粘合材料124可以被配置为将第二芯片116与空腔126的底侧电隔离。

粘合材料124可以充当粘合剂以及芯片（例如，第二芯片116）的嵌入材料。

第一芯片106可以包括功率半导体器件，其中，该功率半导体器件可以包括来自由以下各项构成的组的至少一个功率半导体器件：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管IGBT、晶闸管、MOS可控晶闸管、硅可控整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。

第二芯片116可以包括半导体逻辑器件，其中，该半导体逻辑器件或存储器件可以包括来自由以下各项构成的组的至少一个半导体逻辑器件或存储器件：ASIC、驱动器、控制器、传感器。

芯片载体102可以被配置为与第一芯片底侧108电连接。

第一芯片106和第二芯片116可以包括功率逻辑集成电路，该功率逻辑集成电路包括功率半导体器件和半导体逻辑器件。

芯片载体102可以包括引线框。

芯片载体102可以包括来自以下材料组的至少一项，该材料组由以下各项构成：铜、镍、铁、铜合金、镍合金、铁合金、铝和铝合金。

芯片载体102可以包括引线框（例如，导电引线框）的一部分。芯片载体102可以被配置为与第一芯片底侧108电连接。芯片载体102可以被布置为连接至印制电路板。芯片载体102可以被布置为连接至散热片。

第一芯片底侧108可以包括功率器件的源极/漏极接点（例如功率晶体管的源极/漏极接点，例如功率半导体MOSFET的漏极接点，例如功率半导体IGBT的集电极接点）的至少一部分。

第一芯片顶侧112可以包括功率器件的源极/漏极接点（例如功率晶体管的源极/漏极接点，例如功率半导体MOSFET的源极接点，例如功率半导体IGBT的发射极接点）的至少一部分。因此，第一芯片顶侧112可以包括在第一芯片顶侧112之上形成的一个或多个电接点。在第一芯片顶侧112之上形成的一个或多个电接点可以包括功率器件的源极/漏极接点。在第一芯片顶侧112之上形成的一个或多个电接点可以包括功率器件的栅极。

第二芯片顶侧122可以包括在第二芯片顶侧122之上形成的一个或多个电接点。在第二芯片顶侧122之上形成的一个或多个电接点可以包括逻辑控制器件（例如逻辑控制晶体管）的源极/漏极接点。在第二芯片顶侧122之上形成的一个或多个电接点可以包括逻辑控制器件（例如逻辑控制晶体管）的栅极接点。

芯片载体102可以包括：芯片载体表面104，被配置为承载第一芯片106，其中，第一芯片106被配置为与芯片载体表面104电连接；以及至少一个空腔114，从芯片载体表面104延伸至芯片载体102中；其中，至少一个空腔114被配置为承载第二芯片116，其中，第二芯片116与芯片载体102电绝缘。

由于芯片载体102，在第一芯片顶侧112之上形成的一个或多个电接点和在第二芯片顶侧122之上形成的一个或多个电接点可以基本上彼此齐平。因此，可以为具有不同厚度的芯片构建外壳，从而避免问题和挑战，例如变薄、晶片加速、晶片断裂，如上所述。

图2A示出了根据实施例的芯片封装200。芯片封装200可以包括以上已参照图1A和1B描述的芯片载体102。已针对芯片载体102而使用的相似参考标记一般指代芯片封装200中的相同部分。

芯片载体102可以包括：芯片载体表面104，被配置为从第一芯片底侧108承载第一芯片106，其中，第一芯片106的第一芯片顶侧112可以被配置在芯片载体表面104上方；以及至少一个空腔114，从芯片载体表面104延伸至芯片载体102中，其中，至少一个空腔114可以被配置为从第二芯片底侧118承载第二芯片116，其中，第二芯片116的第二芯片顶侧122可以基本上与第一芯片顶侧112齐平；以及在芯片载体表面104之上形成的隔离材料228，其中，隔离材料228可以被配置为隔离第一芯片106、第二芯片116和芯片载体102。

隔离材料228可以被配置为在第二芯片116的一侧或多侧围绕第二芯片116。

隔离材料228可以被配置为在第一芯片106的一侧或多侧围绕第一芯片106。

隔离材料228可以被配置为将第二芯片116与空腔114的一侧或多侧128a、128b电隔离。

隔离材料228可以被配置为将在第一芯片顶侧112之上形成的一个或多个电接点电隔离。

隔离材料228可以被配置为将在第二芯片顶侧122之上形成的一个或多个电接点电隔离。

隔离材料228可以包括来自以下材料组的至少一种材料，该组由以下各项构成：填充或无填充环氧树脂、预浸渍的复合纤维、层压板、模具材料、热固性材料、热塑性材料。

图2B示出了根据实施例的芯片封装200，其中，芯片封装210可以包括根据图2A描述的芯片封装200并且还包括在空腔126的底侧之上形成的粘合材料124，其中，粘合材料124还可以被配置为将第二芯片116与空腔114的一侧或多侧128a、128b电隔离。

粘合材料124可以被配置为将第二芯片底侧118粘合至空腔126的底侧。

粘合材料124可以被配置为将第二芯片116与空腔126的底侧电隔离。

芯片载体102可以包括在空腔126的底侧之上形成的粘合材料124，其中，可以在粘合材料124之上形成第二芯片116。

在空腔126的底侧之上形成的粘合材料124可以具有从约1μm至约100μm（例如从约10μm至约60μm，例如从约25μm至约50μm）之间的范围内变化的厚度。

第二芯片底侧118可以经由粘合材料124粘合至空腔126的底侧。

粘合材料124还可以被配置为将第二芯片116与空腔的一侧或多侧128a、128b电隔离。

第一芯片106可以包括功率半导体器件，其中，功率半导体器件可以包括来自由以下各项构成的组的至少一个功率半导体器件：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管、晶闸管、MOS可控晶闸管、硅可控整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。

第二芯片116可以包括半导体逻辑器件或存储器件，其中，半导体逻辑器件或存储器件可以包括来自由以下各项构成的组的至少一个半导体逻辑器件或存储器件：ASIC、驱动器、控制器、传感器。

芯片载体102可以被配置为与第一芯片底侧108电连接。

第一芯片108和第二芯片118可以包括功率逻辑集成电路，该功率逻辑集成电路包括功率半导体器件和半导体逻辑器件。

芯片载体102可以包括引线框。

芯片载体102可以包括来自以下材料组的至少一项，该材料组由以下各项构成：铜、镍、铁、铜合金、镍合金、铁合金、铝和铝合金。

芯片载体102可以包括：芯片载体表面104，被配置为承载第一芯片106，其中，第一芯片106被配置为与芯片载体表面104电连接；以及至少一个空腔114，从芯片载体表面104延伸至芯片载体102中；其中，至少一个空腔114被配置为承载第二芯片116，其中，第二芯片116与芯片载体102电绝缘。

图3示出了根据实施例的用于形成芯片载体102的方法300。该方法包括：形成用于从第一芯片底侧承载第一芯片的芯片载体表面，其中，第一芯片的第一芯片顶侧可以被配置在芯片载体表面上方（在310中）；以及

形成从芯片载体表面延伸至芯片载体中的至少一个空腔；其中，所述至少一个空腔可以用于从第二芯片底侧承载第二芯片，其中，第二芯片的第二芯片顶侧可以与第一芯片顶侧基本上齐平（在320中）。

图4A至4E示出了根据各个实施例的用于形成芯片载体102的方法300。针对形成芯片载体102而描述的所有特征适用于芯片载体102和芯片封装200。已针对芯片载体102而使用的相似参考标记一般指代芯片封装200中的相同部分。

在图4A中，可以在芯片载体表面104中形成从芯片载体表面104延伸至芯片载体102中的一个或多个空腔114。可以通过蚀刻工艺来形成一个或多个空腔114。可以通过激光移除工艺来形成一个或多个空腔114。可以通过从芯片载体表面104移除一个或多个部分来形成一个或多个空腔114。

从第一芯片底侧108至第一芯片顶侧112的距离限定了第一芯片厚度t₁。第一芯片厚度t₁从约50μm至约60μm的范围内变化。从第二芯片底侧118至第二芯片顶侧122的距离限定了第二芯片厚度t₂。第二芯片厚度t₂可以大于第一芯片厚度t₁。第二芯片厚度t₂从约100μm至约300μm的范围内变化。由于第一芯片厚度t₁和第二芯片厚度t₂可以是已知的，因此从芯片载体表面104延伸至芯片载体102中的至少一个空腔114的深度d可以大致等于或大于第二芯片厚度t₂与第一芯片厚度t₁之差。

从芯片载体表面104延伸至芯片载体102中的至少一个空腔114的深度d可以是约100μm至约400μm（例如约150μm至约350μm，例如约200μm至约300μm），大于第二芯片厚度t₂与第一芯片厚度t₁之差。

例如，第二芯片116（例如逻辑集成电路芯片）可以具有220μm的第二芯片厚度t₂；第一芯片106（例如功率半导体芯片）可以具有约60μm的第二芯片厚度t₂；至少一个空腔114的深度d可以约160μm至200μm。

在图4B中，芯片载体表面104可以被配置为从第一芯片底侧108承载第一芯片106。可以使用粘合膏（例如胶）将第一芯片106粘合至芯片载体表面104。第一芯片106可以经由第一芯片底侧108粘合至芯片载体表面104。第一芯片106可以经由第一芯片底侧108粘合至芯片载体表面104。第一芯片106可以经由第一芯片底侧108与芯片载体表面104电连接。第一芯片106的第一芯片顶侧112可以被配置在芯片载体表面104上方。可以在第一芯片106与芯片载体表面104之间形成粘性芯片附着（cohesivedieattach）。

在图4C中，可以将粘合材料124沉积（deposit）在空腔114内。可以在空腔126的底侧之上形成粘合材料124。

可以使用分配器（dispenser）将粘合材料124沉积到空腔114中。可以使用印制工艺将粘合材料124沉积在空腔114内。

在图4D中，第二芯片116可以布置在粘合材料124之上。为了将第二芯片116固定在空腔114中，可以首先通过外部支撑件将第二芯片116保持在空腔114内，使得第二芯片顶侧122和第一芯片顶侧122可以齐平。此后，可以将粘合材料124沉积在空腔114内，使得第二芯片116可以布置在粘合材料124之上，从而经由粘合材料124将第二芯片116粘合至空腔126的底侧。

粘合材料124可以填充第二芯片116的侧面与空腔114的侧壁128a、128b之间的空间。第二芯片116的侧面可以指在第二芯片顶侧122与第二芯片底侧118之间延伸的第二芯片116的侧。可以构造空腔114，以确保在第二芯片116的侧面与侧壁128a、128b之间保持有充足的空间。第二芯片116的侧面可以与侧壁128a、128b分离约10μm至约50μm（例如约15μm至约40μm，例如约20μm至约30μm）的距离。

在第二芯片116的侧面与侧壁128a、128b之间有充足的粘合材料124的情况下，可充当绝缘材料的粘合材料124确保了：即使第二芯片顶侧122可能尚未是电绝缘的，嵌入的第二芯片116也可以是电隔离的。

可以固化（例如，热固化）粘合材料124，以形成稳定的嵌入材料。

如图4D所示，可以沉积粘合材料124，使得粘合材料124位于空腔114内。换言之，使得粘合材料124的高度不超过芯片表面104的高度，例如，可以将粘合材料124沉积为具有从空腔126的底侧起约10μm至约50μm（例如约15μm至约40μm，例如约20μm至约30μm）的高度。粘合材料124还可以被配置为将第二芯片116与空腔114的一侧或多侧128a、128b电隔离。

根据图4E所示的替换实施例，可以沉积粘合材料124，使得粘合材料124溢出空腔114。换言之，使得粘合材料124的高度超过芯片表面104的高度，即，粘合材料124的高度高于芯片表面104的高度。粘合材料124可以围绕第一芯片106的一侧或多侧。

由此，至少一个空腔114可以被配置有从第二芯片底侧118嵌入的第二芯片116，使得第二芯片116的第二芯片顶侧122可以与第一芯片顶侧112基本上齐平。

图5示出了根据实施例的用于形成芯片封装200、210的方法500。该方法包括：

形成用于从第一芯片底侧承载第一芯片的芯片载体表面，其中，第一芯片的第一芯片顶侧可以被配置在芯片载体表面上方（在510中）；

形成从芯片载体表面延伸至芯片载体中的至少一个空腔；其中，所述至少一个空腔可以用于从第二芯片底侧承载第二芯片，其中，第二芯片的第二芯片顶侧可以与第一芯片顶侧基本上齐平（在520中）；以及

在芯片载体表面之上形成用于部分地围绕第一芯片、第二芯片和芯片载体的隔离材料（在530中）。

图6示出了根据实施例的用于形成芯片封装200、210的方法500。针对如根据方法300以及在图3和4A至4E中所述的形成芯片载体102而描述的所有特征适用于芯片封装200和芯片封装210。已针对芯片载体102而使用的相似参考标记一般指代芯片封装200和芯片封装210中的相同部分。

可以如以上在图4A至4C中所述执行如图6A至6C所示的加工方法。可以在芯片载体表面104中形成从芯片载体表面104延伸至芯片载体102中的一个或多个空腔114，如根据图4A所述。芯片载体表面104可以被配置为从第一芯片底侧108承载第一芯片106，如根据图4B所述。可以将粘合材料124沉积在空腔114内。可以在空腔126的底侧之上形成粘合材料124，如根据图4C所述。

在图6D中，第二芯片116可以布置在粘合材料124之上，如根据图4D所述。粘合材料124还可以被配置为将第二芯片116与空腔114的一侧或多侧128a、128b电隔离。

可以与在第二芯片顶侧122上形成的一个或多个电接点进行电连接。可以与在第一芯片顶侧112上形成的一个或多个电接点进行电连接。

然后，可以封装组件，例如第一芯片106、第二芯片116。

如果粘合材料124可以被沉积以使得粘合材料124位于空腔114内，如图4D和图6D所示，换言之，使得粘合材料124的高度不超过芯片表面104的高度，那么隔离材料228可以被配置为在空腔114内第二芯片116的一侧或多侧围绕第二芯片116，例如图6E所示。

在图6E中，可以将隔离材料228沉积在芯片载体表面104之上。隔离材料224可以用于部分地围绕第一芯片106、第二芯片116和芯片载体102。隔离材料224可以用于填充空隙，例如第一芯片106与第二芯片108之间的空隙、第二芯片106与空腔的一侧或多侧128a、128b之间的空隙。隔离材料228可以被配置为在第二芯片116的一侧或多侧围绕第二芯片116。隔离材料228可以被配置为在第一芯片106的一侧或多侧围绕第一芯片106。隔离材料228可以被配置为将第二芯片116与空腔114的一侧或多侧128a、128b电隔离。隔离材料228可以被配置为将在第一芯片顶侧之上形成的一个或多个电接点电隔离。隔离材料228可以被配置为将在第二芯片顶侧之上形成的一个或多个电接点电隔离。

图6F和6G示出了在可以沉积粘合材料124以使得粘合材料124溢出空腔114的情况下沉积隔离材料228的替换工艺，如图4E和图6F所示。第二芯片116可以布置在粘合材料124之上，如根据图4E所述。如果可以沉积粘合材料124，使得粘合材料124溢出空腔114，如图4E和图6F所示，换言之，使得粘合材料124的高度超过芯片表面104的高度，那么隔离材料228可以被配置为在第二芯片116的一侧或多侧围绕第二芯片116。可以在粘合材料124之上形成隔离材料228，其中，可以在芯片载体表面104之上形成粘合材料124，如图6G所示。

在图6G中，可以将隔离材料228沉积在芯片载体表面104之上。隔离材料224可以用于部分地围绕第一芯片106、第二芯片116和芯片载体102。隔离材料224可以用于填充空隙，例如，第一芯片106与第二芯片108之间的空隙。隔离材料228可以被配置为在第二芯片116的一侧或多侧围绕第二芯片116。隔离材料228可以被配置为在第一芯片106的一侧或多侧围绕第一芯片106。隔离材料228可以被配置为将在第一芯片顶侧之上形成的一个或多个电接点电隔离。隔离材料228可以被配置为将在第二芯片顶侧之上形成一个或多个电接点电隔离。

图7示出了根据实施例的用于形成芯片载体102的方法。方法700包括：形成用于承载第一芯片106的芯片载体表面104，其中，第一芯片106被配置为与芯片载体表面104电连接（在710中）；以及

形成从芯片载体表面104延伸至芯片载体102中的至少一个空腔114；其中，所述至少一个空腔114被配置为承载第二芯片116，其中，第二芯片116与芯片载体102电绝缘（在720中）。

各个实施例提供了与当前方法相比的改进，这是由于可以防止在芯片顶侧上出现不期望的胶。可以将粘合材料124（例如电绝缘膏，例如电绝缘胶）用作芯片（例如第二芯片116）的嵌入材料。由于使用粘合材料124将芯片（例如第二芯片115）电隔离，因而可以实现增大的隔离强度，其中，粘合材料124将芯片（例如第二芯片116）与侧（例如侧面）电绝缘。由此，可以提高和改进外壳的可靠性。

各个实施例提供了一种芯片载体，包括：芯片载体表面，被配置为从第一芯片底侧承载第一芯片，其中，第一芯片的第一芯片顶侧被配置在芯片载体表面上方；以及至少一个空腔，从芯片载体表面延伸至芯片载体中；其中，所述至少一个空腔被配置为从第二芯片底侧承载第二芯片，其中，第二芯片的第二芯片顶侧与第一芯片顶侧基本上齐平。

根据实施例，从第一芯片底侧至第一芯片顶侧的距离限定了第一芯片厚度；从第二芯片底侧至第二芯片顶侧的距离限定了第二芯片厚度；以及第二芯片厚度大于第一芯片厚度。

根据实施例，第一芯片厚度从约50μm至约60μm的范围内变化。

根据实施例，第二芯片厚度从约100μm至约300μm的范围内变化。

根据实施例，从芯片载体表面延伸至芯片载体中的至少一个空腔的深度大致等于或大于第二芯片厚度与第一芯片厚度之差。

根据实施例，芯片载体包括在空腔的底侧之上形成的粘合材料，其中，可以在粘合材料之上形成第二芯片。

根据实施例，第二芯片底侧经由粘合材料粘合至空腔的底侧。

根据实施例，粘合材料还被配置为将第二芯片与空腔的一侧或多侧电隔离。

根据实施例，第一芯片包括功率半导体器件，其中，该功率半导体器件包括来自由以下各项构成的组的至少一个功率半导体器件：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管、晶闸管、MOS可控晶闸管、硅可控整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。

根据实施例，第二芯片包括半导体逻辑器件或存储器件，其中，该半导体逻辑器件或存储器件包括来自由以下各项构成的组的至少一个半导体逻辑器件或存储器件：ASIC、驱动器、控制器、传感器。

根据实施例，芯片载体被配置为与第一芯片底侧电连接。

根据实施例，第一芯片和第二芯片包括功率逻辑集成电路，该功率逻辑集成电路包括功率半导体器件和半导体逻辑器件。

根据实施例，芯片载体包括引线框。

根据实施例，芯片载体包括来自以下材料组的至少一项，该材料组由以下各项构成：铜、镍、铁、铜合金、镍合金、铁合金。

各个实施例提供了一种芯片封装，该芯片封装包括芯片载体，该芯片载体包括：芯片载体表面，被配置为从第一芯片底侧承载第一芯片，其中，第一芯片的第一芯片顶侧被配置在芯片载体表面上方；以及至少一个空腔，从芯片载体表面延伸至芯片载体中；其中，所述至少一个空腔被配置为从第二芯片底侧承载第二芯片，其中，第二芯片的第二芯片顶侧与第一芯片顶侧基本上齐平；以及在芯片载体表面之上形成的隔离材料，其中，该隔离材料被配置为部分地围绕第一芯片、第二芯片和芯片载体。

根据实施例，隔离材料被配置为在第二芯片的一侧或多侧围绕第二芯片。

根据实施例，隔离材料被配置为在第一芯片的一侧或多侧围绕第一芯片。

根据实施例，隔离材料被配置为将第二芯片与空腔的一侧或多侧电隔离。

根据实施例，隔离材料被配置为将在第一芯片顶侧之上形成的一个或多个电接点电隔离。

根据实施例，隔离材料被配置为将在第二芯片顶侧之上形成的一个或多个电接点电隔离。

根据实施例，隔离材料包括来自以下材料组的至少一种材料，该组由以下各项构成：填充或无填充环氧树脂、预浸渍的复合纤维、层压板、模具材料、热固性材料、热塑性材料。

根据实施例，芯片封装还包括在空腔的底侧之上形成的粘合材料，其中，粘合材料还被配置为将第二芯片与空腔的一侧或多侧电隔离。

根据实施例，粘合材料被配置为将第二芯片底侧粘合至空腔的底侧。

根据实施例，从第一芯片底侧至第一芯片顶侧的距离限定了第一芯片厚度；从第二芯片底侧至第二芯片顶侧的距离限定了第二芯片厚度；以及第二芯片厚度大于第一芯片厚度。

根据实施例，第一芯片厚度从约50μm至约60μm的范围内变化。

根据实施例，第二芯片厚度从约100μm至约300μm的范围内变化。

根据实施例，从芯片载体表面延伸至芯片载体中的至少一个空腔的深度大致等于或大于第二芯片厚度与第一芯片厚度之差。

根据实施例，芯片载体包括在空腔的底侧之上形成的粘合材料，其中，可以在粘合材料之上形成第二芯片。

根据实施例，第二芯片底侧经由粘合材料粘合至空腔的底侧。

根据实施例，粘合材料还被配置为将第二芯片与空腔的一侧或多侧电隔离。

根据实施例，第一芯片包括功率半导体器件，其中，该功率半导体器件包括来自由以下各项构成的组的至少一个功率半导体器件：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管、晶闸管、MOS可控晶闸管、硅可控整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。

根据实施例，第二芯片包括半导体逻辑器件或存储器件，其中，该半导体逻辑器件或存储器件包括来自由以下各项构成的组的至少一个半导体逻辑器件或存储器件：ASIC、驱动器、控制器、传感器。

根据实施例，芯片载体被配置为与第一芯片底侧电连接。

根据实施例，第一芯片和第二芯片包括功率逻辑集成电路，该功率逻辑集成电路包括功率半导体器件和半导体逻辑器件。

根据实施例，芯片载体包括引线框。

根据实施例，芯片载体包括来自以下材料组的至少一项，该材料组由以下各项构成：铜、镍、铁、铜合金、镍合金、铁合金、铝和铝合金。

各个实施例提供了一种芯片载体，包括：芯片载体表面，被配置为承载第一芯片，其中，第一芯片被配置为与芯片载体表面电连接；以及至少一个空腔，从芯片载体表面延伸至芯片载体中；其中，所述至少一个空腔被配置为承载第二芯片，其中，第二芯片与芯片载体电绝缘。

各个实施例提供了一种用于形成芯片载体的方法，该方法包括：形成用于从第一芯片底侧承载第一芯片的芯片载体表面，其中，第一芯片的第一芯片顶侧被配置在芯片载体表面上方；以及

形成从芯片载体表面延伸至芯片载体中的至少一个空腔；其中，所述至少一个空腔用于从第二芯片底侧承载第二芯片，其中，第二芯片的第二芯片顶侧与第一芯片顶侧基本上齐平。

各个实施例提供了一种用于形成芯片封装的方法，该方法包括：形成用于从第一芯片底侧承载第一芯片的芯片载体表面，其中，第一芯片的第一芯片顶侧被配置在芯片载体表面上方；

形成从芯片载体表面延伸至芯片载体中的至少一个空腔；其中，所述至少一个空腔用于从第二芯片底侧承载第二芯片，其中，第二芯片的第二芯片顶侧与第一芯片顶侧基本上齐平；以及

在芯片载体表面之上形成用于部分地围绕第一芯片、第二芯片和芯片载体的隔离材料。

各个实施例提供了一种用于形成芯片载体的方法，该方法包括：形成用于承载第一芯片的芯片载体表面，其中，第一芯片被配置为与芯片载体表面电连接；以及形成从芯片载体表面延伸至芯片载体中的至少一个空腔；其中，所述至少一个空腔被配置为承载第二芯片，其中，第二芯片与芯片载体电绝缘。

各个实施例提供了一种可靠地构建的特殊引线框设计，并且在与胶嵌入工艺相结合时，使得在引线框的一侧之上形成具有不同高度的芯片，从而芯片的顶表面可以处于相同高度。

尽管参照具体实施例特别示出和描述了本发明，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的前提下，可以对本发明进行形式和细节上的各种改变。因此，本发明的范围由所附权利要求限定，因而意在包含落入权利要求的等同替换的含义和范围内的所有改变。

Claims (24)

1.一种芯片载体，包括：

芯片载体表面，被配置为从第一芯片底侧承载第一芯片，其中，第一芯片的第一芯片顶侧被配置在芯片载体表面上方；以及

至少一个空腔，从芯片载体表面延伸至芯片载体中；

其中，所述至少一个空腔被配置为从第二芯片底侧承载第二芯片，其中，第二芯片的第二芯片顶侧与第一芯片顶侧基本上齐平；

其中从芯片载体表面延伸至芯片载体中的至少一个空腔的深度大于第二芯片厚度与第一芯片厚度之差。

2.根据权利要求1所述的芯片载体，

其中，从第一芯片底侧至第一芯片顶侧的距离限定了第一芯片厚度；

其中，从第二芯片底侧至第二芯片顶侧的距离限定了第二芯片厚度；以及

其中，第二芯片厚度大于第一芯片厚度。

3.根据权利要求2所述的芯片载体，

其中，第一芯片厚度从约20μm至约150μm的范围内变化。

4.根据权利要求2所述的芯片载体，

其中，第二芯片厚度从约100μm至约400μm的范围内变化。

5.根据权利要求1所述的芯片载体，包括：

在空腔的底侧之上形成的粘合材料，其中，能够在粘合材料之上形成第二芯片。

6.根据权利要求5所述的芯片载体，

其中，第二芯片底侧经由粘合材料粘合至空腔的底侧。

7.根据权利要求5所述的芯片载体，

其中，粘合材料还被配置为将第二芯片与空腔的一侧或多侧电隔离。

8.根据权利要求1所述的芯片载体，

其中，第一芯片包括功率半导体器件，其中，所述功率半导体器件包括来自由以下各项构成的组的至少一个功率半导体器件：功率晶体管、功率MOS晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅双极晶体管、晶闸管、MOS可控晶闸管、硅可控整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件。

9.根据权利要求1所述的芯片载体，

其中，第二芯片包括半导体逻辑器件或存储器件，其中，所述半导体逻辑器件或存储器件包括来自由以下各项构成的组的至少一个半导体逻辑器件或存储器件：ASIC、驱动器、控制器、传感器。

10.根据权利要求1所述的芯片载体，

其中，芯片载体被配置为与第一芯片底侧电连接。

11.根据权利要求1所述的芯片载体，

其中，第一芯片和第二芯片包括功率逻辑集成电路，所述功率逻辑集成电路包括功率半导体器件和半导体逻辑器件。

12.根据权利要求1所述的芯片载体，

其中，芯片载体包括引线框。

13.根据权利要求1所述的芯片载体，

其中，芯片载体包括来自以下材料组的至少一项，所述材料组由以下各项构成：铜、镍、铁、铜合金、镍合金、铁合金、铝、铝合金。

14.一种芯片封装，包括：

根据权利要求1所述的芯片载体；以及

在芯片载体表面之上形成的隔离材料，其中，隔离材料被配置为部分地围绕第一芯片、第二芯片和芯片载体。

15.根据权利要求14所述的芯片封装，

其中，隔离材料被配置为将第二芯片与空腔的一侧或多侧电隔离。

16.根据权利要求14所述的芯片封装，

其中，隔离材料被配置为将在第一芯片顶侧之上形成的一个或多个电互连进行电隔离。

17.根据权利要求14所述的芯片封装，

其中，隔离材料被配置为将在第二芯片顶侧之上形成的一个或多个电接点电隔离。

18.根据权利要求14所述的芯片封装，

其中，隔离材料包括来自以下材料组的至少一种材料，该组由以下各项构成：填充或无填充环氧树脂、预浸渍的复合纤维、层压板、模具材料、热固性材料、热塑性材料。

19.根据权利要求14所述的芯片封装，还包括：

在空腔的底侧之上形成的粘合材料，其中，粘合材料还被配置为将第二芯片与空腔的一侧或多侧电隔离。

20.根据权利要求19所述的芯片封装，

其中，粘合材料被配置为将第二芯片底侧粘合至空腔的底侧。

21.一种用于形成芯片载体的方法，所述方法包括：

形成用于从第一芯片底侧承载第一芯片的芯片载体表面，其中，第一芯片的第一芯片顶侧被配置在芯片载体表面上方；

形成从芯片载体表面延伸至芯片载体中的至少一个空腔；其中，所述至少一个空腔用于从第二芯片底侧承载第二芯片，其中，第二芯片的第二芯片顶侧与第一芯片顶侧基本上齐平；

其中从芯片载体表面延伸至芯片载体中的至少一个空腔的深度大于第二芯片厚度与第一芯片厚度之差。

22.一种用于形成芯片封装的方法，所述方法包括：

根据权利要求21所述的方法，还包括：在芯片载体表面之上形成用于部分地围绕第一芯片、第二芯片和芯片载体的隔离材料。

23.一种芯片载体，包括：

芯片载体表面，被配置为承载第一芯片，其中，第一芯片被配置为与芯片载体表面电连接；以及

至少一个空腔，从芯片载体表面延伸至芯片载体中；

其中，所述至少一个空腔被配置为承载第二芯片，其中，第二芯片与芯片载体电绝缘；

其中从芯片载体表面延伸至芯片载体中的至少一个空腔的深度大于第二芯片厚度与第一芯片厚度之差。

24.一种用于形成芯片载体的方法，所述方法包括：

形成用于承载第一芯片的芯片载体表面，其中，第一芯片被配置为与芯片载体表面电连接；以及

形成从芯片载体表面延伸至芯片载体中的至少一个空腔；

其中，所述至少一个空腔被配置为承载第二芯片，其中，第二芯片与芯片载体电绝缘；

其中从芯片载体表面延伸至芯片载体中的至少一个空腔的深度大于第二芯片厚度与第一芯片厚度之差。