CN103094176A - 在掩模制备期间修改掺杂区域设计布局以调节器件性能的方法和系统 - Google Patents

Abstract

本发明提供了用于在掩模制备期间修改掺杂区域设计布局以调节器件性能的方法和系统。示例性方法包括：接收被设计为限定集成电路的集成电路设计布局，其中，集成电路设计布局包括掺杂部件布局；标识用于器件性能修改的集成电路的区域；以及在掩模制备工艺期间修改掺杂部件布局中对应于集成电路的标识区域的部分，从而提供修改的掺杂部件布局。

Description

在掩模制备期间修改掺杂区域设计布局以调节器件性能的方法和系统

技术领域

本发明一般地涉及半导体领域，更具体地来说，涉及集成电路器件的系统及其制造方法。 

背景技术

半导体集成电路（IC）工业经历了快速增长。在IC演进的过程中，功能密度（即，每单位芯片面积互连器件的数量）普遍增加，同时几何尺寸（即，可以使用制造工艺制造的最小部件（或线））减小。这种比例缩小工艺通常通过增加生产效率和降低相关成本来提供优势。这种比例缩小还增加了处理和制造IC的复杂度，并且对于将要实现的这些进步，需要IC处理和制造的类似发展。 

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：接收集成电路设计布局，所述集成电路设计布局被设计为限定集成电路，其中，所述集成电路设计布局包括掺杂部件布局；标识所述集成电路中用于器件性能修改的区域；以及在掩模制备工艺期间修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分，从而提供修改的掺杂部件布局。 

在该方法中，在所述掩模制备工艺的光学邻近校正工艺期间实施修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分。 

该方法还包括：在所述掩模制备工艺期间标识所述集成电路中用于器件性能修改的区域。 

在该方法中，标识所述集成电路中用于器件性能修改的区域包括：标 识用于减小泄露电流的晶体管。 

在该方法中，所述掺杂部件布局的所述部分限定用于形成所述集成电路的掺杂区域的抗蚀剂层的临界尺寸；以及修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分包括修改所述抗蚀剂层的所述临界尺寸。 

在该方法中，修改所述抗蚀剂层的所述临界尺寸包括减小所述临界尺寸。 

该方法还包括：根据所述修改的掺杂部件布局来制造掩模。 

该方法还包括：使用根据所述修改的掺杂部件布局制造的掩模在所述集成电路的衬底中形成掺杂区域。 

在该方法中，使用根据所述修改的掺杂部件布局制造的掩模在所述集成电路的衬底中形成所述掺杂区域包括：使用所述掩模在所述衬底的上方形成图案化抗蚀剂层。 

根据本发明的另一方面，提供了一种方法，包括：接收掺杂部件设计布局，所述掺杂部件设计布局限定用于形成集成电路器件的掺杂区域的抗蚀剂层的临界尺寸；在掩模制备工艺期间修改所述掺杂部件设计布局以调节所述集成电路器件的性能，其中，修改包括修改所述临界尺寸；以及根据修改的掺杂部件设计布局制造掩模。 

在该方法中，在掩模制备工艺期间修改所述掺杂部件设计布局包括：在光学邻近校正工艺期间修改所述掺杂部件设计布局。 

在该方法中，修改所述临界尺寸包括减小所述临界尺寸。 

该方法还包括：使用根据所述修改的掺杂部件设计布局制造的掩模在衬底中形成掺杂区域。 

在该方法中，形成所述掺杂区域包括：形成晶体管的轻掺杂源极区域和轻掺杂漏极区域。 

在该方法中，使用根据所述修改的掺杂部件设计布局制造的掩模在所述衬底中形成所述掺杂区域包括：使用所述掩模在所述衬底的上方形成图案化抗蚀剂层，其中，所述图案化抗蚀剂层具有露出所述衬底的开口；以及对露出的衬底实施离子注入工艺。 

在该方法中，修改所述临界尺寸包括增加所述离子注入工艺的注入剂量。 

在该方法中，在所述掩模制备工艺期间修改所述掺杂部件设计布局以调节所述集成电路器件的性能包括：修改所述掺杂部件设计布局以减小晶体管的泄露电流。 

在该方法中，修改所述临界尺寸包括减小所述临界尺寸。 

根据本发明的又一方面，提供了一种用于制造集成电路器件的系统，所述系统包括：掩模制造实体，可操作地用于制造掩模，其中，所述掩模制造实体包括：计算机可读介质，存储用于通过至少一个计算机处理器执行的多个指令，其中，指令用于：接收掺杂部件设计布局，所述掺杂部件设计布局限定用于形成集成电路器件的掺杂区域的抗蚀剂层的临界尺寸，修改所述掺杂部件设计布局以调节所述集成电路器件的性能，其中，修改包括修改所述临界尺寸，以及根据修改的掺杂部件设计布局制造掩模。 

在该集成电路器件制造系统中，修改所述临界尺寸包括减小所述临界尺寸。 

附图说明

当结合附图进行阅读时，根据以下详细描述更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制并且仅用于说明的目的。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。 

图1是根据本发明的各个方面的集成电路制造系统的框图。 

图2是根据本发明的各个方面的可以通过诸如图1的集成电路制造系统的集成电路制造系统实施的集成电路设计和制造流程的流程图。 

图3是根据本发明的各个方面的在图2的集成电路设计和制造方法中实施的方法流程图。 

图4和图5是根据本发明的各个方面的可以在各个制造阶段的集成电路设计和制造方法制造的部分或整体的集成电路器件的示意性截面图。 

具体实施方式

以下公开提供了用于实施本发明的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，以下第一部件形成在第二部件上方的描述可以包括第一和第二部件被形成为直接接触的实施例，并且还可以包括可以形成附加部件夹置在第一和第二部件之间使得第一和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，它们本身并不用于指定所讨论的各个实施例和/或结构之间的关系。 

图1是根据本发明的各个方面的集成电路制造系统10的框图。在所示实施例中，集成电路制造系统10是虚拟集成电路制造系统10（“虚拟加工厂”）。集成电路制造系统10制造集成电路器件。为了清楚简化了集成电路制造系统10以更好地理解本发明的发明概念。可以在集成电路制造系统10中增加附件部件，并且在集成电路制造系统10的其他实施例中来替换或消除以下所描述的一些部件。 

集成电路制造系统10包括能够使各种实体（设计实体14（诸如设计室）、掩模实体16（诸如掩模室）、集成电路制造实体18、用户20、...其他实体N）相互通信的网络12。例如，集成电路制造系统10的每个实体都经由网络12与其他实体交互以向其他实体提供服务和/或接收来自其他实体的服务。网络12可以为单个网络或各种不同的网络，诸如内联网、互联网、其他适当网络或它们的组合。网络12包括：有线通信信道、无线通信信道或它们的组合。 

为了示出的目的，每个实体都可以指形成集成电路制造系统10的一部分的内部实体或者可以指与集成电路制造系统10交互的外部实体。各个实体可以集中到单个位置处或者可以散布在不同位置处，并且一些实体可以结合到其他实体中。此外，每个实体都可以与系统标识信息相关联，其中，系统标识信息允许访问基于与每个实体标识信息相关联的授权级别控制的系统内的信息。为了集成电路制造以及提供服务的目的，集成电路制造系统10能够在实体之间交互。在本实例中，集成电路制造包括：接收集成电 路用户订单（例如，用户实体20向集成电路制造实体18发出用于集成电路的订单），需要相关操作来制造订货的集成电路（例如，设计实体14基于集成电路用户订单的规格向掩模实体16提供集成电路设计布局；掩模实体16基于集成电路设计布局制造掩模；以及集成电路制造实体18使用掩模制造集成电路）。 

图2是根据本发明各个方面的可以通过集成电路制造系统实施的集成电路设计和制造流程40的框图。例如，集成电路设计和制造流程40可以通过图1的集成电路制造系统10来实施。可以在集成电路设计和制造流程40之前、之间和之后提供附加步骤，并且对于集成电路设计和制造流程40的其他实施例可以替换或消除所描述的一些步骤。 

在图2中，在模块50中，提供集成电路设计布局。例如，设计者（诸如设计室）向集成电路制造商提供要制造的集成电路的集成电路设计布局。集成电路制造商可以制造掩模、晶圆或它们的组合。在本实例中，设计实体14向集成电路制造商的掩模实体16提供集成电路设计布局。可选地，集成电路制造商从存储在集成电路制造商的数据库中的制造数据得到集成电路设计布局。基于要制造的集成电路的规格，设计者（诸如设计实体14）实施设计步骤以形成集成电路设计布局。设计步骤可以包括：逻辑设计、物理设计、放置和布线、其他设计机制或它们的组合。基于集成电路的规格，集成电路设计布局包括被设计为用于集成电路的各种几何图案。在以适当格式（诸如GDS文件格式、GDSII文件格式、DFII文件格式或其他文件格式）表示的一个或多个数据文件中表示集成电路设计布局。一个或多个数据文件具有各种几何图案的信息。在一个实例中，为了说明，集成电路设计布局包括将形成在晶圆（诸如半导体衬底）上方的各种集成电路部件（诸如有源区域、栅极结构、源极和漏极部件以及层间互连的金属线和接触）。集成电路设计布局可以包括与各种集成电路部件相关联的设计布局。例如，集成电路设计布局包括与集成电路的掺杂区域相关联的掺杂部件布局，诸如晶体管的轻掺杂源极和漏极区域。在本实例中，掺杂部件布局限定用于形成集成电路的掺杂区域的抗蚀剂层的临界尺寸。 

在模块60中，集成电路设计布局经受掩模制备。在本实例中，掩模实 体16对集成电路设计布局实施掩模制备。掩模制备使用各种分辨率增强技术（RET）（模块62）以修改集成电路设计布局，从而补偿用于制造集成电路的光刻工艺。在本实例中，可以向集成电路设计布局应用各种光学邻近校正（OPC）工艺（模块64）。在光学邻近校正（OPC）工艺期间，评估集成电路设计布局以确定OPC部件（诸如散射条、衬线和/或锤头）是否应该增加至集成电路设计布局。可以根据基于规则和/或基于模型的技术来增加或重新定位OPC部件（和/或通孔），使得利用增强的分辨率和精度来改进通过集成电路制造期间的光刻工艺所形成的图案。 

在本实例中，在OPC工艺期间（模块64），实施方法70以修改集成电路设计布局，从而调节集成电路的性能特性。图3是根据本发明各个方面的方法70的流程图。在框72中，接收被设计为限定集成电路的集成电路设计布局。集成电路设计布局包括掺杂部件布局。如上所述，在本实例中，集成电路设计布局包括与集成电路的掺杂区域相关联的掺杂部件布局，诸如晶体管的轻掺杂源极区域和漏极区域，并且掺杂部件布局限定用于形成集成电路的掺杂区域的抗蚀剂层的临界尺寸。集成电路设计布局可以在应用方法70之前经受各种掩模制备工艺。在框74中，标识用于器件性能修改的集成电路的区域。在本实例中，标识集成电路的晶体管，其中，预期减小泄露电流。减小晶体管的泄露电流可以改进集成电路的晶体管性能和/或总体性能。在框76中，修改掺杂部件布局中对应于集成电路的标识区域的部分，从而提供修改的掺杂部件布局。在本实例中，在标识用于泄露电流减小的晶体管的情况下，掺杂部件布局的部分限定将用于形成掺杂区域（诸如晶体管的轻掺杂源极区域和漏极区域）的抗蚀剂层的临界尺寸。为了修改晶体管的泄露电流，修改抗蚀剂层的临界尺寸。例如，减小临界尺寸，使得在制造期间，形成抗蚀剂层的较大开口，该开口露出衬底并限定晶体管的掺杂区域面积，导致增加了注入剂量并由此减小了晶体管的泄露电流。可以在方法70之前、之间和之后提供附加步骤，并且对于方法70的其他实施例可以替换或消除所描述的一些步骤。 

返回到图2，在模块60中，掩模数据制备可以实施其他操作以制备用于掩模制造的集成电路设计布局。掩模数据制备可以实施集成电路设计布 局的逻辑操作（或LOP）。逻辑操作根据制造规则修改集成电路设计布局。例如，各个制造模块将制造约束转换为集成电路设计布局必须满足的规则集合。如果集成电路设计布局不满足该规则集合，则可以相应修改集成电路设计布局，直到修改的集成电路设计布局满足这些规则。在实例中，可以通过集成电路制造实体18实施逻辑操作。掩模制备可以实施预处理和交换处理。在预处理和交换处理期间，对于集成电路设计布局的重复模块，划分、匹配和替换集成电路设计布局中的几何图案，使得为了进一步的处理而简化了集成电路设计布局。例如，为了通过增强的效率减小工艺成本和时间，替换重复图案，使得对于每个重复图案都不重复对重复图案的任何进一步的修改。如果在各种设计中出现重复图案，则可以将该重复图案提取到数据库或库中用于将来的使用。在这种情况下，通过库中的标准图案替代重复图案。掩模数据制备可以对集成电路设计图案实施重复工艺和校正工艺。基于在集成电路制造期间形成的最终图案，可以重复和改善增加OPC部件的工艺，直到形成的集成电路设计布局可以实现高分辨率或者满足预期标准。集成电路设计布局的各种部件（诸如添加的OPC部件）可以重新定位或者重新确定大小以制造优点和/或产品性能的改进，诸如光刻分辨率增强。附加或可选地，在掩模制备期间可以增加其他部件或者可以向集成电路设计布局应用其他动作。例如，伪插入部件可以增加至集成电路设计布局以增强的化学机械抛光（CMP）或其他处理优点。掩模制备可以对集成电路设计布局实施掩模规则检查（MRC），这涉及进一步根据掩模规则检查集成电路设计布局并且如果需要则修改集成电路设计布局。例如，从掩模制造模块（诸如掩模实体16）中提取MRC工艺中的掩模规则。从掩模制造模块中收集各种掩模制造数据并且提取成集成电路设计布局（用于掩模的要成像的图案）应该遵守的规则集合。此外或可选地，掩模规则或者掩模规则的子集被用作调节集成电路设计布局的准则。MRC工艺还可以或者可选地实施设计规则检查（DRC）工艺。 

在模块80中，掩模制备生成修改的集成电路设计布局，以及在模块90中，基于修改的集成电路设计布局制造掩模（也被称为光掩模或标线（reticle））或掩模组。掩模实体16可以基于修改的集成电路设计布局制 造掩模或掩模组。在本实例中，基于修改的掺杂部件布局来制造掩模。修改的集成电路设计布局的各种几何图案可以转换为例如可通过电子束（e-beam）写入而写到掩模上的形式。在实例中，电子束或多个电子束用于基于修改的集成电路设计布局在掩模（光掩模或标线）上形成图案。可以以各种技术形成掩模。在实例中，使用二元技术形成掩模。在实例中，掩模图案包括不透明区域和透明区域。用于露出涂覆在晶圆上的图像感光材料层（诸如抗蚀剂层）的诸如紫外线（UV）光束的辐射束被不透明区域阻挡并透过透明区域。在一个实例中，二元掩模包括透明衬底（诸如熔凝石英）和涂覆在掩模的不透明区域中的不透明材料（诸如铬）。在另一实例中，使用相移技术形成掩模。在相移掩模（PSM）中，形成的掩模上的图案中的各种部件被配置为具有适当的相位差以增强分辨率和成像质量。在各个实例中，相移掩模可以为衰减PSM或交替PSM。 

在模块100中，掩模或掩模组用于制造通过集成电路设计布局限定的集成电路。集成电路制造实体18可以使用掩模或掩模组制造集成电路。例如，使用掩模（或掩模组）处理半导体晶圆（衬底）以形成集成电路。可以在各种工艺中使用掩模或掩模组。例如，可以在离子注入工艺中使用掩模以在半导体晶圆中形成各种掺杂区域，在蚀刻工艺中使用掩模以在半导体晶圆中形成各种蚀刻区域，在沉积工艺（诸如化学汽相沉积或物理汽相沉积）中使用掩模以在半导体晶圆上的各个区域中形成薄膜，在其他适当的工艺或它们的组合中使用掩模。在本实例中，在制造期间，基于修改的掺杂部件布局制造的掩模被用于形成集成电路的掺杂区域，尤其是集成电路的晶体管的掺杂区域。图案化的抗蚀剂层具有露出衬底的开口，并且对露出的衬底实施离子注入工艺以形成晶体管的掺杂区域。在衬底中对应于修改掺杂部件布局的区域的区域中，在临界尺寸减小的情况下，如果原始掺杂部件布局用于制造掩模，则图案化抗蚀剂层的开口大于它们应该有的大小。因此，衬底的这种区域接收较大的注入剂量，这可以导致与这种区域相关联的晶体管具有减小的泄露电流。 

图4和图5是根据本发明各个方面的可以在图2的集成电路设计和制造流程40中制造的处于各个制造阶段的集成电路器件200A和集成电路器 件200B的示意性截面图。将同时讨论图4和图5，并且为了清楚的目的而进行简化以更好地理解本发明的发明概念。在图4和图5中，使用基于集成电路设计布局制造的掩模来制造集成电路器件200A和200B。如下面进一步讨论的，在图4和图5中，利用基于没有在掩模制造期间应用器件性能修改方法（诸如参照图2和图3描述的方法70）所实现的集成电路设计布局而制造的掩模来形成集成电路器件200A的掺杂部件；以及利用基于通过在掩模制备期间应用器件性能修改方法（诸如参照图2和图3描述的方法70）所实现的集成电路设计布局而制造的掩模来制造集成电路器件200B的掺杂部件。 

集成电路器件200A和200B包括制造期间的晶体管。集成电路器件200A和200B可以包括存储单元和/或逻辑电路；无源部件，诸如电阻器、电容器、电感器和/或熔丝；有源部件，诸如金属氧化物半导体场效应晶体管（MOSFET）、互补金属氧化物半导体晶体管（CMOS）、p沟道金属氧化物半导体场效应晶体管（PFET）、n沟道金属氧化物半导体场效应晶体管（NFET）、高压晶体管和/或高频晶体管；其他适当的部件；或它们的组合。可以在集成电路器件200A和200B中增加附加部件，并且对于集成电路器件200A和200B的其他实施例来说可以替换或消除以下描述的一些部件。 

集成电路器件200A和200B包括衬底210。在所示实施例中，衬底210为包括硅的半导体衬底。衬底可以为p型或n型衬底。可选或附加地，衬底210包括：另一基本半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或者它们的组合。在又一可选实施例中，衬底210为绝缘体上半导体（ISO）。在其他可选实施例中，衬底210可以包括掺杂外延层、梯度半导体层和/或覆盖不同类型的另一半导体层的半导体层（诸如硅锗层上的硅层）。根据集成电路器件200A和200B的设计要求（诸如p型阱或n型阱），衬底210可以包括各个掺杂区域。掺杂区域可以掺杂诸如硼或BF₂的p型掺杂剂、诸如磷或砷的n型掺杂剂或者它们的组合。在p阱结构中、在n阱结构中、在双 阱结构中或者使用凸起结构，掺杂区域可以形成在衬底210上。 

隔离部件212形成在衬底210中以隔离衬底210的各个区域。例如，在所示实施例中，隔离部件212限定集成电路器件200A和200B的有源区域，其中形成各种集成电路器件，诸如集成电路器件200A和200B的晶体管。隔离部件212利用诸如硅的局部氧化（LOCOS）和/或浅沟槽隔离（STI）的隔离技术，以限定并电隔离各个区域。隔离部件212包括：氧化硅、氮化硅、氮氧化硅、其他绝缘材料或它们的组合。在实例中，形成STI包括光刻工艺，在衬底中蚀刻沟槽（例如，通过使用干蚀刻、湿蚀刻或它们的组合），以及利用一种或多种介电材料填充沟槽（例如，通过使用化学汽相沉积工艺）。例如，填充的沟槽可以具有多层结构，诸如用氮化硅或氧化硅填充的热氧化物衬垫层。在另一实例中，可以使用诸如以下所述的处理序列来创建STI结构：生长焊盘氧化物；在焊盘氧化物的上方形成低压化学汽相沉积（LPCVD）氮化物层；使用光刻胶和掩模在焊盘氧化物和氮化物层中图案化STI开口；在STI开口的衬底中时刻沟槽；任选地生长热氧化物沟槽衬垫以改善沟槽界面；利用氧化物填充沟槽；使用化学机械抛光（CMP）工艺以进行回蚀和平面化；以及使用氮化物剥离工艺来去除氮化物层。 

栅极结构220设置在衬底210的上方。在所示实施例中，栅极结构包括栅叠层222和隔离件226。栅极结构220通过沉积工艺、光刻图案化工艺、蚀刻工艺或它们的组合来形成。沉积工艺包括：化学汽相沉积（CVD）、物理汽相沉积（PVD）、原子层沉积（ALD）、高密度等离子体CVD（HDPCVD）、金属有机CVD（MOCVD）、远程等离子体CVD（RPCVD）、等离子体增强CVD（PECVD）、电镀、其他沉积方法或它们的组合。光刻图案化工艺包括抗蚀剂涂覆（诸如旋涂）、软烘焙、掩模对准、曝光、曝光后烘焙、显影抗蚀剂、研磨、干燥（诸如硬烘焙）、其他光刻图案化工艺或它们的组合。可选地，光刻曝光工艺通过诸如无掩模光刻、电子束写入或离子束写入的其他适当方法来实施或替换。蚀刻工艺包括干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合。 

栅叠层222包括设置在衬底210上方的栅极介电层和设置在栅极介电 层上方的栅电极。栅极介电层包括介电材料，诸如氧化硅、氮氧化硅、氮化硅、高k介电材料、其他介电材料或它们的组合。示例性高k介电材料包括：HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Ta₂O₅、TiO₂、Al₂O₃、ZrO₂、Y₂O₃、L₂O₃、其他高k介电材料或它们的组合。栅极介电层可以包括多层结构。例如，栅极介电层可以包括形成在衬底上方的界面层和形成在界面层上方的高k介电材料层。栅电极包括多晶硅和/或金属，包括Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或它们的组合。根据集成电路器件200A和200B的设计要求，栅叠层222可包括多个其他层（诸如覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合）。 

沿着栅极结构220的栅叠层222的侧壁设置隔离件226。隔离件220包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、其他介电材料或它们的组合。在实例中，如图4和图5所示，通过以下处理形成隔离件226：在集成电路器件200A和200B的上方覆盖沉积介电层，然后进行各向异性蚀刻以去除介电层来形成隔离件226。在实例中，栅极结构220还包括隔离件衬垫，其可以设置在隔离件226和栅叠层222之间。 

可以使用基于集成电路设计布局的掩模（诸如通过上面参照图2和图3描述的集成电路设计和制造流程40掩模所获得的掩模）来形成集成电路器件200A和200B的各个部件，诸如隔离部件212和栅极结构220（包括栅叠层222和隔离件226）。在图4和图5中，使用在没有应用方法70的集成电路设计和制造流程40期间制造的掩模来形成集成电路器件200A的掺杂区域，以及使用基于应用方法70的集成电路设计和制造流程40所制造的掩模来形成集成电路器件200B的掺杂区域。 

在图4中，图案化抗蚀剂层230A被设置在集成电路器件200A的衬底210的上方，以及图案化抗蚀剂层230B被设置在集成电路器件200B的衬底210的上方。图案化抗蚀剂层230A在其中具有露出集成电路器件200A的衬底210的开口232A，以及图案化抗蚀剂层230A具有临界尺寸CD₁。图案化抗蚀剂层230B在其中具有露出集成电路器件200B的衬底210的开口232B，以及图案化抗蚀剂层230B具有临界尺寸CD₂。在本实例中，图 案化抗蚀剂层230A的临界尺寸CD₁大于图案化抗蚀剂层230B的临界尺寸CD₂。临界尺寸的变化源于用于形成图案化抗蚀剂层230A和230B的掩模。更具体地，图案化抗蚀剂层230A使用基于方法70没有被用于调节掺杂部件布局的修改掺杂部件布局的掩模来形成；以及图案化抗蚀剂层230B使用基于方法70用于调节掺杂部件布局的修改掺杂部件布局的掩模来形成，导致较小的临界尺寸。 

图5中，对集成电路器件200A实施离子注入工艺240A以形成掺杂区域242A，以及对集成电路器件200B实施离子注入工艺240B以形成掺杂区域242B。在所示实施例中，掺杂区域242A和242B分别为集成电路器件200A和200B的晶体管的轻掺杂源极和漏极（LDD）区域。此外，在所示实施例中，离子注入工艺240A和240B为具有基本相同的工艺参数的倾角离子注入工艺。尽管离子注入工艺240A使用与离子注入工艺240基本相同的工艺参数，但集成电路器件200A的晶体管与集成电路器件200B的晶体管不同地。更具体地，集成电路器件200B的晶体管的泄露电流小于集成电路器件200A的晶体管的泄露电流。这种器件性能变化导致限定衬底210用于注入的区域的图案化抗蚀剂层230A和230B的临界尺寸的变化。例如，临界尺寸的变化导致图案化抗蚀剂层230B的开口232B大于图案化抗蚀剂层230A的开口232A，使得与离子注入工艺240A相比在离子注入工艺240B期间实现更大的注入剂量。 

传统的集成电路器件制造工艺偏移栅极长度（诸如栅极结构220的栅叠层222的长度），以实现器件性能变化（或优化）。例如，为了实现集成电路器件200B的晶体管中减小的泄露电流，将栅叠层222制造成其栅极长度长于集成电路器件200A的栅叠层222的栅极长度。这种栅极长度偏移减小了用于在后续集成电路制造期间形成接触件的工艺窗口。例如，在增加栅极长度以修改器件性能的情况下，减小了接触件连接窗口，这会导致接触件落在栅极结构上，引起集成电路器件中的（接触件和栅极结构之间的）短路。相反，在本实例中，通过在掩模制备阶段期间修改器件性能，具体地，通过修改用于形成器件的掺杂区域的抗蚀剂层的临界尺寸，实现类似的器件性能修改（换句话说，减小的泄露电流）同时增大接触件连接 窗口。还可以在减小制造成本的同时实现掩模制备阶段期间的这种修改。不同的实施例可以具有不同的优点，并且对于任何实施例来说并不是必须要求特定优点。 

集成电路器件200A和200B可以继续进行处理以完成以下简要讨论的制造。例如，通过离子注入或诸如磷或砷的n型掺杂剂或者诸如硼的p型掺杂剂的扩散来形成重掺杂源极/漏极（HDD）区域。可以在集成电路器件200A和200B的源极和漏极区域中形成外延源极/漏极部件。此外，例如在凸起的源极/漏极部件上方形成硅化物部件以减小接触阻抗。硅化物部件可以通过包括以下处理的工艺来形成在源极和漏极部件上方：沉积金属层，对金属层进行退火使得金属层能够与硅反应以形成硅化物，然后去除未反应的金属层。在实例中，层间介电（ILD）层形成在衬底上方，并且对衬底进一步应用化学机械抛光（CMP）工艺以对衬底进行平面化。在形成ILD层之前，接触蚀刻停止层（CESL）可以形成在栅极结构220的顶部上。此外，在实例中，包括金属层和金属间介电（IMD）层的多层互连（MLI）形成在衬底210的上方（诸如在ILD层的上方），以电连接集成电路器件200A和200B的各个部件或结构。多层互连包括诸如通孔或接触的垂直互连以及诸如金属线的水平互连。各种互连部件可以使用各种导电材料实施，包括铝、铜、钛、钨、它们的组合、硅化物材料、其他适当的材料或者它们的组合。在实例中，镶嵌工艺或双镶嵌工艺用于形成铜或铝多层互连结构。 

本发明可以采用完全硬件实施例、完全软件实施例或包含硬件和软件元件的实施例的形式。此外，本发明的实施例可以采用计算机程序的形式，该计算机程序产品可通过提供被计算机或任何指令执行系统使用或与计算机或任何其他指令执行系统结合的程序代码的有形计算机可用介质或计算机可读介质访问。为了该描述的目的，有形计算机可用介质或计算机可读介质可以为任何装置，该任何装置可以包含、存储、通信、传播或传送被指令执行系统、装置或设备使用或者与指令执行系统、装置或设备结合的程序。介质可以为电、磁、光、电磁、红外、半导体系统（或装置或设备）或传播介质。 

本发明提供了许多不同的实施例。示例性方法包括：接收被设计为限定集成电路的集成电路设计布局，其中，集成电路设计布局包括掺杂部件布局；标识集成电路中用于器件性能修改的区域；以及在掩模制备工艺期间修改掺杂部件布局中对应于集成电路的标识区域的部分，从而提供修改的掺杂部件布局。该方法可以进一步包括：根据修改的掺杂部件布局制造掩模。该方法可以进一步形成：使用根据修改的掺杂部件布局制造的掩模在集成电路的衬底中形成掺杂区域。使用掩模在集成电路的衬底中形成掺杂区域包括：使用掩模在衬底的上方形成图案化抗蚀剂层。 

可以在掩模制备工艺的光学邻近校正（OPC）工艺期间实施修改掺杂部件布局中对应于集成电路的标识区域的部分。在实例中，在掩模数据制备工艺期间标识集成电路中用于器件性能修改的区域。在实例中，标识集成电路中用于器件性能修改的区域包括：标识用于减小泄露电流的晶体管。在实例中，掺杂部件布局的部分限定用于形成集成电路的掺杂区域的抗蚀剂层的临界尺寸，并且修改掺杂部件布局中的部分包括修改抗蚀剂层的临界尺寸，诸如减小临界尺寸。 

另一示例性方法包括：接收限定用于形成集成电路器件的掺杂区域的抗蚀剂层的临界尺寸的掺杂部件设计布局；在掩模制备工艺期间修改掺杂部件设计布局以调节集成电路器件的性能，其中，修改包括修改临界尺寸；以及根据修改的掺杂部件设计布局制造掩模。可以在掩模制备工艺的光学邻近校正工艺期间实施修改掺杂部件设计布局。在实例中，修改临界尺寸包括减小临界尺寸，这可以减小集成电路器件的晶体管的泄露电流。该方法可以进一步包括：使用根据修改的掺杂部件设计布局制造的掩模在衬底中形成掺杂区域。掺杂区域可以为晶体管的轻掺杂源极和漏极区域。形成掺杂区域可以包括：使用掩模在衬底的上方形成图案化抗蚀剂层，其中，图案化抗蚀剂层具有露出衬底的开口；以及对露出的衬底实施离子注入工艺。修改临界尺寸可以包括增加离子注入工艺的注入剂量。 

前面概述了多个实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该意识到，他们可以容易地将本发明作为基础来设计或修改用于执行与本文引入实施例相同的目的和/ 或实现相同优点的其他工艺和结构。本领域的技术人员还应该意识到，这种等效构造不背离本发明的主旨和范围，并且他们可以进行各种改变、替换和修改而不背离本发明的主旨和范围。 

Claims (10)

1.一种方法，包括：

接收集成电路设计布局，所述集成电路设计布局被设计为限定集成电路，其中，所述集成电路设计布局包括掺杂部件布局；

标识所述集成电路中用于器件性能修改的区域；以及

在掩模制备工艺期间修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分，从而提供修改的掺杂部件布局。

2.根据权利要求1所述的方法，其中，在所述掩模制备工艺的光学邻近校正工艺期间实施修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分。

3.根据权利要求1所述的方法，还包括：在所述掩模制备工艺期间标识所述集成电路中用于器件性能修改的区域。

4.根据权利要求1所述的方法，其中，标识所述集成电路中用于器件性能修改的区域包括：标识用于减小泄露电流的晶体管。

5.根据权利要求1所述的方法，其中：

所述掺杂部件布局的所述部分限定用于形成所述集成电路的掺杂区域的抗蚀剂层的临界尺寸；以及

修改所述掺杂部件布局中对应于所述集成电路的标识区域的部分包括修改所述抗蚀剂层的所述临界尺寸。

6.根据权利要求5所述的方法，其中，修改所述抗蚀剂层的所述临界尺寸包括减小所述临界尺寸。

7.根据权利要求1所述的方法，还包括：根据所述修改的掺杂部件布局来制造掩模。

8.根据权利要求7所述的方法，还包括：使用根据所述修改的掺杂部件布局制造的掩模在所述集成电路的衬底中形成掺杂区域。

9.一种方法，包括：

接收掺杂部件设计布局，所述掺杂部件设计布局限定用于形成集成电路器件的掺杂区域的抗蚀剂层的临界尺寸；

在掩模制备工艺期间修改所述掺杂部件设计布局以调节所述集成电路器件的性能，其中，修改包括修改所述临界尺寸；以及

根据修改的掺杂部件设计布局制造掩模。

10.一种用于制造集成电路器件的系统，所述系统包括：

掩模制造实体，可操作地用于制造掩模，其中，所述掩模制造实体包括：计算机可读介质，存储用于通过至少一个计算机处理器执行的多个指令，其中，指令用于：

接收掺杂部件设计布局，所述掺杂部件设计布局限定用于形成集成电路器件的掺杂区域的抗蚀剂层的临界尺寸，

修改所述掺杂部件设计布局以调节所述集成电路器件的性能，其中，修改包括修改所述临界尺寸，以及

根据修改的掺杂部件设计布局制造掩模。

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