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CN103003946A - 半导体装置及其制造方法 - Google Patents

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CN103003946A
CN103003946A CN2010800320599A CN201080032059A CN103003946A CN 103003946 A CN103003946 A CN 103003946A CN 2010800320599 A CN2010800320599 A CN 2010800320599A CN 201080032059 A CN201080032059 A CN 201080032059A CN 103003946 A CN103003946 A CN 103003946A
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CN
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conductivity type
region
impurity region
drift layer
impurity
Prior art date
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Application number
CN2010800320599A
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Inventor
山下贤哉
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

本发明提供一种半导体装置及其制造方法，其中该半导体装置包括多个单位单元，各单位单元具备：基板；形成在基板上的漂移层；设于漂移层内的主体区域；设于主体区域内的第1个第一导电型杂质区域；与主体区域相邻接且形成在漂移层的表面区域的第2个第一导电型杂质区域；在第2个第一导电型杂质区域和相邻接的单位单元的第2个第一导电型杂质区域之间，按照与第2个第一导电型杂质区域相接的方式形成在漂移层的表面区域的第3个第一导电型杂质区域；至少在第1个第一导电型杂质区域与第2个第一导电型杂质区域之间，按照与漂移层的表面相接的方式形成的栅极绝缘膜；形成在栅极绝缘膜上的栅电极；和第1以及第2欧姆电极。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，特别是涉及碳化硅半导体装置及其制造方法。
背景技术
宽带隙半导体作为耐压高、能流过大电流的半导体装置(功率器件)的半导体材料而受到关注。在宽带隙半导体之中，碳化硅(SiC)具有特别高的绝缘破坏电场，所以被期待作为最适合于下一代低损耗功率器件的半导体。由于在SiC上能通过热氧化形成品质良好的二氧化硅(SiO2)膜，所以将这种二氧化硅膜用作栅极绝缘膜的绝缘栅型的SiC-功率金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field EffectTransistor，以下简称为MISFET)的开发不断发展。
但是，SiC-MOS结构存在下述课题：因为在SiO2/SiC界面包含大量的界面能级密度，所以沟道迁移率低，在为SiC-功率MISFET的形态时沟道电阻大，无法充分获得SiC本来具有的低损耗的特性。
为了解决该问题，专利文献1提出了一种具有图9所示的结构的纵型SiC-功率MISFET。图9所示的SiC-功率MISFET具备SiC半导体基板2和设置在SiC半导体基板2上的n型的漂移层3。在漂移层3内设有p型的主体区域(body area)4a。在主体区域4a内，还设有n型的源极区域5以及p型的接触区域4b。在从源极区域5跨过主体区域4a的表面区域以及从主体区域4a跨过漂移层3的表面区域设有n型杂质区域27。源极区域5以及接触区域4b与设置在漂移层3的表面的欧姆电极6进行欧姆接合。
在图9所示的FET中，沟道被2个n型杂质区域27间规定。通过采用这样的结构，能实现1μm以下的沟道长，即使因为包含大量的界面能级密度而使得沟道迁移率低，也能降低沟道电阻。
另外，SiC-功率MISFET要求截止状态下的栅极绝缘膜的可靠性足够高。在SiC-功率MISFET中，若在截止状态向漏电极施加高电压，则在主体区域间上的栅极绝缘膜施加高电场。特别是，对位于图9所示的主体区域4a间的中间的点R上的栅极绝缘膜施加最大强度的电场。为此，设计按照点R上的栅极绝缘膜不被破坏的方式施加的电场强度。若栅极绝缘膜被破坏，则会给功率电路带来深刻的影响。
专利文献2公开了以下技术：如图10所示，为了降低沟道电阻，在p型的主体区域4a上设置积蓄型沟道、即n型的沟道区域28，在主体区域4a间的漂移层3的表层附近没有形成高浓度的n型杂质区域，由此来抑制点R处的电场集中。
在先技术文献
专利文献
专利文献1：JP特开2006-303323号公报
专利文献2：JP特开2004-335917号公报
但是，本申请的发明者经过研究发现，如图9所示，若在漂移层3的表面设置杂质浓度高的n型杂质区域27，会产生如下问题：(1)截止状态下的漏极泄漏的增大；(2)截止状态下的耐压的降低；(3)截止状态下的起因于高漏极电场的栅极绝缘膜的破坏或者栅极绝缘膜处的漏电流的产生；以及(4)阈值电压的降低。
具体地说，在图9所示的结构中，n型杂质区域27的浓度被设定为与正下的主体区域4a的表层浓度相同程度或其以上。这一点上也存在通过在p型的主体区域4a的表层反掺杂(counter dope)n型杂质从而必须形成n型杂质区域27所产生的制约。作为典型的例子，在将主体区域4a的浓度设定为1017cm-3情况下，n型杂质区域27的浓度需要设定为至少1017cm-3以上。该浓度比漂移层3的浓度高了一位数以上。
这样高的浓度的n型杂质区域27若被配置在主体区域4a间的漂移层3上，则在向欧姆电极1施加高压时，高电场会集中在n型杂质区域27。其结果，产生雪崩击穿，特别是在栅极长度短于1μm的短栅极长度的MISFET的情况下，源极的势垒拉低到漏极电场，难以产生短沟道效应。因此，漏极泄漏增大，或器件的阈值电压Vth降低。另外，若对n型杂质区域27施加的电场变大，则对位于其正上方的栅极绝缘膜8a施加的电场强度也变高，会产生如下不良情况：栅极泄露的增加，或者栅极绝缘膜8a的破坏。栅极绝缘膜8a的点R处的电场的集中尤为显著。
另一方面，如专利文献2公开的图10所示的MISFET的结构那样，在主体区域4a间的漂移层3上没有形成第一导电型杂质区域的情况下，点R的电场集中得到缓解。
但是，由于与漂移层3相比，主体区域4a的浓度为高浓度，所以即使在MISFET处于导通状态时，在漂移层3也形成耗尽层3d。因此，如图10中的箭头所示，通过沟道区域28的电子向漂移层3的流动受到耗尽层3d的阻碍，沟道实质上变长。由此，沟道电阻增大。
发明内容
本发明是为了解决这样的现有技术的课题而做出的，其目的在于提供一种能降低导通状态下的沟道电阻，并且改善截止状态下的耐压，使可靠性得到提高的宽带隙半导体装置。
本发明的半导体装置，包括至少一维配置的多个单位单元，其中，各单位单元包括：基板，其由第一导电型的宽带隙半导体构成；漂移层，其形成在上述基板上，由上述第一导电型的宽带隙半导体构成；第二导电型的主体区域，其设置在上述漂移层内；第1个第一导电型杂质区域，其设置在上述主体区域内；第2个第一导电型杂质区域，其与上述主体区域相邻接地形成在上述漂移层的表面区域；第3个第一导电型杂质区域，其在上述第2个第一导电型杂质区域和相邻接的单位单元的第2个第一导电型杂质区域之间，按照与上述第2个第一导电型杂质区域相接的方式，形成在上述漂移层的表面区域；栅极绝缘膜，其至少在上述第1个第一导电型杂质区域与上述第2个第一导电型杂质区域之间，被形成为与上述漂移层的表面相接；栅电极，其形成在上述栅极绝缘膜上；第1欧姆电极，其与上述第1个第一导电型杂质区域电连接；和第2欧姆电极，其与上述基板的形成有上述漂移层的面相反一侧的面电连接，上述第3个第一导电型杂质区域的杂质浓度低于上述第2个第一导电型杂质区域的杂质浓度，并且在上述漂移层的杂质浓度以上。
在某一优选实施方式中，半导体装置还具备按照与上述栅极绝缘膜相接的方式在跨过上述第1个第一导电型杂质区域和上述漂移层的上述主体区域的表面区域设置的第一导电型的沟道区域，上述沟道区域的杂质浓度是上述第1个第一导电型杂质区域的杂质浓度及上述第2个第一导电型杂质区域的杂质浓度之间的值。
在某一优选实施方式中，上述第2个第一导电型杂质区域的厚度在上述沟道区域的厚度以下。
在某一优选实施方式中，在从上述漂移层的表面侧观察上述各单位单元的情况下，在上述单位单元的排列方向上，上述第2个第一导电型杂质区域的宽度在从主体区域将第2个第一导电型杂质区域耗尽的程度的长度以上。
在某一优选实施方式中，还具备在上述漂移层中与上述第3个第一导电型杂质区域相邻接、并且在从上述漂移层的表面侧观察包括上述单位单元的顶点的位置形成的第4个第一导电型杂质区域，上述第4个第一导电型杂质区域的杂质浓度低于上述第2个第一导电型杂质区域的杂质浓度。
在某一优选实施方式中，在从上述漂移层的表面侧观察上述各单位单元的情况下，上述主体区域具有四边形，上述第2个第一导电型杂质区域没有设置在上述主体区域的四边形的角。
在某一优选实施方式中，半导体装置在从上述漂移层的表面侧观察上述各单位单元的情况下，上述第2个第一导电型杂质区域连续地包围上述主体区域。
在某一优选实施方式中，上述第2个第一导电型杂质区域的杂质浓度高于上述主体区域的杂质浓度。
在某一优选实施方式中，上述第2个第一导电型杂质区域中的杂质浓度在1×1016cm-3以上、1×1019cm-3以下。
在某一优选实施方式中，上述第2个第一导电型杂质区域中的杂质浓度在1×1016cm-3以上、1×1018cm-3以下。
在某一优选实施方式中，上述第2个第一导电型杂质区域中的杂质浓度在1×1016cm-3以上、1×1017cm-3以下。
在某一优选实施方式中，上述第2个第一导电型杂质区域的宽度在0.01μm以上0.1μm以下，上述第2个第一导电型杂质区域中的杂质浓度在1×1017cm-3以上、1×1018cm-3以下。
本发明的半导体装置的制造方法，其中包括：准备由第一导电型的宽带隙半导体构成的基板的工序(A)，该基板设有由第一导电型的宽带隙半导体构成的漂移层；将主体区域用掩模形成在上述漂移层上的工序(B)；使用上述主体区域用掩模注入第二导电型杂质，由此在上述漂移层中形成第二导电型的主体区域的工序(C)；使用上述主体区域用掩模，从相对于上述基板垂直的方向以及相对于上述垂直方向倾斜的方向注入第一导电型杂质，由此在上述漂移层中形成包括沟道区域的杂质区域，并在上述漂移层中的上述主体区域用掩模的下方的一部分形成第2个第一导电型杂质区域的工序(D)；相对于上述主体区域用掩模自匹配地将第1个第一导电型杂质区域用掩模形成在上述漂移层上的工序(E)；使用上述第1个第一导电型杂质区域用掩模注入第一导电型杂质，由此在上述漂移层中形成上述第1个第一导电型杂质区域，划定上述沟道区域的工序(F)；除去上述第1个第一导电型杂质区域用掩模以及上述主体区域用掩模的工序(G)；对上述漂移层实施活性化退火处理的工序(H)；在上述第1个第一导电型杂质区域以及上述第2个第一导电型杂质区域的表面形成栅极绝缘膜的工序(I)；在上述栅极绝缘膜上形成栅电极的工序(J)；和按照与上述第1个第一导电型杂质区域以及上述基板的形成有上述漂移层的面相反一侧的面相接的方式分别形成欧姆电极的工序(K)。
在某一优选实施方式中，上述工序(D)包括：关于用来规定上述主体区域用掩模的开口形状的多个边的每一个边，在垂直于该边的面内，通过从相对于与上述基板垂直的方向以规定的角度倾斜的方向将上述第一导电型杂质注入上述漂移层，从而在上述漂移层中的上述主体区域用掩模的下方的一部分形成上述第2个第一导电型杂质区域的工序；和通过从垂直于上述基板的方向注入第一导电型杂质，从而在上述漂移层中形成包括沟道区域的杂质区域的工序。
在某一优选实施方式中，上述工序(D)包括：通过一边使上述基板绕垂直于上述基板的轴连续旋转，一边从相对于与上述基板垂直的方向以规定的角度倾斜的方向将上述第一导电型杂质注入上述漂移层，由此在上述漂移层中的上述主体区域用掩模的下方的一部分形成上述第2个第一导电型杂质区域的工序；和通过从相对于上述基板垂直的方向以及相对于上述垂直方向倾斜的方向注入第一导电型杂质，由此在上述漂移层中形成包括沟道区域的杂质区域的工序。
发明效果
根据本发明，由于设有第2个第一导电型杂质区域，所以能通过从第2个第一导电型杂质区域提供的载流子来抑制因与主体区域的接触而在漂移层中形成的耗尽层扩展。因此，能抑制沟道长延伸，电子能通过第2个第一导电型杂质区域向漂移层流入。由此，有效地降低了沟道电阻。
另外，由于具有第3个第一导电型杂质区域，所以在半导体装置处于截止状态时，通过向第2欧姆电极施加的电压，能抑制主体区域间的中间位置处的电场向栅极绝缘膜的集中，能实现耐压的提高以及可靠性的提高。
附图说明
图1是表示本发明的半导体装置的第1实施方式的图，(a)是剖视图，(b)是表示漂移层中的单位单元的配置以及结构的俯视图，(c)以及(d)是表示主体区域内的结构的俯视图以及剖视图。
图2(a)～(l)是对图1所示的半导体装置的制造方法进行说明的工序剖视图。
图3(a)～(c)是对用于形成第2个第一导电型杂质区域的离子注入工序进行说明的图。
图4是表示漂移层中的单位单元的配置以及结构的又一俯视图。
图5(a)～(g)是对图1所示的半导体装置的制造方法进行说明的工序剖视图。
图6是表示本发明的半导体装置的第2实施方式的图，(a)是剖视图，(b)是表示漂移层中的单位单元的配置以及结构的俯视图。
图7是表示相邻的单位单元的尺寸的俯视图。
图8是表示第2个第一导电型区域的杂质浓度与沟道电阻的图。
图9是表示现有的半导体装置的结构的剖视图。
图10是表示现有的其他半导体装置的结构的剖视图。
具体实施方式
以下，对本发明的半导体装置的实施方式进行说明。在本申请说明书中，宽带隙半导体是指SiC、GaN等的半导体。另外，在以下的实施方式中，以具有n型的导电型作为第一导电型、具有p型的导电型作为第二导电型的双重注入型MISFET为例对本发明进行说明。但是，本发明也能适用于具有p型的导电型作为第一导电型，具有n型的导电型作为第二导电型的半导体装置，例如，对于绝缘栅双极型晶体管(IGBT)等也能适当地使用本发明。
(第1实施方式)
以下，对本发明的半导体装置的第1实施方式进行说明。图1(a)表示双重注入型的MISFET101的一部分的剖面结构，图1(b)表示MISFET101的漂移层3的俯视图。图1(a)表示图1(b)的1A-1A线的剖面结构。MISFET101含有多个单位单元U。如图1(b)所示，在漂移层3上，各单位单元U例如具有四边形，单位单元U被配置为锯齿状。更具体地说，单位单元U被二维配置，单位单元U沿一方向的配置错开1/2周期。但是，像以下说明的那样，在MISFET101中，只要单位单元U配置成相邻接就能获得本发明的效果，所以单位单元U只要被至少一维配置即可。另外，从漂移层3的表面看到的单位单元U的形状可以是四边形以外的形状，可以是三角形、六边形、其他多边形或组合了多边形的形状，所得到的效果相同。此外，在本发明中，三角形、四角形、六边形、其他的多边形或组合了多边形的形状也包括将三角形、四角形、六边形、其他的多边形的角变圆的形状。
MISFET101的单位单元U具备：由宽带隙半导体构成的基板2；和形成在基板2上，由宽带隙半导体构成的漂移层3。在本实施方式中，基板2例如是包含1×1018cm-3以上的第一导电型杂质(氮、磷、砷等)的低电阻的SiC基板。另外，漂移层3是大约掺杂了1×1014cm-3以上1×1016cm-3以下的第一导电型杂质(例如氮)的SiC半导体层。漂移层3例如可以通过在基板2上借助CVD法等进行外延生长而形成。
在漂移层3的一部分，按照从其表面3a朝向内部的方式设有第二导电型的主体区域4a。在主体区域4a例如掺杂1×1016cm-3以上1×1018cm-3以下的第二导电型杂质。为了实现高耐压，优选主体区域4a的浓度在1×1017cm-3以上1×1019cm-3以下。
另外，在主体区域4a的一部分，以高浓度含有第二导电型的杂质的接触区域4b与第1个第一导电型杂质区域5被形成为相互邻接。接触区域4b以及第1个第一导电型杂质区域5被形成为从主体区域4a的表面朝向内部。在接触区域4b掺杂了约5×1019cm-3的第二导电型杂质，在第1个第一导电型杂质区域5中掺杂了1×1019cm-3以上1×1020cm-3以下的第一导电型杂质。
在主体区域4a内且跨过第1个第一导电型杂质区域5与漂移层3的表面区域，设有沟道区域7a。沟道区域7a在漂移层3的表面3a露出。沟道区域7a的杂质浓度优选为第1个第一导电型杂质区域5的杂质浓度与第2个第一导电型杂质区域7b的杂质浓度之间的值。具体地说，在主体区域4a的杂质浓度为典型的值即1×1017cm-3左右的情况下，通过将第2杂质区域7a的杂质浓度调节为1.5×1017cm-3左右，从而能将阈值电压控制在适当的值即4V左右。在主体区域4a的杂质浓度为1×1019cm-3左右情况下，通过将第2杂质区域7a的杂质浓度调节为5×1018cm-3左右，从而能将阈值电压控制在4V左右。这样，在考虑了主体区域4a的杂质浓度范围的情况下，通过将第2杂质区域7a的杂质浓度调节为5×1016cm-3以上1×1019cm-3以下，从而能将阈值电压控制在4V左右。另外，即使在想将阈值电压控制在比4V多少低一些的值或高一些的值的情况下，通过在该范围内调整沟道区域7a的杂质浓度，从而能实现所希望的阈值。
另外，也可以将沟道区域7a的第2杂质浓度设定得比主体区域4a的杂质浓度低。在该情况下，晶体管的阈值根据主体区域4a的表层的杂质浓度来调整。或者也可以不设置沟道区域7a，在漂移层3的表面3a露出的主体区域4a的表面区域，将通过栅极电压的施加而产生的反转层用作沟道。
另外，优选沟道区域7a的片浓度为1012cm-2。这样一来，在主体区域4a内形成第1个第一导电型杂质区域5、接触区域4b以及沟道区域7a。图1(c)是表示从漂移层3的表面看到的主体区域4a的结构的俯视图。第1个第一导电型杂质区域5包围接触区域4b，进而，沟道区域7a包围第1个第一导电型杂质区域5。
如图1(a)所示，按照与沟道区域7a相邻接的方式在漂移层3的表面区域设置第2个第一导电型杂质区域7b。优选第2个第一导电型杂质区域7b的杂质浓度比漂移层3的杂质浓度高。第2个第一导电型杂质区域7b的杂质浓度不会被主体区域4a的杂质补偿。因此，通过设定在与主体区域4a的杂质浓度相同程度的5×1016cm-3以上5×1017cm-3以下，从而有降低沟道电阻的效果。若使第2个第一导电型杂质区域7b的杂质浓度更高，例如为1×1018cm-3左右，则能得到沟道电阻进一步降低的效果。但是，存在电场集中在第2个第一导电型杂质区域7b，产生栅极泄露，或产生栅极绝缘膜的破坏的可能性。
另外，即使在将第2杂质浓度设定为低于主体区域4a的杂质浓度的情况下，通过将第2个第一导电型区域7b的浓度设定为1×1016cm-3～1×1017cm-3左右，从而能将沟道电阻降低一半。将在以下的实施例中对该特征详细进行说明。
如图1(d)所示，第2个第一导电型杂质区域7b的厚度d2(距离表面3a的深度)优选在沟道区域7a的厚度d1以下。
各单位单元U在第2个第一导电型杂质区域7b和相邻接的单位单元U的第2个第一导电型杂质区域7b之间，具有在漂移层3的表面区域形成的第3个第一导电型杂质区域7c。第3个第一导电型杂质区域7c的杂质浓度优选低于第2个第一导电型杂质区域7b的杂质浓度，并且在漂移层3的杂质浓度以上。
如图1(b)所示，第2个第一导电型杂质区域7b包围主体区域4a，除了主体区域4a的四角。换言之，第2个第一导电型杂质区域7b不设置在主体区域4a的四角。
按照与漂移层3的表面3a相接的方式设有栅极绝缘膜8a。栅极绝缘膜8a优选设置成：与MISFET101的至少成为沟道的区域相接，即，在第1个第一导电型杂质区域5与第2个第一导电型杂质区域7b之间，与漂移层3的表面3a相接。在设有沟道区域7a的情况下，栅极绝缘膜8a被设置成至少与沟道区域7a相接。在通过形成反转层而形成沟道的情况下，栅极绝缘膜8a被设置成至少与在漂移层3的表面3a露出的主体区域4a相接。在本实施方式中，栅极绝缘膜8a被设置成在沟道区域7a、第2个第一导电型杂质区域7b以及第3个第一导电型杂质区域7c上与这些区域相接。进而，也可以设置在第1个第一导电型杂质区域5的一部分上。
在栅极绝缘膜8a上设有栅电极8b。栅极绝缘膜8a例如由氧化硅构成，可以通过堆积氧化硅并进行图案化来形成，也可以通过对漂移层3的表面进行热氧化来形成。栅电极8b例如由多晶硅构成。
按照与第1个第一导电型杂质区域5以及接触区域4b电接合的方式设有欧姆电极(第1欧姆电极)6。若第一导电型为n型则欧姆电极6是源电极，若第一导电型为p型则欧姆电极6是漏电极。另外，在基板2的没有设置漂移层3一侧的面设有欧姆电极(第2欧姆电极)1。若第一导电型为n型则欧姆电极1是漏电极，若第一导电型为p型则欧姆电极1是源电极。欧姆电极6以及欧姆电极1例如由Ni合金构成，通过热处理，与第1个第一导电型杂质区域5以及接触区域4b、以及基板2进行欧姆接触。
按照覆盖栅电极8b的方式设置层间绝缘膜9，在层间绝缘膜9上按照欧姆电极6露出的方式形成接触部。欧姆电极6与源极布线10电连接。在源极布线10还连接其他单位单元的源电极9。
在如上述那样构成的MISFET101的各单位单元中，在向欧姆电极6与欧姆电极1间施加了规定的电压的状态下，若向栅电极8b施加阈值电压以上的偏置电压，则作为载流子的电子如图1(a)的虚线箭头所示，从欧姆电极6经由第1个第一导电型杂质区域5，在沟道区域7a的与栅极绝缘膜8a之间的界面附近移动。
由于设有第2个第一导电型杂质区域7b，所以借助从第2个第一导电型杂质区域7b提供的载流子，可以抑制因与主体区域4a的接触而在漂移层3中形成的耗尽层3d扩展。因此，如参照图10进行说明的那样，可以抑制沟道长延伸，电子能通过第2个第一导电型杂质区域7b向漂移层3流动。由此，沟道电阻被有效地降低。
另外，各单位单元U在第2个第一导电型杂质区域7b和相邻接的单位单元U的第2个第一导电型杂质区域7b之间，具有在漂移层3的表面区域形成的第3个第一导电型杂质区域7c。由于第3个第一导电型杂质区域7c的杂质浓度低于第2个第一导电型杂质区域7b的杂质浓度，所以在MISFET101处于截止状态时，从相邻接的主体区域4a分别向漂移层3延伸的耗尽层到达主体区域4a间的中间的点P的下方，所以抑制了被施加到欧姆电极1的电压向点P集中。因此，能抑制在MISFET处于截止状态时电场集中在第3个第一导电型杂质区域7c、漏极泄漏增大，另外，能抑制耐压降低。进而，能抑制由高漏极电场引起的栅极绝缘膜的泄露的增加或栅极绝缘膜破坏，也能抑制阈值电压的降低。由此，能实现MISFET可靠性的提高。
特别是，在第2个第一导电型杂质区域7b的厚度d2在沟道区域7a的厚度d1以下的情况下，第2个第一导电型杂质区域7b成为有效地抑制沟道长延伸所需的足够的大小。因此，在MISFET101处于截止状态时，第2个第一导电型杂质区域7b不会阻碍从主体区域4a延伸的耗尽层的形成，耗尽层容易向漂移层3大幅度地扩展。因此，MISFET101的截止状态下的耐压得到提高。
另外，由于将在主体区域4a设置的沟道区域7a、或者施加栅极电压施加时在主体区域4a形成的反转层用作沟道，所以与设置成为沟道的外延层的情况相比，能减少制造工序数，能更廉价地生产半导体装置。另外，影响半导体装置的阈值(Vth)的外延层的厚度以及杂质浓度取决于难以精密控制的外延结晶生长过程中的生长速度以及杂质的注入。因此，通过不设置外延层，从而排除了这些难以控制的因素，所以能够量产均匀、差别少的半导体装置。
MISFET101例如可以通过以下的方法制成。在以下的说明中，第一导电型为n型，第二导电型为p型。首先如图2(a)所示，例如准备相对于4H-SiC的(0001)面具有8°的倾斜角的SiC基板2。如图2(b)所示，在SiC基板2的主面上，通过热CVD等，形成漂移层3，该漂移层3由高电阻的SiC构成，该高电阻的SiC含有浓度低于SiC基板2的第一导电型杂质。SiC基板2也可以是面方位为8°以下的低倾斜角基板。漂移层3例如采用硅烷(SiH4)与丙烷(C3H8)作为原料气体，采用氢气(H2)作为载流子气体，采用氮气(N2)作为掺杂剂气体。在例如制造1000V耐压的MISFET的情况下，高电阻SiC层3的杂质浓度优选在1×1015cm-3以上1×1016cm-3以下，其厚度优选在10μm以上。
接着，如图2(c)所示，将主体区域用掩模50形成在漂移层3上。首先，在漂移层3上形成厚度为1.5μm、即使500℃以上的高温也维持形状的掩模件，通过光刻以及干式蚀刻，仅在形成主体区域4a的部分设置开口。掩模件可以使用氧化膜、多晶硅、氮化膜等。只要是不会在高温下变质的材料，也可以使用其他材料。主体区域用掩模50的厚度取决于离子注入的注入能量，关于注入的内容，只要是不穿过主体区域用掩模50的厚度即可。之后，如图2(d)所示，为了降低注入缺陷，在将基板温度保持在400℃以上、600℃以下的状态下，将铝或者硼等的第二导电型杂质72注入漂移层3。这是通过如图3(a)所示对基板2以及漂移层3垂直注入离子而进行的。主体区域4a中的第二导电型杂质的浓度通常在1×1017cm-3以上、1×1018cm-3以下，主体区域4a的深度被设计成不产生穿通。例如，在以30keV、5×1011cm-3，70keV、1.5×1012cm-3以及20keV、3×1012cm-3的条件下将Al注入漂移层3，从而使距离主体区域3的表面的深度20nm以内的区域为3×1017cm-3左右的杂质浓度。进而，为了维持1500V以上的耐压，例如以500keV、6×1013cm-3进行注入，按照0.55μm的深部处的浓度为3×1018cm-3的方式进行注入。由此，主体区域4a被形成在漂移层3内。
接着如图2(e)所示，通过采用第一导电型杂质71倾斜地进行离子注入，从而在漂移层3中，在主体区域用掩模50的下方的一部分形成第2个第一导电型杂质区域7b。此时，为了减少注入缺陷，优选将基板温度保持在400℃以上600℃以下来进行注入。如图3(b)所示，关于用来规定主体区域用掩模50的开口形状的多个边、例如构成四边形的4个边的每一个边，在垂直于该边的面内，从相对于基板2的垂直方向以规定的角度倾斜的方向将杂质离子注入漂移层3。例如，作为杂质离子，以1017cm-3以上、1018cm-3以下的浓度注入氮离子。注入深度大约在0.1μm以上、0.3μm以下。如图3(b)所示，在主体区域用掩模50的开口为四边形的情况下，按照在单位单元的主体区域用掩模50的4边的下方形成第2个第一导电型杂质区域7b的方式，使基板2每次旋转90度，进行4次注入。由此，如图1(b)所示，在除了主体区域4a四角的外侧区域形成了第2个第一导电型杂质区域7a。若主体区域用掩模50的开口形状为8边形，则使基板2每次旋转45度，进行8次注入。
或者，也可以一边使基板2绕垂直于基板2的轴连续地旋转，一边如图3(c)所示，从相对于基板2以及漂移层3的垂直方向倾斜的方向将杂质注入漂移层3。在该情况下，能够制作如图4所示具备连续地包围主体区域4a的周围整体的第2个第一导电型杂质区域7b的MISFET101′。
如上所述，在注入中优选将基板温度保持在高温，但也考虑根据加热基板的方式，一边加热基板一边使基板连续旋转是困难的。此时，也可以一边从相对于基板2以及漂移层3的垂直方向倾斜的方向将杂质注入漂移层3，一边使基板2阶段性地旋转。更具体地说，相对于杂质离子的照射方向，按照法线不平行的方式来支撑基板2，在将第一导电型杂质注入基板2的漂移层3后，以法线为轴使上述基板旋转θ＝360°/n(n为2以上的整数)。之后，将第一导电型杂质注入漂移层3，以法线为轴使基板2旋转θ＝360°/n(n为2以上的整数)。通过这样进行n次注入，使基板2旋转(n-1)次，从而在漂移层3中的主体区域用掩模50的下方的一部分形成第2个第一导电型杂质区域7b。也可以进行比n次更多次数的注入，使基板旋转比(n-1)更多次。
接着，如图2(f)所示，从垂直于漂移层3的方向进行使用了第一导电型杂质71的离子注入，在漂移层3形成杂质区域，该杂质区域包括第2杂质区域7a和成为第1个第一导电型杂质区域5的区域。作为注入的内容可以使用氮气，通过以30keV的注入能量以及1011cm-2以上1012cm-2以下的剂量进行注入，从而能将阈值电压控制在3V以上6V以下。注入的内容除了氮气以外，还可以使用磷、锑等的第一导电型的杂质。在该情况下，优选设计成具有与氮气相同的杂质特性。
通过像这样采用主体区域用掩模50，自匹配地(self align)进行用于阈值电压控制的注入，从而不会将注入内容注入到第3个第一导电型杂质区域7c。因此，能抑制在MISFET处于截止状态时，电场集中在第3个第一导电型杂质区域7c而导致漏极泄漏增大，另外，能抑制耐压降低。进而，能抑制由高漏极电场引起的栅极绝缘膜的泄露的增加或栅极绝缘膜破坏，能抑制阈值电压的降低。
接下来，形成第1个第一导电型杂质区域5用掩模。如图2(g)所示，在漂移层3的整个面堆积掩模52，进行光刻。此时，在后续工序中形成接触区域4b的部分形成抗蚀剂掩模53。如图2(h)所示，通过采用抗蚀剂掩模53，对掩模52进行干式蚀刻，从而仅在成为第1个第一导电型杂质区域5的部分设置开口。此时，通过各向异性蚀刻，在主体区域用掩模50的侧壁形成侧壁，从而能自匹配地(self align)规定栅极长度。由此，能制作沟道长Lg大约在0.5μm以上1μm以下的具有微小栅极长度的晶体管。
如图2(i)所示，除去抗蚀剂掩模53，如图2(j)所示，使用主体区域用掩模50以及掩模52向漂移层3注入第一导电型杂质71，由此形成第1个第一导电型杂质区域5。第1个第一导电型杂质区域5的杂质浓度按照电极形成时形成欧姆接触的方式被设定在1×1019cm-3以上1×1020cm-3以下。
接下来，如图2(k)所示，除去主体区域用掩模50以及掩模52，形成用来规定接触区域4b的掩模53，如图2(l)所示，使用掩模53将铝等的第二导电型杂质72注入漂移层3，由此形成第二导电型的接触区域4b。接触区域4b的杂质浓度按照电极形成时形成欧姆接触的方式被设定为1×1020cm-3左右。注入后，除去掩模53。
在除去了掩模53后，为了使注入到漂移层3的杂质活性化，在氩气等的惰性气体的环境气中，在1700℃下，保持基板30分钟，实施活化退火。此时，漂移层3上产生大约高度10nm以上100nm以下的微小阶差，表面粗糙度变大，表面的平滑性恶化。因此，为了防止表面平坦性的恶化，优选用DLC(类金刚石碳)等耐高温的材料覆盖漂移层3的表面，进行热处理。由此，能将表面的粗糙度抑制在大约1nm以上10nm以下。
在活化退火后，除去DLC。此后，优选加入实施牺牲氧化，提高栅极氧化工序前的基板上的清洁度的工序。
接下来，如图5(a)所示，实施栅极氧化工序前的清洗(通常的RCA清洗)，将漂移层3的表面氧化，由此形成栅极绝缘膜8a。栅极绝缘膜8a例如可以通过特开2005-136386号公报中所示的方法形成。栅极绝缘膜8a的厚度由栅极驱动电路的动作电压决定。若考虑栅极绝缘膜8a的可靠性，则在栅极绝缘膜8a由SiO2构成情况下，标准的是以3MV/cm左右的电场进行设计。因此，在栅极动作电压为20V时，栅极绝缘膜8a的厚度为70nm左右。
接着如图5(b)所示，在栅极绝缘膜8a上形成栅电极8b。栅电极8b是通过对高浓度堆积了第一导电型的杂质(磷或锑)的多晶硅膜进行堆积，进行图案化而形成的。多晶硅膜也可以是含有高浓度的第二导电型的杂质的膜。栅电极8b一般包含7×1020cm-3左右的磷作为杂质。厚度为500nm左右即可。所形成的栅电极8b进行用于活化的PS氧化。例如在900℃、干燥氧环境下，以生成50nm以上100nm以下的氧化膜的条件进行热处理，从而能实现可靠性高的栅极。
之后，如图5(c)所示，形成PSG膜等的层间绝缘膜9，如图5(d)所示，将接触区域开口。层间绝缘膜也可以使用由HTO或等离子体CVD等堆积的氧化膜。
如图5(e)所示，作为欧姆电极(源电极)6的电极材料，堆积Ti膜或者Ni膜，进行图案化。之后，为了形成欧姆接触，在大约900℃以上1000℃以下的温度下进行热处理。接触电阻在10-5Ωcm2程度以下。之后如图5(f)所示，堆积Al膜，进行图案化，由此形成连接各单位单元的欧姆电极6的源极布线10。最后，如图5(g)所示，将Ti膜或Ni膜堆积在基板2的没有形成漂移层3的面(背面)，通过在大约900℃以上1000℃以下进行热处理，由此欧姆电极(漏电极)1。这样完成双重注入型MISFET。
此外，在本实施方式中，第3个第一导电型杂质区域7c的杂质浓度与漂移层3的杂质浓度相同。在使第3个第一导电型杂质区域7c的杂质浓度高于漂移层3的杂质浓度的情况下，在MISFET101处于截止状态，并且保持着漏极电压的状态下，优选按照能确保相邻接的单元的第二导电型主体区域4a间的中间点处的栅极氧化膜的可靠性的方式来决定第3个第一导电型杂质区域7c的杂质浓度。
为了使第3个第一导电型杂质区域7c的杂质浓度高于漂移层3的杂质浓度，例如如图2(b)所示，只要在将漂移层3形成在SiC基板2上后，通过离子注入，在漂移层3的表面附近，形成厚度与第3个第一导电型杂质区域7c相等的n型杂质层即可。或者，也可以在使漂移层3生长时，在生长时间的结束期间提高杂质浓度，在漂移层3的表面附近，形成厚度与第3个第一导电型杂质区域7c相等的n型杂质层。
(第2实施方式)
以下，对本发明的半导体装置的第2实施方式进行说明。图6(a)表示双重注入型的MISFET102的一部分的剖面结构，图6(b)表示MISFET102的漂移层3的俯视图。图6(a)表示图6(b)中的6A-6A线处的剖面结构。在图6(b)中，由1A-1A线表示的剖面的结构与第1实施方式相同。与第1实施方式同样，MISFET102包含多个单位单元U，在漂移层3上，各单位单元U具有四边形，四边形被配置为锯齿状。
如图6(a)以及(b)所示，与第1实施方式的不同之处在于：MISFET102在漂移层3中，在与第3个第一导电型杂质区域7c相邻接并且包含单位单元U的顶点的位置，还具备第4个第一导电型杂质区域31。第4个第一导电型杂质区域31的杂质浓度被设定为低于第3个第一导电型杂质区域7c的杂质浓度。第4个第一导电型杂质区域31的杂质浓度也可以被设定为与漂移层3的杂质浓度相同，也可以高于漂移层3的杂质浓度。
如图6(b)所示，相邻接的2个单位单元U的主体区域4a间的距离，与通过边与邻接单位单元U相接的位置(1A-1A线的位置)相比，在通过单位单元U的顶点的位置(6A-6A线的位置)较长。因此，在MISFET102处于截止状态，并且处于被施加了漏极电压的状态时，在通过边与邻接单位单元U相接的位置，即使按照漂移层3完全耗尽的方式设定第3个第一导电型杂质区域7c的杂质浓度，来自主体区域4a的耗尽层也不会到达作为单位单元U的顶点的点Q附近。因此，存在在点Q产生电场的集中的可能性。
因此，在本实施方式中，将第4个第一导电型杂质区域31的杂质浓度设定为小于第3个第一导电型杂质区域7c。由此，在通过作为单位单元U顶点的点Q的位置(6A-6A线的位置)，即使相邻接的2个单位单元U的主体区域4a间的距离变长，在通过边与邻接单位单元U相接的位置漂移层3耗尽时，在作为单位单元U的顶点的点Q附近也能使漂移层3耗尽。由此，能抑制MISFET102处于截止状态，并且处于被施加了漏极电压的状态时点Q处的电场集中。其结果，能抑制截止状态下的漏极泄漏的增大，另外，能抑制引起耐压的降低。进而，也能抑制由高漏极电场引起的栅极绝缘膜泄露的增加或栅极绝缘膜的破坏，也能抑制阈值电压的降低。
MISFET102除了第4个第一导电型杂质区域31的形成之外，能通过与第1实施方式的MISFET101相同的方法来制造。
例如，首先，通过与MISFET101的制造相同的方法，如图2(b)所示，将漂移层3形成在基板2之上。
在将第4个第一导电型杂质区域31的杂质浓度设定为与漂移层3的杂质浓度相同的情况下，在漂移层3上形成用来规定第3个第一导电型杂质区域7c的掩模，通过利用该掩模将第一导电型的杂质注入漂移层3，由此形成第3个第一导电型杂质区域7c。由此，在从漂移层3的表面3a观察的单位单元U的顶点的位置，第4个第一导电型杂质区域31被划定在漂移层3内。
另外，在将第4个第一导电型杂质区域31的杂质浓度设定为高于漂移层3的杂质浓度的情况下，在漂移层3上形成掩模，该掩模用来规定将第3个第一导电型杂质区域7c与第4杂质区域31合起来的区域，使用该掩模将第一导电型的杂质注入漂移层3。之后，除去掩模，在漂移层3上形成仅规定第3个第一导电型杂质区域7c的掩模，使用该掩模将第一导电型的杂质注入漂移层3。由此，在漂移层3内形成第一导电型的杂质浓度比漂移层3高的第4个第一导电型杂质区域31、第一导电型的杂质浓度比第4个第一导电型杂质区域31高的第3个第一导电型杂质区域7c。以下，能够通过采用与第1实施方式的MISFET101相同的步骤来制造MISFET102。
此外，在MISFET101的制造工序中，如图2(l)所示，在主体区域4a中形成了接触层4b后，如上所述也可以在漂移层3中形成第3个第一导电型杂质区域7c以及第4杂质区域31。
(实验例)
以下，对在第1实施方式的MISFET101中，使第2个第一导电型杂质区域7b以及主体区域4a的杂质浓度变化的情况下对沟道电阻的影响进行了实验的结果进行说明。
如图7所示，将单位单元的大小设为Xcell，将在单位单元的排列方向上相邻接的2个单位单元的第1n型杂质区域5间的距离以及第2n型杂质区域7a间的距离分别设为a+2Lg、a。单位单元的排列方向上的第2n型杂质区域7a的宽度用成为沟道长度的Lg表示。表1表示用于计算的值。
[表1]
 项目  记号   单位   值
 单位单元尺寸  Xcell   μm   9.6
 主体区域4a的间隔  a   μm   3
 第1个第一导电型杂质区域5的间隔  a+2Lg   μm   4
 主体区域4a的杂质浓度  Na   cm-3   -
 第2个第一导电型杂质区域7b的杂质浓度  Next   cm-3   -
图8表示计算使主体区域4a的杂质浓度Na与第2个第一导电型杂质区域7b的杂质浓度Next变化时的沟道电阻Rch[mΩcm2]的大小而得到的结果。在实效沟道迁移率为39.3cm2/Vs时计算沟道电阻Rch。该值是采用具有通过对漂移层的表面进行氧化而形成氧化硅膜，之后进一步进行氮化而得到的栅极绝缘膜的沟道而求出的值。即使采用基于其他绝缘膜的实效沟道迁移率也能得到相同的结果。MISFET101的阈值是7V，在对栅极施加20V的电压的状态下求出沟道电阻Rch。动作温度设为200℃。
根据图8可知，不管主体区域4a的杂质浓度如何，只要第2个第一导电型杂质区域的杂质浓度变高，则沟道电阻Rch就变小，收敛于0.9mΩcm2。该值是不产生因耗尽层的形成带来的沟道长度的伸展的、基于本来的沟道长Lg＝0.5μm的沟道电阻值。
与此相对，只要第2个第一导电型杂质区域7b的杂质浓度Next在漂移层3的程度、即5×1015cm-3～1×1016cm-3的范围，并且主体区域4a的杂质浓度Na在1×1017cm-3以上，则沟道电阻Rch为1.8mΩcm2以上，变为本来的沟道电阻的倍数以上的值。
由此可知，为了大幅减少沟道电阻，优选将第2个第一导电型杂质区域7b的杂质浓度设定在1×1016cm-3以上。
从降低沟道电阻的观点出发，优选第2个第一导电型杂质区域7b的杂质浓度Next越高越好。但是，若将杂质浓度Next设定在1018cm-3以上，则在对漏极施加高电压时，对第2个第一导电型杂质区域7b施加高电场。在该情况下，对于截止特性不利，成为引起耐压降低、漏电流增加的原因。另外，在截止状态下，为了降低成为最高电场的图1中的点P处的栅极氧化膜的电场强度，第2个第一导电型杂质区域7b的杂质浓度Next优选在1017cm-3以下。根据图8可知，即使在将杂质浓度Next设定为1017cm-3～1018cm-3的程度，沟道电阻的增加也不怎么变大。因此，能实现不仅减少沟道电阻而且提高MISFET的截止状态下的特性的被认为现有技术中难以兼得的特性的改善。
接下来，对从相邻接的单元方向上的主体区域4a向第2个第一导电型杂质区域7b侧延伸的耗尽层宽度以及第2个第一导电型杂质区域7b的优选宽度进行说明。在表2以及表3中表示：作为典型的实施方式，在主体区域4a的浓度Na为1×1017cm-3以及1×1018cm-3的情况下，改变第2个第一导电型杂质区域7b的杂质浓度Next来计算向第2个第一导电型杂质区域7b侧延伸的耗尽层宽度而得到的结果。
[表2]
  Next(cm-3)   耗尽层宽度(μm)
  1×1016   0.62
  1×1017   0.15
  1×1018   0.019
  1×1019   0.0021
[表3]
  Next(cm-3)   耗尽层宽度(μm)
  1×1016   0.65
  1×1017   0.20
  1×1018   0.036
  1×1019   0.0062
只要相邻接的单元方向上的第2个第一导电型杂质区域7b的宽度(从主体区域4a端开始的长度)在该耗尽层宽度以上，第2个第一导电型杂质区域7b就有助于沟道电阻减少。如表2以及表3所示，在主体区域4a的杂质浓度Na为1×1017cm-3、1×1018cm-3第2个第一导电型杂质区域7b的杂质浓度Next都为1×1016cm-3的情况下，向第2个第一导电型杂质区域7b内扩展的耗尽层在0.6μm以上。因此，在沟道长(Lg)为0.5μm的情况下，总计的沟道电阻成为本来的沟道电阻的2倍以上的值。其结果如图8所示，在主体区域4a的杂质浓度Na为1×1017cm-3或者1×1018cm-3，第2个第一导电型杂质区域7b的杂质浓度Next为1×1016cm-3的情况下，与沟道电阻Rch在1.8mΩcm2以上，成为本来的沟道电阻的倍数以上的值的情况完全一致。
并不限于主体区域4a和第2个第一导电型杂质区域7b相接。但是，即使在它们不相接的情况下，从主体区域4a向第2个第一导电型杂质区域7b内延伸的耗尽层由第2个第一导电型杂质区域7b的杂质浓度Next决定，表3所示的关系成立。因此，在设计半导体装置时，优选第2个第一导电型杂质区域7b的相邻接的单元方向上的宽度在从主体区域4a将第2个第一导电型杂质区域耗尽的程度的长度以上，按照其长度小于沟道长的方式提高第2个第一导电型杂质区域7b的杂质浓度。
根据表2以及表3可知，第2个第一导电型杂质区域7b的杂质浓度越高，耗尽层宽度越窄，通过设置具有与耗尽层的宽度相同程度以上的宽度的第2个第一导电型杂质区域7b，从而实现了沟道电阻的减少。例如，在主体区域4a的杂质浓度Na为1×1017cm-3，第2个第一导电型杂质区域7b的杂质浓度Next为1×1019cm-3的情况下，向第2个第一导电型杂质区域7b内延伸的耗尽层宽度为0.002μm左右。如上所述，由于存在第2个第一导电型杂质区域7b的杂质浓度Next较高的情况、对半导体装置的截止特性带来不好的影响的情况，所以优选不将第2个第一导电型杂质区域7b的宽度增大到必要以上。即，第2个第一导电型杂质区域7b的宽度优选与向第2个第一导电型杂质区域7b内延伸的耗尽层宽度相同程度。但是，在该情况下，事实上以宽度0.002μm左右形成第2个第一导电型杂质区域7b是困难的。
由此，在通过离子注入形成第2个第一导电型杂质区域7b的情况下，第2个第一导电型杂质区域7b的宽度优选0.01μm～0.1μm，在该情况下，第2个第一导电型杂质区域7b的杂质浓度Next优选1×1017cm-3～1×1018cm-3的程度。
另外，若第2个第一导电型杂质区域7b的杂质浓度变为高浓度，则在第2个第一导电型杂质区域7b与主体区域4a之间产生的PN结界面产生很大的电场，所以存在有损半导体装置的可靠性的情况。为了避免此情况发生，第2个第一导电型杂质区域7b的杂质浓度优选在1×1016cm-3以上1×1018cm-3以下，更优选在1×1016cm-3以上1×1017cm-3以下。
根据上述可知，第2个第一导电型杂质区域7b的杂质浓度优选在1×1016cm-3以上1×1019cm-3以下，进一步优选在1×1016cm-3以上1×1018cm-3，更优选在1×1016cm-3以上1×1017cm-3以下。
工业实用性
本发明适当地用于采用了功率MISFET以及功率MISFET的各种控制装置或驱动装置。
符号说明：
1    欧姆电极
2    基板
3    漂移层
3d   向漂移层延伸的耗尽层
4a   主体区域
4b    接触层
5     第1个第一导电型杂质区域
6     欧姆电极
7a    沟道区域
7b    第2个第一导电型杂质区域
7c    第3个第一导电型杂质区域
8a    栅极绝缘膜
8b    栅电极
9     层间绝缘膜
10    源极布线
31    第4个第一导电型杂质区域
50    主体区域用掩模
52、53掩模

Claims (15)

1.一种半导体装置，包括至少一维配置的多个单位单元，其中，
各单位单元包括：
基板，其由第一导电型的宽带隙半导体构成；
漂移层，其形成在上述基板上，由上述第一导电型的宽带隙半导体构成；
第二导电型的主体区域，其设置在上述漂移层内；
第1个第一导电型杂质区域，其设置在上述主体区域内；
第2个第一导电型杂质区域，其与上述主体区域相邻接地形成在上述漂移层的表面区域；
第3个第一导电型杂质区域，其在上述第2个第一导电型杂质区域和相邻接的单位单元的第2个第一导电型杂质区域之间，按照与上述第2个第一导电型杂质区域相接的方式，形成在上述漂移层的表面区域；
栅极绝缘膜，其至少在上述第1个第一导电型杂质区域与上述第2个第一导电型杂质区域之间，被形成为与上述漂移层的表面相接；
栅电极，其形成在上述栅极绝缘膜上；
第1欧姆电极，其与上述第1个第一导电型杂质区域电连接；和
第2欧姆电极，其与上述基板的形成有上述漂移层的面相反一侧的面电连接，
上述第3个第一导电型杂质区域的杂质浓度低于上述第2个第一导电型杂质区域的杂质浓度，并且在上述漂移层的杂质浓度以上。
2.根据权利要求1所述的半导体装置，其中，
还具备按照与上述栅极绝缘膜相接的方式设置在上述主体区域的表面区域的第一导电型的沟道区域，该主体区域跨过上述第1个第一导电型杂质区域和上述漂移层，
上述沟道区域的杂质浓度是上述第1个第一导电型杂质区域的杂质浓度及上述第2个第一导电型杂质区域的杂质浓度之间的值。
3.根据权利要求2所述的半导体装置，其中，
上述第2个第一导电型杂质区域的厚度在上述沟道区域的厚度以下。
4.根据权利要求1所述的半导体装置，其中，
在从上述漂移层的表面侧观察上述各单位单元的情况下，在上述单位单元的排列方向上，上述第2个第一导电型杂质区域的宽度在从主体区域将第2个第一导电型杂质区域耗尽的程度的长度以上。
5.根据权利要求4所述的半导体装置，其中，
还具备在上述漂移层中与上述第3个第一导电型杂质区域相邻接、并且在从上述漂移层的表面侧观察包括上述单位单元的顶点的位置形成的第4个第一导电型杂质区域，
上述第4个第一导电型杂质区域的杂质浓度低于上述第2个第一导电型杂质区域的杂质浓度。
6.根据权利要求1所述的半导体装置，其中，
在从上述漂移层的表面侧观察上述各单位单元的情况下，上述主体区域具有四边形，上述第2个第一导电型杂质区域没有设置在上述主体区域的四边形的角。
7.根据权利要求1所述的半导体装置，其中，
在从上述漂移层的表面侧观察上述各单位单元的情况下，上述第2个第一导电型杂质区域连续地包围上述主体区域。
8.根据权利要求1所述的半导体装置，其中，
上述第2个第一导电型杂质区域的杂质浓度高于上述主体区域的杂质浓度。
9.根据权利要求8所述的半导体装置，其中，
上述第2个第一导电型杂质区域中的杂质浓度在1×1016cm-3以上、1×1019cm-3以下。
10.根据权利要求8所述的半导体装置，其中，
上述第2个第一导电型杂质区域中的杂质浓度在1×1016cm-3以上、1×1018cm-3以下。
11.根据权利要求8所述的半导体装置，其中，
上述第2个第一导电型杂质区域中的杂质浓度在1×1016cm-3以上、1×1017cm-3以下。
12.根据权利要求8所述的半导体装置，其中，
上述第2个第一导电型杂质区域的宽度在0.01μm以上、0.1μm以下，上述第2个第一导电型杂质区域中的杂质浓度在1×1017cm-3以上、1×1018cm-3以下。
13.一种半导体装置的制造方法，其中包括：
准备由第一导电型的宽带隙半导体构成的基板的工序(A)，该基板设有由第一导电型的宽带隙半导体构成的漂移层；
将主体区域用掩模形成在上述漂移层上的工序(B)；
使用上述主体区域用掩模注入第二导电型杂质，由此在上述漂移层中形成第二导电型的主体区域的工序(C)；
使用上述主体区域用掩模，从相对于上述基板垂直的方向以及相对于上述垂直方向倾斜的方向注入第一导电型杂质，由此在上述漂移层中形成包括沟道区域的杂质区域，并在上述漂移层中的上述主体区域用掩模的下方的一部分形成第2个第一导电型杂质区域的工序(D)；
相对于上述主体区域用掩模自匹配地将第1个第一导电型杂质区域用掩模形成在上述漂移层上的工序(E)；
使用上述第1个第一导电型杂质区域用掩模注入第一导电型杂质，由此在上述漂移层中形成上述第1个第一导电型杂质区域，划定上述沟道区域的工序(F)；
除去上述第1个第一导电型杂质区域用掩模以及上述主体区域用掩模的工序(G)；
对上述漂移层实施活化退火处理的工序(H)；
在上述第1个第一导电型杂质区域以及上述第2个第一导电型杂质区域的表面形成栅极绝缘膜的工序(I)；
在上述栅极绝缘膜上形成栅电极的工序(J)；和
按照与上述第1个第一导电型杂质区域以及上述基板的形成有上述漂移层的面相反一侧的面相接的方式分别形成欧姆电极的工序(K)。
14.根据权利要求13所述的半导体装置的制造方法，其中，
上述工序(D)包括：
关于用来规定上述主体区域用掩模的开口形状的多个边的每一个边，在垂直于该边的面内，通过从相对于与上述基板垂直的方向以规定的角度倾斜的方向将上述第一导电型杂质注入上述漂移层，从而在上述漂移层中的上述主体区域用掩模的下方的一部分形成上述第2个第一导电型杂质区域的工序；和
通过从垂直于上述基板的方向注入第一导电型杂质，从而在上述漂移层中形成包括沟道区域的杂质区域的工序。
15.根据权利要求13所述的半导体装置的制造方法，其中，
上述工序(D)包括：
通过一边使上述基板绕垂直于上述基板的轴连续旋转，一边从相对于与上述基板垂直的方向以规定的角度倾斜的方向将上述第一导电型杂质注入上述漂移层，由此在上述漂移层中的上述主体区域用掩模的下方的一部分形成上述第2个第一导电型杂质区域的工序；和
通过从相对于上述基板垂直的方向以及相对于上述垂直方向倾斜的方向注入第一导电型杂质，由此在上述漂移层中形成包括沟道区域的杂质区域的工序。
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