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CN102969020A - 一种有多个规格等级可以选择的记忆体及其操作方法 - Google Patents

一种有多个规格等级可以选择的记忆体及其操作方法 Download PDF

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CN102969020A CN2012104735633A CN201210473563A CN102969020A CN 102969020 A CN102969020 A CN 102969020A CN 2012104735633 A CN2012104735633 A CN 2012104735633A CN 201210473563 A CN201210473563 A CN 201210473563A CN 102969020 A CN102969020 A CN 102969020A
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WUXI LAIYAN MICROELECTRONICS CO Ltd
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Abstract

本发明涉及一种有多个规格等级可以选择的记忆体及其操作方法，若干存储比特单元及存储比特相对应的控制单元，存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元组成。控制不同规格等级记忆体的选择器单元输出选择器的信号来选不同规格等级记忆体。存储比特的位线WL控制单元接到同规格等级记忆体的选择器单元输出选择器的信号来控制不同规格等级时所需的位线WL；可以一次控制相对应的一条WL位线，或同时控制对应的二条WL位线，或同时控制相对应的多条WL位线来达到不同规格等级记忆体的选择。本发明结构紧凑，减少产品到市场的时间，能降低芯片的使用成本，适用范围广。

Description

一种有多个规格等级可以选择的记忆体及其操作方法
技术领域
本发明涉及一种记忆体及其制备方法，利用备份原理，在同一芯片中复制记忆体细胞，从而大大提升芯片的可靠性，降低文件损坏风险。此发明属于集成电路的技术领域。 
背景技术
在电子工业界，针对军用、商用和民用的产品规格的不同要求显著不同。军用仪器一般在极端环境下长时间作业，对产品的可靠性要求极高。而民用产品如手机、电脑等更新换代极快，因此对其电子元件的特性，如可擦写次数，错误率，使用寿命等，要求相对较低。 
针对不同的规格要求，记忆体生产商往往需要设计、筹划相对应的生产程序和生产线，从而导致成本飙升。本发明的目的在于设计一款能同时应用在军用、商用和民用的记忆体，提升现有设计重复使用率，降低产品成本。 
在芯片业界，通常的规格是： 
1.民用电子产品：规格要求比较低，在0~55摄氏度的工作环境下需达到5~10年的产品寿命。对容量要求高， 用于储存大型系统软件， 多媒体文件等等；
2. 工业用电子产品：规格要求就高很多，在 -40~125摄氏度的工作环境下需达到10~20年的产品寿命；
3. 军工产品和汽车工业电子产品：规格要求近乎严苛，在 -55~175摄氏度的工作环境下需达到20年以上的产品寿命。
每种规格都有自己相应的制备过程。 
本发明的目的是克服现有技术中存在的不足，降低芯片成本，并且安全可靠。一块芯片的成本包含：1）芯片产品的设计费用，2）光罩的费用（一次性的），3）硅片的费用，4）营运成本。同一种产品，如2GB的记忆体芯片，在面对不同的军用和民用客户时，由于制备步骤不同，芯片都会被要求重新设计。因此，尽管记忆容量一样，但记忆体生产商仍需要使用不同的设计图纸和生产线，重复以上的所有四个步骤。其结果就是，产品从重新设计到交货的时间延长，同时造成效率低下，资源浪费。应用了本发明之后，以同样规格制造的2GB芯片可同时出售给民用或军用客户。 
本发明的另一大作用是为新研发芯片提供可靠的测试平台。芯片制备工艺日新月异，在产品试样品中使用本发明可以确保芯片在不成熟的工艺中运行，设计团队可以做冗余线路的调试，而不必等工艺团队调试完成才开始做。双管齐下，这样也缩短了产品从开始设计到成品销售所需的时间。 
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种降低芯片成本和减少产品到市场的时间的非挥发性记忆体及其制备方法，其结构紧凑，降低芯片成本，安全可靠。 
按照本发明提供的技术方案，所述一种有多个规格等级可以选择的记忆体，包括若干存储比特单元及存储比特相对应的控制单元，存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元。所述存储比特单元包括控制极端、源极端及漏极端；若干存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列存储比特单元的漏极端相互连接后与对应的BL位线端相连接，列存储群组内对应的BL位线端通过多路选择器与检测放大器相连，放大并转换成数字信号输出。 
所述存储比特的位线WL控制单元，可以选择性同时控制一条，二条或多条的WL位线来进行控制读取存储比特单元的信号。所述存储比特的位线WL控制单元，直接和存储比特单元的WL位线相连结。所述一个控制不同规格等级记忆体的选择器单元直接连结和控制存储比特的位线WL控制单元，来实现控制不同规格等级记忆体。所述一个控制不同规格等级记忆体的选择器可以是一种激光熔丝（fuse），也可以是一种小容量的非挥发性嵌入式记忆体来达到选择功能。 
一种有多个规格等级可以选择的记忆体的操作方法，包括存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元；行存储群组及列存储群组，行存储群组及列存储群组内均包括若干存储比特单元；行存储群组内每行存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端通过多路选择器与检测放大器相连，对行存储群组与列存储群组内存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作； 
当控制不同规格等级记忆体的选择器单元输出控制不同规格等级记忆体的控制信号给存储比特的位线WL控制单元。所述控制信号是控制不同规格等级的记忆体；所述控制信号是指一次控制一条位线WL，一次控制二条位线WL或一次控制多条位线WL。
将第二操作偏压始终加载于SL位线端上；选取行存储群组与列存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的一条WL位线端上，或将第一操作偏压同时加载于对应的二条WL位线端上，或或将第一操作偏压同时加载于对应的多条WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上； 
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，使得选中的BL位线端与WL位线端交叉确定的存储比特单元达所需的电压，且第二操作偏压、第三操作偏压与第五操作偏压对应配合，使得行存储群组与列存储群组内其余存储比特单元的电压与所需的电压不匹配时，以能向所述交叉确定的存储比特单元内写入所需的数据，实现对存储器架构的数据写入操作；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以能测定流过所述交叉确定的快闪存储比特单元的电流值，同时，第二操作偏压、第三操作偏压与第五操作偏压对应配合，关断行存储群组与列存储群组内其余存储比特单元的电流输出，以能读取所述交叉确定的快闪存储比特单元的存储状态，实现对快闪存储器架构的数据读取操作；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以使得与第一操作偏压相连的存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配，且第三操作偏压与第四操作偏压对应配合，使得与第三操作偏压相连的存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时，以能存储与第一操作偏压相连对应的行存储群组，实现对存储器架构的数据擦除操作。
当对行存储群组与列存储群组交叉确定的快闪存储比特单元读取时，第一操作偏压为5V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为1V，第五操作偏压为0V或浮置。 
当对行存储群组与列存储群组交叉确定的快闪存储比特单元写入时，第一操作偏压为9V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为5V，第五操作偏压为0V。 
当对行存储群组与列存储群组交叉确定的快闪存储比特单元擦除时，第一操作偏压为-9V，第二操作偏压为9V，第三操作偏压为0V，第四操作偏压及第五操作偏压均为浮置。 
所述存储比特单元为电子隧穿氧化层快闪存储器。 
本发明的优点：包括若干存储比特单元及存储比特相对应的控制单元，存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元。控制不同规格等级记忆体的选择器单元输出选择器的信号来选不同规格等级记忆体。存储比特的位线WL控制单元接到同规格等级记忆体的选择器单元输出选择器的信号来控制不同规格等级时所需的位线WL；可以一次控制相对应的一条WL位线，或同时控制对应的二条WL位线，或同时控制相对应的多条WL位线来达到不同规格等级记忆体的选择。这样一个不同规格等级记忆体可以同时用在不同规格等级的系统上。这样记忆体的使用成本降底和减少产品到市场的时间，适用范围广。 
附图说明
图1为本发明的有多个规格等级可以选择的记忆体的结构示意图。 
图2为本发明的行存储群组与列存储群若干存储比特单元示意图。 
图3为本发明的多路转换器（MUX）。 
图4为本发明的多路转换器（MUX）的逻辑简图。 
图5为本发明的MUX和一块具体的32x32记忆模块组合到一起，形成一个逻辑模块。 
附图标记说明：200-一种有多个规格等级可以选择的记忆体、201-个控制不同规格等级记忆体的选择器单元、202-相对应的控制单元、203-若干存储比特单元及存储比特、202a-一个多路转换器（MUX）、202b-多路转换器（MUX）的逻辑简图。 
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。 
对于记忆体的产品，用一个记忆体的单个比特做出来的产品，通长规格一条位线（word-line）通常控制一个比特的活动，如图（1）所示。一般来讲一个数字控制信号只可以控制‘开’或‘关’两种情形。本发明的最基本原理是发出一个控制信号，灵活地根据客户要求，随时可调控一条或多条位线word-line。这个控制信号以多路转换器（MUX）实现。这就是一个控制信号的延申。这里举个实例，以控制一条word line 和控制二条word line来解释。 
假设控制信号是0的时候，芯片里每个时钟段只能有一条word line 被打开或控制，那时每个记忆细胞中只有一个单位比特在工作。当控制信号是1的时候，同时有二条word line 被打开或控制，等于每个记忆细胞有二个单位比特在工作。这样二个单位比特作同样事情，就有了百分之一百的冗余（redundancy）的效果。就算其中一个比特坏掉了，但因还有一个比特正常工作，存储的内容并未遭到破坏。这便大大提高了芯片的可靠性（reliability）。 
当每个记忆细胞只有一个工作单位比特时，只能负四十摄氏度到八十五摄氏度之间运行，方能保证记忆块出错率低于千分之一。当工作环境变成商用（负四十摄氏度到一百二十五摄氏度），或是军工和汽车工（负四十摄氏度到一百五十摄氏度）时，芯片的出错率便大大提升，几乎达到百分之五，使大量文件损坏而无法被读出。在这种情况下，本发明使用用两个单位比特做相同应用，就有了百分之一百的冗余（redundancy）。虽然芯片单个逻辑门出错率依旧，但同一记忆细胞中所有比特（两个或以上）同时全部出错的机率仍远低于千分之一，因此能在更严酷的环境下达到相同的可靠度。 
虽然本在同样面积的芯片中，本发明使得存储的容量减半，但典型商用或军用产品多注重可靠程度，对记忆块容量的要求则相对较低。本发明可以在民用生产线上生产出同时符合容量和可靠度的军用产品。另一面，利用本发明后，设计一个产品可同时进入两个或多个不同要求的市场，可以同时进入民用市场，工业市场，或军用市场等。并大大减低设计和生产成本，并缩短所需交货时间。 
如图1所示：为了实现可以有多个规格等级选择的记忆体,所述一种有多个规格等级可以选择的记忆体200，包括若干存储比特单元及存储比特203相对应的控制单元202，存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元201。 
如图2所示：所述若干存储比特单元及存储比特203的示意图包括12个比特单元，是由四行和3列的存储比特排列组成的。行存储群组及列存储群组，行存储群组及列存储群组内均包括若干存储比特单元203；行存储群组内每行存储比特单元的控制极端相互连接后与对应的WL位线端相连接，这样就形成了4条存储比特的位线WL，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列存储比特单元的漏极端相互连接后与对应的BL位线端相连接，这样就形成了3条bit lines 位线 和3条SL位线。 
如图3~4所示：所述一个多路转换器（MUX）202a控制着两条或多条位线（word line）。此处以控制两条为例。当控制信号en为0时， 输出信号C等于输入信号B。而当控制信号en为1时，输出信号C等于输入信号A。也就是说，如果记忆体芯片客户是民用的话，我们将en设置为0，A和B控制不同的记忆体细胞模块。 而对商用甚至军用客户，en便会被设置成1，变成一个输入信号A控制原属A和B操控的两个记忆模块。两个记忆模块也同时被赋予一样的存储内容，达成冗余效果。 
图4中的202b是实现C信号的逻辑公式如下： 
Figure 2012104735633100002DEST_PATH_IMAGE001
如图5所示：所述将存储比特的位线WL控制单元MUX 202 和一块具体的32x32存储比特单元及存储比特203组合到一起，形成一个逻辑模块。 
当然，本发明并无意在行业标准的记忆体芯片封装上多安管脚。为吻合行业标准，与其他记忆芯片生产商的管脚一致，本发明的控制信号是在芯片封装前，以物理连接的方式调控内部的熔丝（fuse）或e-fuse 来达成。封装完成后，终端用户将无法从封装外部调控。例如，当芯片用做民用时，把fuse 或e-fuse 编程成相对应的值，即0。当芯片用作军用时，把fuse 或e-fuse 编程成另外相对应的值，即1，来达到冗余目的。以此类推。这样信号就可以控制相对应的word line。 
单个快闪存储比特单元具有控制极、漏极端、源极端及浮栅电极，当加载相应的电压时，能够实现对单个快闪存储比特单元的数据写入、数据写入及数据操作操作。当若干快闪存储比特单元规则排布形成行存储群组与列存储群组后，可以通过下述方式来达到对行存储群组与列存储群组内的单个快闪存储比特单元进行操作。具体地为： 
对行存储群组与列存储群组内快闪存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作；
将第二操作偏压始终加载于SL位线端上；选取行存储群组与列存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的一条WL位线端上，或相对应的二条WL位线端上，或相对应的多条WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上；第四操作偏压与第五操作偏压的加载通过多路选择器选中后确定相应的电压；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，使得选中的BL位线端与WL位线端交叉确定的快闪存储比特单元达到热通道电子注入所需的电压，且第二操作偏压、第三操作偏压与第五操作偏压对应配合，使得行存储群组与列存储群组内其余快闪存储比特单元的电压与所需的热通道电子注入电压不匹配时，以能向所述交叉确定的快闪存储比特单元内写入所需的数据，实现对快闪存储器架构的数据写入操作；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以能测定流过所述交叉确定的快闪存储比特单元的电流值，同时，第二操作偏压、第三操作偏压与第五操作偏压对应配合，关断行存储群组与列存储群组内其余快闪存储比特单元的电流输出，以能读取所述交叉确定的快闪存储比特单元的存储状态，实现对快闪存储器架构的数据读取操作；
当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以使得与第一操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配，且第三操作偏压与第四操作偏压对应配合，使得与第三操作偏压相连的快闪存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时，以能存储与第一操作偏压相连对应的行存储群组，实现对快闪存储器架构的数据擦除操作。
具体操作电压为：当对行存储群组与列存储群组交叉确定的快闪存储比特单元读取时，第一操作偏压为5V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为1V，第五操作偏压为0V或浮置。 
当对行存储群组与列存储群组交叉确定的快闪存储比特单元写入时，第一操作偏压为9V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为5V，第五操作偏压为0V。 
当对行存储群组与列存储群组交叉确定的快闪存储比特单元擦除时，第一操作偏压为-9V，第二操作偏压为9V，第三操作偏压为0V，第四操作偏压及第五操作偏压均为浮置。 
当5V的第一操作偏压加载于相应的WL位线端上，0V第三操作偏压加载于其余的WL位线端上，0V的第二操作偏压加载于SL位线端上，通过多路选择器选中的BL位线端加1V电压，其余的BL位线端电压为0V或浮置。当由BL位线端与WL位线端确定的快闪存储比特单元之前被写入数据，写入的数据存储于浮栅电极中，通过第一操作偏压、第二操作偏压及第四操作偏压的对应配合下，没有电流或很小的电流流过；当快闪存储比特单元之前处于擦除状态时，浮栅电极内没有电子、很少电子或正离子被存储在浮栅电极中，通过第一操作偏压、第二操作电压及第四操作偏压的对应配合下，有较大的电流流过，从而通过当地检测放大器及全球检测放大器放大转换后能区分快闪存储比特单元中存储的是“1”或者“0”，实现对行存储群组与列存储群组内快闪存储比特单元的数据读取操作。 
当9V的第一操作偏压加载到WL位线端、0V的第三操作偏压加载于其余的WL位线端，0V的第二操作偏压加载于SL位线端，5V的第四操作偏压加载于选中的BL位线端，0V的第五操作偏压加载于其余的BL位线端；通过第一操作偏压、第二操作偏压及第三操作偏压的对应配合，能通过热通道电子注入（hot channel electron injection）将电子穿过二氧化硅进入浮栅电极内，热通道电子注入为工艺中常用的写入操作手段，能够实现对单个快闪存储比特单元的数据写入；而与第三操作偏压及第五操作偏压相连的快闪存储比特单元由于所需的热通道电子注入电压不匹配，其余的快闪存储比特单元不能进行写入操作，避免对其他快闪存储比特单元写入数据时的干扰。 
当-9V的第一操作偏压加载到WL位线端上，0V的第三操作偏压加载到其余的WL位线端，9V的第二操作偏压加载于SL位线端上，第四操作偏压与第五操作偏压均为浮置电压，通过第一操作偏压与第二操作偏压的对应配合下，能达到FN（Fowler-Nordheim）隧道效应所需的电场，快闪存储器比特单元中的浮栅电极中的电子就会流出到SL位线端，以达到擦除浮栅电极中的存储目的。由于第三操作偏压是0V，第二操作偏压与第三操作偏压间的电压值不能达到FN隧道效应所需的电压，因此行存储群组与列存储群组内其余的快闪存储比特单元不会被擦除。由于第四操作偏压与第五操作偏压均为浮置电压状态，第一操作偏压与一行中所有快闪存储比特单元的控制端相连，第三操作电压与所有快闪存储比特单元的源极端相连，因此在擦除时，会将加载第一操作偏压对应行存储群组中的快闪存储比特单元均进行擦除。 
本发明有多个规格等级可以选择的记忆体由若干存储比特单元及存储比特相对应的控制单元，存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元组成。控制不同规格等级记忆体的选择器单元输出选择器的信号来选不同规格等级记忆体。存储比特的位线WL控制单元接到同规格等级记忆体的选择器单元输出选择器的信号来控制不同规格等级时所需的位线WL；可以一次控制相对应的一条WL位线，或同时控制对应的二条WL位线，或同时控制相对应的多条WL位线来达到不同规格等级记忆体的选择。这样一个不同规格等级记忆体可以同时用在不同规格等级的系统上。有多个规格等级可以选择的记忆体的使用成本降底和减少产品到市场的时间，适用范围广。 

Claims (10)

1.一种有多个规格等级可以选择的记忆体架构包括若干存储比特单元及存储比特相对应的控制单元，存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元，所述存储比特单元包括控制极端、源极端及漏极端；若干存储比特单元规则排布形成行存储群组及列存储群组，行存储群组内每行存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列存储比特单元的漏极端相互连接后与对应的BL位线端相连接，列存储群组内对应的BL位线端通过多路选择器与检测放大器相连，放大并转换成数字信号输出。
2.根据权利要求1所述的有多个规格等级可以选择的记忆体架构中的存储比特的位线WL控制单元，其特征是：所述特殊多路转换器（MUX）IP，以实现字线熔合。
3.根据权利要求1所述的有多个规格等级可以选择的记忆体架构中一个控制不同规格等级记忆体的选择器单元，其特征是：一种激光熔丝（fuse）。
4.根据权利要求1所述的有多个规格等级可以选择的记忆体架构中一个控制不同规格等级记忆体的选择器单元，其特征是：一种小容量的非挥发性嵌入式记忆体。
5.一种有多个规格等级可以选择的记忆体架构包括若干存储比特单元及存储比特相对应的控制单元，存储比特的位线WL控制单元和一个控制不同规格等级记忆体的选择器单元组成，控制不同规格等级记忆体的选择器单元输出选择器的信号来选不同规格等级记忆体，存储比特的位线WL控制单元接到同规格等级记忆体的选择器单元输出选择器的信号来控制不同规格等级时所需的位线WL；可以一次控制相对应的一条WL位线，或同时控制对应的二条WL位线，或同时控制相对应的多条WL位线来达到不同规格等级记忆体的选择。
6.根据权利要求5所述的有多个规格等级可以选择的记忆体架构中的存储比特，其特征是：快闪存储比特单元。
7.一种有多个规格等级可以选择的记忆体200的操作方法，包括存储比特的位线WL控制单元202和一个控制不同规格等级记忆体的选择器单元201；行存储群组及列存储群组，行存储群组及列存储群组内均包括若干存储比特单元203；行存储群组内每行存储比特单元的控制极端相互连接后与对应的WL位线端相连接，行存储群组与列存储群组内快闪存储比特单元的源极端相互连接后均与SL位线端相连接，列存储群组内每列存储比特单元的漏极端相互连接后与对应的BL位线端相连接，且列存储群组内对应的BL位线端通过多路选择器与检测放大器相连，对行存储群组与列存储群组内存储比特单元的操作方法包括数据写入操作、数据读取操作及数据擦除操作；
    当控制不同规格等级记忆体的选择器单元输出控制不同规格等级记忆体的控制信号给存储比特的位线WL控制单元，所述控制信号是控制不同规格等级的记忆体；所述控制信号是指一次控制一条位线WL，一次控制二条位线WL或一次控制多条位线WL；
将第二操作偏压始终加载于SL位线端上；选取行存储群组与列存储群组交叉确定的快闪存储比特单元，并将第一操作偏压加载于对应的一条WL位线端上，或将第一操作偏压同时加载于对应的二条WL位线端上，或将第一操作偏压同时加载于对应的多条WL位线端上，第三操作偏压加载于其余的WL位线端上；通过多路选择器选择对应的BL位线端，并将第四操作偏压加载于选择对应的BL位线端上，第五操作偏压加载于其余的BL位线端上；
    当第一操作偏压、第二操作偏压与第四操作偏压对应配合，使得选中的BL位线端与WL位线端交叉确定的存储比特单元达所需的电压，且第二操作偏压、第三操作偏压与第五操作偏压对应配合，使得行存储群组与列存储群组内其余存储比特单元的电压与所需的电压不匹配时，以能向所述交叉确定的存储比特单元内写入所需的数据，实现对存储器架构的数据写入操作；
    当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以能测定流过所述交叉确定的快闪存储比特单元的电流值，同时，第二操作偏压、第三操作偏压与第五操作偏压对应配合，关断行存储群组与列存储群组内其余存储比特单元的电流输出，以能读取所述交叉确定的快闪存储比特单元的存储状态，实现对快闪存储器架构的数据读取操作；
    当第一操作偏压、第二操作偏压与第四操作偏压对应配合，以使得与第一操作偏压相连的存储比特单元的源极端与控制端的电压差与所需的擦除电压匹配，且第三操作偏压与第四操作偏压对应配合，使得与第三操作偏压相连的存储比特单元的源极端与控制端的电压差与所需的擦除电压不匹配时，以能存储与第一操作偏压相连对应的行存储群组，实现对存储器架构的数据擦除操作。
8.根据权利要求7所述的一种有多个规格等级可以选择的记忆体200的操作方法架构，其特征是：当对行存储群组与列存储群组交叉确定的快闪存储比特单元读取时，第一操作偏压为5V，第二操作偏压为0V，第三操作偏压为0V，第四操作偏压为1V，第五操作偏压为0V或浮置。
9.根据权利要求7所述的一种有多个规格等级可以选择的记忆体200的操作方法架构，其特征是：将第一操作偏压同时加载于对应的二条WL位线端上。
10.根据权利要求7所述的一种有多个规格等级可以选择的记忆体200的操作方法架构，其特征是：将第一操作偏压同时加载于对应的多条WL位线端上。
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