CN102866303A - 纳米器件沟道超薄栅介质电容测试方法 - Google Patents

Abstract

本发明提供了一种纳米器件沟道超薄栅介质电容测试方法，包括：向器件施加第一频率的交流测试信号，确定器件在第一频率下的第一阻抗矢量包括幅值与相角；向器件施加第二频率的交流测试信号，确定器件在第二频率下的第二阻抗矢量包括幅值与相角；通过第一频率、第二频率、第一阻抗以及第二阻抗确定器件的电容。本发明的纳米器件沟道超薄栅介质电容测试方法，利用射频-超高频双频阻抗测试方法直接测定纳米沟道超薄栅介质的微小电容，能以较小误差测定纳米器件沟道与栅电容，抑制超薄栅介质高漏电的寄生影响，提高纳米器件沟道的微小电容测试量程，且对纳米器件沟道电容的直接在片测试无需特殊测试结构。

Description

纳米器件沟道超薄栅介质电容测试方法

技术领域

本发明涉及一种电容测试方法，特别是涉及一种纳米器件沟道超薄栅介质电容测试方法。

背景技术

从90nm CMOS集成电路技术节点起，随着器件特征尺寸的不断缩小，多项集成电路新技术、新材料与新工艺被不断引入到器件结构以不断提高器件与电路性能。这些新技术包括沟道应变、高迁移率沟道(Ge，III-V)异质集成等。

如图1A所示为传统的常规MOS器件结构，其包括衬底1、衬底中的浅沟槽隔离(STI)2、被STI2包围的有源区中的具有轻掺杂源漏结构(LDD)的重掺杂源漏区3、栅极介质层4、栅极材料层5以及栅极隔离侧墙6。源漏区3之间的沟道区距离随着器件栅长持续缩小，各种寄生效应越来越突出，导致器件性能大幅度下降。为了提高器件性能，业界提出了如图1B所示的新型纳米MOS器件结构，其包括硅衬底1、衬底中的STI2、刻蚀衬底1形成沟槽后在沟槽中外延生长的SiGe(或者Si：C等其它材料)源漏区3、超薄的高介电常数(高k)材质的栅极介质层4、金属栅极5、栅极隔离侧墙6。其中，源漏区3之间的沟道区7可采用载流子迁移率大于衬底硅的材料例如应变硅、Ge或III-V族化合物制成，例如可以在衬底1上沉积沟道区材料然后刻蚀源漏区沟槽再外延填充。源漏区3除了分布在栅极隔离侧墙6两侧外，还有部分深入到沟道区中，这种源漏延伸区3’接近栅电极控制区域可以降低沟道区的串联电阻。源漏区3上形成有例如镍基金属硅化物的硅化物8，用于降低源漏接触电阻，然后硅化物7通过接触孔内的金属接触9与外界互连。整个器件结构上还可形成包含氮化硅的应力层10，以便改善器件应力。最后，形成层间介质层(IDL)11以隔离绝缘。

这种新型的纳米MOS器件结构能有效克服器件短沟道效应、寄生效应、提高导电性能等等，但是器件结构各部分的尺寸大小、材料组成均能影响最终器件性能，因此如何精确测定新技术对纳米沟道传输特性(例如有效迁移率的变化)的实际影响成为重要的课题，如此才能优选器件参数从而实现器件性能最大化，同时为电路设计提供真实有效的器件导电参数。

现有的测量沟道有效迁移率的方法为Split CV法，其测量原理如图2A所示：将MOS器件的源漏短接并连接至恒流源I₁，MOS器件的衬底连接至恒流源I₂，栅源电压V_GS保持恒定；由MOS器件电流特性(也即源漏区电流与栅压之间的关系)可得知，纳米沟道有效迁移率μ_eff＝g_dL/WQ_n，其中，W、L分别为栅极宽度和长度。此时源漏电导g_d为源漏电流I_D对源漏电压V_DS的偏导，沟道中反型电荷

C_GC为器件沟道电容，V_T为阈值电压；由栅电容C_GB确定器件阈值与平带电压，同时确定耗尽电容，

联合Q_n与Q_dep共同导出对应的有效电场，

由此可以得出有效迁移率与有效电场的具体关系。具体的MOS器件C-V特性曲线可参见图2B，其中可由沟道电容C_GC和栅电容Cgb确定沟道反型电荷、耗尽电荷与有效电场。以上数学式可参见以下所示的式(1)至式(5)。

${\mathrm{\μ}}_{\mathrm{eff}}=\frac{g_{d}L}{{\mathrm{WQ}}_n}$ …………式(1)

$g_d=\frac{\∂I_D}{{\∂V}_{\mathrm{DS}}}|V_{\mathrm{GS}}$ …………式(2)

$Q_n=\underset{V_{\mathrm{fb}}}{\overset{V_{\mathrm{GS}}}{\∫}}{C}_{\mathrm{GC}}\left(V_{\mathrm{GS}}\right)d{V}_{\mathrm{GS}}$ .........式(3)

$Q_{\mathrm{dep}}=\underset{V_{\mathrm{fb}}}{\overset{V_{\mathrm{GS}}}{\∫}}{C}_{\mathrm{GB}}\left(V_{\mathrm{GS}}\right){\mathrm{dV}}_{\mathrm{GS}}$ .........式(4)

$E_{\mathrm{eff}}=\frac{Q_{\mathrm{dep}}+\mathrm{\η}\·Q_n}{{\mathrm{\ϵ}}_{\mathrm{Si}}}$ .........式(5)

由以上分析可知，可以通过测量MOS器件的电容来间接测量MOS器件沟道有效迁移率。测量MOS器件的电容通常采用半导体特性分析系统(例如美国吉时利仪器公司的4200-SCS)的C-V测量模块(例如4200-CVU)，带有双线SMA的无线电天线接口以及细同轴电缆接口BNC，包括多个中高频率直流源测量单元SMU，能快速而精确地测量皮法(pF)至微法(μF)级别并且漏电流不大于1pA的普通电容。具体地，施加的测试信号为频率20Hz至2MHz、电压为10mV至100mV的交流差分信号，直流电流为中频下的100mA或高频下的300mA，1MHz信号下典型的电容精确度为1％，直流电流敏感度为10nA/V，该仪器可采用4个SMU偏置端子。

但是，亚90纳米器件结构的沟道电容测试要求不同。对于图1A所示常规的MOS而言，栅介质的有效栅氧厚度EOT大于1.4nm，泄漏电流小于0.1pA，待测的最小栅电容以及沟道电容大于1pF。但是对于图1B所示的新型纳米器件MOS结构而言，EOT通常小于1.4nm，泄漏电流大于0.1pA，待测的最小栅电容以及沟道电容数值小于1pF。因此，超薄栅介质(EOT＜1.4nm)的严重漏电(Leakage＞0.1pA)影响等效阻抗的测试精度。此外，由于超小沟道电容的直接测试困难，通常需要特殊器件测试结构，例如在晶片上制作数百串并联的晶体管从而增大测试的等效电容然后通过计算得出实际要测量的MOS电容，但这将影响芯片的有效面积。

总而言之，现有的测量MOS器件沟道有效迁移率的方法对于小尺寸尤其是纳米器件已经不适用，测试精度低下且测试结构复杂、占用面积大。

发明内容

因此，本发明的目的在于提供一种高效、高精度、简单、低成本的纳米器件沟道超薄栅介质电容测试方法。

本发明提供了一种纳米器件沟道超薄栅介质电容测试方法，包括：向器件施加第一频率的交流测试信号，确定器件在第一频率下的第一阻抗；向器件施加第二频率的交流测试信号，确定器件在第二频率下的第二阻抗；通过第一频率、第二频率、第一阻抗以及第二阻抗确定器件的电容。

其中，第一频率与第二频率为射频和超高频两者之一。其中，射频信号频率大于等于1GHz，超高频信号频率为2至200MHz。

其中，器件的电容与第一频率、第二频率、第一阻抗以及第二阻抗的关系如下式：

$C=\frac{\frac{{\mathrm{\ω}}_2}{\left|Z_2\right|\sin \left({\mathrm{\φ}}_2\right)}-\frac{{\mathrm{\ω}}_1}{\left|Z_1\right|\sin \left({\mathrm{\φ}}_1\right)}}{{\mathrm{\ω}}_2^2-{\mathrm{\ω}}_1^2}$

其中，器件的电容为C，为测试后计算所得；第一频率、第二频率为ω1、ω2，第一频率测试下阻抗矢量幅值为|Z1|且相角为Φ1、第二频率测试下阻抗矢量幅值为|Z2|且相角为Φ2。

其中，上述方法可用于器件栅介质等效栅氧厚度小于1.4nm，器件栅泄漏电流大于0.1pA，栅电容与沟道电容小于1pF的极端条件下，对于其它普通电容同样适用。

本发明还提供了一种纳米器件沟道超薄栅介质电容测试结构，包括：待测器件，包括衬底、源极、漏极、栅极；测试仪，具有四个端子，分别与待测器件的衬底、源极、漏极、栅极相连；其中，测试仪与待测器件源极、漏极相连的端子被短接，测试仪向待测器件施加两种频率不同的交流测试信号，分别测试栅电容与沟道电容两种电容：其中栅电容为MOS器件中栅极与衬底之间的电容；沟道电容是MOS器件中栅极与源漏电极之间的电容。

其中，两种频率为射频和超高频。其中，射频信号频率大于等于1GHz，超高频信号频率为2至200MHz。

依照本发明的纳米器件沟道超薄栅介质电容测试方法，利用射频-超高频双频阻抗测试方法能够直接测定纳米沟道超薄栅介质的微小电容，以精确提取沟道有效迁移率来评价新工艺与新材料在集成电路技术中的直接影响，能以较小误差测定纳米器件沟道与栅电容，抑制超薄栅介质(EOT＜1.4nm)高漏电的寄生影响，提高纳米器件沟道的微小电容测试量程，且对纳米器件沟道电容的直接在片测试无需特殊测试结构。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1A及1B显示了现有技术的MOS器件结构的剖面示意图；

图2A及2B显示了现有技术的测量有效迁移率的原理示意图；

图3显示了依照本发明的测量有效迁移率方法的测试结构示意图；以及

图4显示了依照本发明的测量有效迁移率方法的阻抗等效示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了一种纳米器件沟道超薄栅介质电容测试方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。

参照图3，显示了依照本发明的测量有效迁移率方法的测试结构示意图。其中，MOS器件为图1B所示的新型纳米MOS器件结构，具体结构参见上述文字，不再赘述。采用例如为4200-CVU的电容测试仪器，其四个SMU偏置端子分别连接MOS的源极金属接触9S、漏极金属接触9D、金属栅极5以及衬底1，连接方式可以通过探针台将SMU偏置端子与晶片上的焊垫端子挤压电接触(具体的连接细节图中未示出，仅以连接关系示意图表示)。其中，与源极金属接触9S和漏极金属接触9D的两个SMU端子连线相接，使得器件源漏短路，从该两端子测沟道电容等效阻抗Zc；从与金属栅极5和衬底1相连的两个SMU端子处测量栅电容等效阻抗Zg。电容测试仪器选定的工作频率至少有两个范围，分别为射频(大于等于1GHz)以及超高频(2MHz至200MHz范围内)。

如图4所示，为该测试结构的等效阻抗示意图。其中，由于超薄栅介质(EOT＜1.4nm)的严重漏电(Leakage＞0.1pA)将影响等效阻抗的测试精度，因此实际的等效阻抗计算中，在栅介质电容C的两侧有寄生的栅介质电阻Rp存在，此外栅与源漏之间还有源串联电阻Rs存在，具体的等效阻抗如图4所示，为C与Rp并联之后再串联Rs。因此，在交流信号下器件源端的等效电容Cs如数学式(6)所示，栅介质的寄生电容Cp如数学式(7)所示，耗散因子D如数学式(8)所示：

$\mathrm{Cs}=C+\frac{1}{{\mathrm{\ω}}^2{\mathrm{CRp}}^2}$ 式(6)

$\mathrm{Cp}=\frac{{\mathrm{CRp}}^2}{{(\mathrm{Rs}+\mathrm{Rp})}^2+{\mathrm{\ω}}^2{C}^2{\mathrm{Rp}}^2{\mathrm{Rs}}^2}$ 式(7)

$D=\mathrm{\ωCRs}+\frac{1}{\mathrm{\ωCRp}}(1+\frac{\mathrm{Rs}}{\mathrm{Rp}})$ 式(8)

其中，ω为交流信号的频率。

由数学式(6)、(7)以及(8)可以推出数学式(9)：

$C=\frac{\frac{{\mathrm{\ω}}_2}{\left|Z_2\right|\sin \left({\mathrm{\φ}}_2\right)}-\frac{{\mathrm{\ω}}_1}{\left|Z_1\right|\sin \left({\mathrm{\φ}}_1\right)}}{{\mathrm{\ω}}_2^2-{\mathrm{\ω}}_1^2}$ 式(9)

其中，ω1、ω2分别为射频与超高频信号的频率，第一频率测试下阻抗矢量Z 1的相角为Φ1、第二频率测试下阻抗矢量Z2的相角为Φ2、第一频率测试下的阻抗矢量幅值为|Z1|、第二频率测试下的阻抗矢量幅值为|Z2|。数学式(9)的具体推导过程可参见J.S.Johannessen等人的双频法测CV技术，刊载于《ELECTRONICSLETTERS》1986年4月24日第22卷第9期，456-457页。

由数学式(9)可以得知，MOS器件的等效电容可以通过不同频率下阻抗来计算得出，消除了寄生参数Rs、Rp的影响。因此本发明的测试步骤可以如下：

其中测试包括栅电容与沟道电容两种，栅电容测试端口为MOS器件中栅极与衬底端子；沟道电容测试端口是MOS器件中栅极与源漏电极。

对于器件栅电容Cgb的测试而言，首先，向测试端口(栅极与衬底)施加第一频率ω1的交流测试信号，确定MOS器件的第一频率下的第一阻抗的幅值|Z1|与相角Φ1。

然后，向测试端口施加第二频率ω2的交流测试信号，确定MOS器件的第二频率下的第二阻抗的幅值|Z2|与相角Φ2。其中，第一频率与第二频率为射频和超高频两者之一(先后顺序任意，也即第一频率可以是射频也可以是超高频，第二频率亦然)，具体地，射频信号频率大于等于1GHz，超高频信号频率为2至200MHz。

通过双频阻抗幅值与相角的关系，其数学式如式(9)计算得到Cgb的数值。

可重复上述过程以测试另外一种器件电容C_GC，例如向栅极与源漏电极施加两种不同频率的交流测试信号，得到Z1’/Φ1’与Z2’/Φ2’。在通过双频阻抗幅值与相角的关系，其数学式如式(9)计算得到Cgc的数值。

最后，分别求出沟道反型电荷、耗尽电荷与有效电场得到器件沟道的有效迁移率。

值得注意的是，虽然本发明实施例所举的等效电容阻抗连接方式如图4所示，但是不同的器件结构将具有不同的等效电路结构，例如当栅介质层漏电不明显(例如小于0.1pA)时，则电容C两端无需并联Rp；又例如当施加的镍基金属硅化物大幅度降低了源漏串联电阻Rs时，电容C之外无需串联Rs。这些不同的等效电路结构所对应的等效栅介质层电容C的计算方式都是不同的，因此本发明的电容计算方式不仅仅限于数学式(9)，但是类似地，均可以通过两种不同频率下阻抗特性而计算得出等效电容。

依照本发明的测试方法，通过射频(＞1GHz)与超高频(～100MHz)的双频测试，可以消除寄生串联与并联等效电阻的影响，由此降低寄生参数的影响，提高电容测试的最小范围。此外，由于依照本发明的双频测试方法无需MOS器件串并联有其他测试结构，因此测试简易快速成本低。测定MOS电容之后，由数学式(1)至(5)则可以计算出最终的纳米沟道有效载流子迁移率，从而确定器件的最终性能参数。

另一方面，由数学式(9)可以得知电容测试误差与耗散因子D成正比，而耗散因子D与频率ω成反比，因此只有不断提高测试频率ω才能降低测试误差，如数学式(10)和式(11)所示，其中，E0为基础误差、Δθ为测量误差、G为理想阻抗。

$\frac{\mathrm{\ΔC}}{C}=E_0+\mathrm{\Δ\θ}\·D$ 式(10)

$D=\frac{G}{\mathrm{\ωC}}$ 式(11)

而依照本发明的双频测试方法，其交流信号频率均较大，因此可以通过较高的测试频率来减小测试误差。

依照本发明的纳米器件沟道超薄栅介质电容测试方法，利用射频-超高频双频阻抗测试方法直接测定纳米沟道超薄栅介质的微小电容，以精确提取沟道有效迁移率来评价新工艺与新材料在集成电路技术中的直接影响，能以较小误差测定纳米器件沟道与栅电容，抑制超薄栅介质(EOT＜1.4nm)高漏电的寄生影响，提高纳米器件沟道的微小电容测试量程，且对纳米器件沟道电容的直接在片测试无需特殊测试结构。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (13)

1.一种纳米器件沟道超薄栅介质电容测试方法，包括：

向测试端口施加第一频率的交流测试信号，确定器件在第一频率下的第一阻抗矢量Z1幅值|Z1|与相角Φ1；

向测试端口施加第二频率的交流测试信号，确定器件在第二频率下的第二阻抗矢量Z2幅值|Z2|与相角Φ2；

通过第一频率、第二频率、第一阻抗矢量以及第二阻抗矢量确定器件的电容。

2.如权利要求1的方法，其中，测试端口为栅极与衬底，用于测量栅电容。

3.如权利要求1的方法，其中，测试端口为栅极与源漏极，用于测试沟道电容。

4.其中，第一频率与第二频率为射频和超高频两者之一。

5.如权利要求4的方法，其中，射频信号频率大于等于1GHz，超高频信号频率为2至200MHz。

6.如权利要求1的方法，其中，器件的电容通过下述关系式计算所得，

$C=\frac{\frac{{\mathrm{\ω}}_2}{\left|Z_2\right|\sin \left({\mathrm{\φ}}_2\right)}-\frac{{\mathrm{\ω}}_1}{\left|Z_1\right|\sin \left({\mathrm{\φ}}_1\right)}}{{\mathrm{\ω}}_2^2-{\mathrm{\ω}}_1^2}$

其中，器件的电容为C，为测试后计算所得；第一频率、第二频率为ω1、ω2，第一阻抗矢量幅值为|Z1|且相角为Φ1、第二阻抗矢量幅值为|Z2|且相角为Φ2。

7.如权利要求1的方法，其中，器件栅介质等效栅氧厚度小于1.4nm，器件栅泄漏电流大于0.1pA，栅电容与沟道电容小于1pF。

8.如权利要求1的方法，其中，器件栅介质等效栅氧厚度大于1.4nm，器件栅泄漏电流小于0.1pA，栅电容与沟道电容大于1pF。

9.一种纳米器件沟道超薄栅介质电容测试结构，包括：

待测器件，包括衬底、源极、漏极、栅极；

测试仪，具有四个端子，分别与待测器件的衬底、源极、漏极、栅极相连；

其中，测试仪与待测器件源极、漏极相连的端子被短接，测试仪向待测器件的测试端口施加两种频率不同的交流测试信号。

10.如权利要求9的测试结构，其中，测试端口为栅极与衬底，用于测量栅电容。

11.如权利要求9的测试结构，其中，测试端口为栅极与源漏极，用于测试沟道电容。

12.如权利要求9的测试结构，其中，两种频率为射频和超高频。

13.如权利要求12的测试结构，其中，射频信号频率大于等于1GHz，超高频信号频率为2至200MHz。

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