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CN102859700B - 没有反向恢复的ldmos - Google Patents

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CN102859700B
CN102859700B CN201180020578.8A CN201180020578A CN102859700B CN 102859700 B CN102859700 B CN 102859700B CN 201180020578 A CN201180020578 A CN 201180020578A CN 102859700 B CN102859700 B CN 102859700B
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Volterra Semiconductor LLC
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Abstract

一种晶体管，所述晶体管包含：包括植入基板之第一杂质区的源极区、包括植入基板之第二杂质区的漏极区，以及包括形成于基板上之氧化层和形成于氧化层上之导电材料的栅极，氧化层包含第一侧和第二侧，第一侧形成在第一杂质区的一部分上，第二侧形成在第二杂质区的一部分上，第一侧的厚度小于约100埃，第二侧的厚度等于或大于125埃。

Description

没有反向恢复的LDMOS
技术领域
本发明大体上涉及半导体装置，且特别涉及横向双扩散金氧半导体(LDMOS)装置。
背景技术
诸如直流(DC/DC)转换器之电压调节器用于提供电子系统稳定的电压源。高效率直流转换器尤为低功率装置之电源管理所需，例如膝上型笔记型电脑和手机。切换电压调节器(或简称“切换调节器”)已知为高效型直流转换器。切换调节器通过以下方式产生输出电压：将输入DC电压转换成高频电压，并过滤所述高频输入电压而产生输出DC电压。明确地说，切换调节器包括开关，用以交替耦合及去耦合输入DC电压源(如电池)和负载(如集成电路)。通常包括电感器与电容器的输出滤波器耦接在输入电压源与负载之间，以过滤开关输出，进而提供输出DC电压。控制器(如脉宽调制器或脉频调制器)控制开关，以维持实质固定不变的输出DC电压。
横向扩散金氧半导体(LDMOS)晶体管因所述晶体管的比接通电阻和漏极/源极崩溃电压而用于切换调节器。
发明内容
本发明之一个方面为一种晶体管，包含：包括植入基板之第一杂质区的源极区、包括植入基板之第二杂质区的漏极区，以及包括形成于基板上之氧化层和形成于氧化层上之导电材料的栅极，氧化层包含第一侧和第二侧，第一侧形成在第一杂质区的一部分上，第二侧形成在第二杂质区的一部分上，第一侧的厚度小于约第二侧的厚度等于或大于125埃。
实施方式可包括一或多个下列特征。第二侧的厚度可为第一侧的厚度的至少五倍。第一侧的厚度可为约70埃或以下。第一侧的厚度可为约35埃或以下。源极可包括自行对准之第三杂质区。第三杂质区的最高掺杂浓度可为约1×1017个原子/平方公分至1×1018个原子/平方公分。邻接氧化层之第三杂质区表面的掺杂浓度可低于约5×1017个原子/平方公分。掺杂浓度可低于约3×1017个原子/平方公分。第三杂质区可位在晶体管的电流路径。第二侧的厚度可为约120埃至800埃，例如约200埃至400埃。晶体管可为横向双扩散金氧半导体(LDMOS)。
本发明之另一方面为一种晶体管，包含：包括植入基板之第一杂质区的源极区、包括植入基板之第二杂质区的漏极区，以及包括形成于基板上之氧化层和形成于氧化层上之导电材料的栅极，氧化层包含第一侧和第二侧，第一侧形成在第一杂质区的一部分上，第二侧形成在第二杂质区的一部分上，第一侧具有使晶体管之导通电压小于0.6伏特(V)的厚度。
实施方式可包括一或多个下列特征。晶体管的导通电压可为0.4伏特至0.5伏特。源极可包括自行对准之第三杂质区。第三杂质区的最高掺杂浓度可为约1×1017个原子/平方公分至1×1018个原子/平方公分。邻接氧化层之第三杂质区表面的掺杂浓度可低于约5×1017个原子/平方公分。掺杂浓度可低于约3×1017个原子/平方公分。第三杂质区可位在晶体管的电流路径。晶体管可为横向双扩散金氧半导体(LDMOS)。
本发明之又一方面为一种晶体管，包含：包括植入基板之第一杂质区的源极区、包括植入基板之第二杂质区的漏极区、本质二极管，以及包括形成于基板上之氧化层和形成于氧化层上之导电材料的栅极，氧化层包含第一侧和第二侧，第一侧形成在第一杂质区的一部分上，且第二侧形成在第二杂质区的一部分上，第一侧具有使晶体管之导通电压小于本质二极管之导通电压的厚度。
实施方式可包括一或多个下列特征。晶体管的导通电压可为0.4伏特至0.6伏特。源极可包括自行对准之第三杂质区。第三杂质区的最高掺杂浓度可为约1×1017个原子/平方公分至1×1018个原子/平方公分。邻接氧化层之第三杂质区表面的掺杂浓度可低于约5×1017个原子/平方公分。掺杂浓度可低于约3×1017个原子/平方公分。第三杂质区可位在晶体管的电流路径。晶体管可为横向双扩散金氧半导体(LDMOS)。
本发明之再一方面为一种制造晶体管的方法，包括以下步骤：把光阻铺设于栅极上，所述栅极包括形成于基板上之氧化层和形成于氧化层上之导电材料、使用光阻做为遮罩，蚀刻栅极而移除部分导电材料，以及使用光阻与导电材料做为遮罩，将杂质区植入基板中，使杂质区自行对准栅极。
实施方式可包括一或多个下列特征。氧化层可被形成为使得氧化层的第一侧比氧化层的第二侧薄。第一侧的厚度可小于约100埃，第二侧的厚度可为第一侧的厚度的至少五倍。光阻的厚度可小于约0.5微米(μm)。植入杂质区之步骤可包括以与基板之主要表面之夹角小于90度之角度，使用原子来轰击基板。植入杂质区之步骤可持续进行，直到基板的掺杂浓度介于约1×1013个原子/平方公分至5×1018个原子/平方公分之间为止。
本发明之另一方面为一种制造晶体管的方法，包括以下步骤：蚀刻栅极的第一侧，所述栅极包括形成于基板上之氧化层和形成于氧化层上之导电材料，且所述蚀刻步骤移除了导电材料的第一部分、将杂质区植入基板中，使得杂质区为自行对准，以及蚀刻栅极的第二侧而移除导电材料的第二部分。
实施方式可包括一或多个下列特征。氧化层可被形成为使得氧化层的第一侧比氧化层的第二侧薄。第一侧的厚度可小于约100埃，第二侧的厚度可为第一侧的厚度的至少五倍。植入杂质区之步骤可包括以与基板之主要表面之夹角小于90度之角度，使用原子来轰击基板。植入杂质区之步骤可持续进行，直到基板的掺杂浓度介于约1×1013个原子/平方公分至5×1018个原子/平方公分之间为止。
本发明之又一方面为一种制造晶体管的方法，包括以下步骤：把第一光阻铺设于栅极上，所述栅极包括形成于基板上之氧化层和形成于氧化层上之导电材料、使用第一光阻做为遮罩，蚀刻栅极的第一侧而移除导电材料的第一部分、将杂质区植入基板中，使得杂质区为自行对准、把第二光阻铺设于栅极上，以及使用第二光阻做为遮罩，蚀刻栅极的第二侧而移除导电材料的第二部分。
本发明之再一方面为一种制造集成电路的方法，包括以下步骤：在基板上形成多个LDMOS晶体管，每一LDMOS晶体管包括栅氧化层，所述栅氧化层包含靠近LDMOS晶体管之源极侧的第一侧和靠近LDMOS晶体管之漏极侧的第二侧，第一侧的厚度小于约100埃，第二侧的厚度等于或大于125埃，以及在基板上形成多个互补式金氧半导体(CMOS)晶体管，其中每一CMOS晶体管包括栅氧化层，且形成CMOS晶体管的栅氧化层之步骤和形成LDMOS晶体管之栅氧化层的第一侧之步骤同时进行。
实施方式可包括一或多个下列特征。CMOS晶体管的栅氧化层可被形成为和LDMOS晶体管之栅氧化层的第一侧一样厚。第二侧的厚度可为第一侧的厚度的至少五倍。第一侧的厚度可为约70埃或以下，例如约35埃或以下。形成多个LDMOS晶体管之步骤可包括沉积LDMOS栅极导体，形成多个CMOS晶体管之步骤可包括沉积CMOS栅极导体，且LDMOS栅极导体和CMOS栅极导体可同时沉积。LDMOS栅极导体和CMOS栅极导体可为多晶硅。CMOS栅极的栅氧化层可有实质均匀的厚度。
一些实施方式可具备一或多个下列优点。具小于约40埃之栅氧化物的晶体管可让晶体管的导通电压小于本质二极管的导通电压。导通电压小于本质二极管之导通电压的晶体管可缩短晶体管的恢复时间。缩短恢复时间可提高晶体管的效率，特别在高切换速率下。在植入p-本体前把光阻铺设于栅极上可提供额外保护层，以免杂质不当植入基板中。在植入p-本体前蚀穿多栅极第一时间、接着在植入p-本体后蚀穿多栅极第二时间可确保p-本体仅植入到晶体管的源极侧、而非源极与漏极两侧。
一或多个实施例的细节将配合附图详述于下。其它特征、方面和优点在参阅实施方式说明、图式和权利要求书后，将变得更清楚易懂。
附图说明
图1为降压转换器的电路图。
图2为降压转换器的简化电路图。
图3为绘示传统降压转换器之空滞时间的曲线图。
图4为LDMOS晶体管的示意图。
图5A及图5B为本文所述晶体管中的示例杂质轮廓图。
图6为晶体管之掺杂相对于距离晶体管表面之距离的曲线图，其中晶体管具有厚度分别为35埃、70埃和125埃之薄栅氧化物。
图7A及图7B为图表和对应曲线图，图表和对应曲线图显示具厚度35埃之薄栅氧化物的晶体管特性。
图8A及图8B为图表和对应曲线图，图表和对应曲线图显示具厚度70埃之薄栅氧化物的晶体管特性。
图9A及图9B为图表和对应曲线图，图表和对应曲线图显示具厚度125埃之薄栅氧化物的晶体管特性。
图10A至图10K显示形成晶体管的示例工艺。
各图中相同的元件符号和命名代表相仿的元件。
具体实施方式
当晶体管用于切换调节器的同步整流时，空滞时间期间本质之体二极管充电的反向恢复及空滞时间期间之二极管导通将造成效率损失。使晶体管之导通电压小于本质二极管之导通电压的晶体管可减少寄生二极管相关的损失机制，进而增进切换调节器的效率。低临限电压可防止少数载子储存。再者，空滞时间期间的导通损失将根据临限电压与二极管导通电压之比例而减少。
参照图1，切换调节器10通过输入终端20耦接第一高直流(DC)输入电压源12，例如电池。切换调节器10也通过输出终端24耦接负载14，例如集成电路。切换调节器10作为输入终端20与输出终端24间的DC/DC转换器。切换调节器10包括切换电路16，切换电路16当作电源开关，用以交替耦合及去耦合输入终端20和中间终端22。切换电路16包括整流器，例如开关或二极管，用以耦合中间终端22和接地。明确地说，切换电路16可包括具有连接输入终端20之源极与连接中间终端22之漏极的第一晶体管40(称为高侧晶体管)及具有接地之源极与连接中间终端22之漏极的第二晶体管42(称为低侧晶体管或同步晶体管)。
在一个实施方式中，第一晶体管40可为正通道金氧半导体(PMOS)晶体管，第二晶体管42可为负通道金氧半导体(NMOS)晶体管。在另一实施方式中，第一晶体管40和第二晶体管42均可为NMOS晶体管。在又一实施方式中，第一晶体管40可为PMOS、NMOS或横向双扩散金氧半导体(LDMOS)，第二晶体管42可为LDMOS。
中间终端22通过输出滤波器26耦接输出终端24。输出滤波器26将中间终端22之矩形波形中间电压转换成输出终端24之实质DC输出电压。明确地说，在降压转换器布局中，输出滤波器26包括连接于中间终端22与输出终端24间的电感器44和并联于负载14的电容器46。在高侧导通期间，第一晶体管为关闭，源12则经由第一晶体管40供应负载14和电感器44能量。另一方面，在低侧导通期间，第二晶体管42为关闭，且当电感器44供应能量时，电流流经第二晶体管42。产生之输出电压V输出为实质DC电压。
切换调节器还包括控制器18、高侧驱动器80和低侧驱动器82，用以控制切换电路16的操作。第一控制线30连接高侧晶体管40和高侧驱动器80，第二控制线32连接低侧晶体管42和低侧驱动器82。高侧和低侧驱动器分别由控制线84、86连接至控制器18。控制器18促使切换电路16在高侧与低侧导通期间之间交替，以于中间终端22产生中间电压V中间，中间电压具矩形波形。控制器18尚可包括反馈电路(未绘示)，所述反馈电路测量输出电压和通过输出终端的电流。虽然控制器18通常系脉宽调制器，但本发明也可应用到其它调制方案，例如脉频调制。
图2绘示降压转换器200的简化电路图。降压转换器200包括高侧晶体管202、低侧晶体管204和电感器206。每一晶体管各自具有对应之本质体二极管212、214。电压V输入(如12伏特)施加至高侧晶体管202，且当高侧晶体管202为导通(on)时，电流将流过晶体管202和电感器206。反之，当低侧晶体管204为导通时，电感器206将从接地处拉取电流。在降压电路200正常操作下，调节器将于导通高侧晶体管202与低侧晶体管204间切换，使滤波器26的输出产生预定电压V输出(V输出约介于0伏特至V输入之间)。
为增进降压转换器200的效率，期望于低侧晶体管204关闭时使高侧晶体管202导通；且反之亦然。然为了避免晶体管202、204同时导通而造成直通，以致产生显著的效率损失及破坏晶体管，切换间需要一些停工时间。所以在高侧导通与低侧导通期间会有短暂的时期(本质空滞时间td)让二晶体管都是开路状态。
当晶体管202、204均为关闭时，流经电感器206的电流不会立即降为零。跨电感器两端的电压由方程式1决定：
V＝L(di/dt) (方程式1)，
其中V为电压，L为电感，i为电感器中的电流。随着电感器中的电流减少，将迫使电感器输入端的电压(即近似V输入)为负。当此电压达约-0.7伏特时，低侧体二极管214将达到所述体二极管之临限电压而开始传导电流至电感器。因此，在传统降压转换器中，电流将行经二极管214。
当电流流过低侧二极管时，会造成一些效率损失。最显著的损失与反向恢复有关。反向恢复损失为相关于将顺向导通之二极管从顺向切换成反向偏压的损失。反向恢复发生于高侧晶体管开启时。在高侧晶体管开启前，低侧体二极管为顺向偏压，电感器则从接地处汲取电流通过二极管。在此状态下，低侧二极管的PN接面呈导通，空乏区会变窄成最小宽度，且电荷载子集结形成于二极管的PN接面各侧。当高侧晶体管开启时，低侧二极管从0.7伏特之顺向偏压变成-12伏特之负偏压。然顺向偏压期间使PN接面导通的相同电荷载子集结在负偏压时将造成暂态电荷空乏，因此低侧二极管不会立即关闭。是以反向恢复损失为电流，所述电流流过高侧晶体管，以恢复反向偏压电荷横越低侧之PN接面的平衡。
二极管恢复损失的总量取决于输出电流、寄生电感和高侧驱动能力。如图3所示，总体空滞时间t包括本质空滞时间td和反向恢复时间ts。反向恢复时间ts可占很大的分率，例如大于晶体管空滞时间的25％。
图4为LDMOS晶体管400的截面示意图，所述截面示意图例如可作为降压转换器中的晶体管，例如上述低侧晶体管42。LDMOS晶体管400可制造于植入p型基板404之高电压n型井(HVW)402上。高电压n-井植入一般为深植入，且通常掺杂地比CMOS n-井更浅。LDMOS晶体管400包括漏极区406、源极区410和具阶状栅氧化层424之栅极412。漏极区406包括n型掺杂之n+区414和n型掺杂之浅漏极(ndd)416。源极区包括n型掺杂之n+区418、p型掺杂之p+区420和p型掺杂之p-本体422。提供n-井402、n型掺杂之浅漏极416和n+区414、418的杂质为第一种类型的掺杂材料，例如磷。n型掺杂之浅漏极416和n-井402的杂质浓度比n+区414、418低。同样地，提供p+区420和p-本体422的杂质为第二种相反类型的掺杂材料，例如硼。p-本体422可自行对准栅极412。换句话说，栅极的源极侧边与p-本体的栅极侧边可实质对准(受植入影响，迫使p-本体422的一部分在栅极下面)。或者，p-本体422不必自行对准栅极412。
p-本体的最高掺杂浓度例如为1×1017个原子/平方公分至1×1018个原子/平方公分。再者，p-本体之顶表面422a的掺杂浓度可低于约5×1017个原子/平方公分，例如低于3×1017个原子/平方公分(如2×1017个原子/平方公分)。图5A及图5B显示示例之杂质轮廓。
回溯至图4，氧化层424位于栅极412下方，且包括两个部分：薄部分424a与厚部分424b。薄部分424a比厚部分424b更靠近源极410，且与n+区418和p-本体422部分重迭。厚部分424b比薄部分424a更靠近漏极406，且与n+区414和浅漏极406部分重迭。如图4所示，薄部分424a比厚部分424b薄。薄部分424a的厚度可小于100埃，例如小于40埃(如35埃)。反之，厚部分424b厚度可为薄部分424a厚度的至少五倍，例如至少10倍，如200埃至400埃。
就LDMOS晶体管400来说，够高的正电压施加于栅极412(称为导通电压(Vt))，将会把p-本体422之正电洞推离栅极412而形成空乏层。如此将产生通道供电子(n)在源极410与漏极406间流动(“n-通道”)。改变栅极412与基板404间之电压可调节n-通道的电导率，因而可控制电流在漏极与源极间流动。
氧化层424之薄部分424a结合上述p-本体轮廓会影响栅极和晶体管的导通电压(Vt)。当薄部分424a制作得更薄时，导通电压会降低。另外，p-本体的浓度越低，导通电压越小。
通过适当选择氧化层的薄部分厚度及降低p-本体的浓度，可使晶体管的导通电压(Vt)小于本质二极管的导通电压(Vbe)。例如，晶体管的导通电压可小于0.6伏特。有利的作法为，通过使降压转换器之低侧晶体管的Vt小于Vbe，晶体管可在空滞时间期间进入第三象限传导，促使电流行经晶体管、而非体二极管。
降低Vt使得电流行经晶体管、而非体二极管，可消除反向恢复时间，进而大幅增进降压转换器的效率。此外，因无需对反向导通期间于体二极管上形成反向恢复电荷的少数载子放电，所以可节省功率。然如果晶体管的导通电压太低，那么切换高侧晶体管与低侧晶体管所引起的振铃效应(ringing)将会无意地启动栅极。因此，可权衡薄部分的厚度和p-本体的浓度，使晶体管的导通电压介于0.4伏特至0.5伏特之间。
图6为净掺杂相对于从p-本体之顶表面422a至p-本体内之距离(沿着图5的线502)的示例曲线图。在图6之示例实施例中，35埃之薄氧化层需要约2×1017个原子/平方公分之表面掺杂浓度。70埃之薄氧化层需要约5×1016个原子/平方公分之表面掺杂浓度。再者，125埃之薄氧化层需要低于1×1016个原子/平方公分之表面掺杂浓度。所以薄氧化层越薄，为达Vt(Vt小于Vbe)的最高掺杂浓度越高。
如图7A至图8B之示例实施例所示，在具薄氧化物(如小于100埃，例如35埃(图7A至图7B)或70埃(图8A至图8B))与适当p-本体浓度的装置中，通过晶体管之电流(IS)远比通过二极管之电流(IB)大。另外，如果施加电压为约0.4伏特至0.8伏特，那么无电流行经二极管。然参照图9A及图9B，如果薄氧化物厚度增至100埃以上(如125埃)，那么只有小很多的电压范围可用，例如0.65伏特至0.8伏特，其中无电流行经二极管。再者，需要更多掺杂步骤才能获得所需p-本体浓度。
改变低侧晶体管的Vt需额外的半导体处理步骤。为达到约0.4伏特之Vt，将晶体管制作成使栅极下方之氧化物在接触晶体管之源极处比接触晶体管之漏极处薄为有益的，这是因氧化物越薄，特定表面掺杂的Vt越低。然薄氧化物不适合栅极的漏极侧，因如此有损晶体管的崩溃电压(BVDSS)。所以所述氧化物必须塑形成漏极侧比源极侧厚的“阶梯”。
参照图10A，制造晶体管的工艺始于形成氧化层424于硅层110上。
参照图10B，氧化层经图案化而定义栅氧化物区。此外，阶梯902形成于氧化层424中而产生薄氧化物部分424a和厚氧化物部分424b。薄氧化物部分424a位于栅极的源极侧，而厚氧化物部分424b位于栅极的漏极侧。阶梯902可于图案化氧化层之前或之后形成。薄氧化物部分424a也可同时沉积在基板上之任何CMOS装置上，例如利用单一遮罩。
在一些实施方式中，氧化物中的阶梯902可通过以下方法而形成：生长薄氧化层、遮蔽厚部分之期望所在位置以外的基板(包括薄部分424a)，以及如利用化学气相沉积来沉积未遮蔽区之其余氧化物以形成厚部分424b。在其它实施方式中，阶梯902可通过以下方法而形成：生长厚氧化层、遮蔽薄部分之期望所在位置以外的基板(包括厚部分424b)、蚀刻氧化层之露出的部分至下达硅层，以及如利用蚀刻步骤所用之相同遮罩，在蚀刻移除的区域生长薄氧化层424a。在任一工艺中，接着可移除遮罩。
参照图10C，栅极导体102(如多晶硅层)铺设在氧化层424上。视基础工艺技术节点而定，栅极导体(如多晶硅层)的厚度可为约0.2微米至0.5微米(μm)。栅极导体102也可同时沉积在基板上之任何CMOS装置上，例如利用单一遮罩。
参照图10D，光阻104例如利用旋转涂布以沉积在栅极导体102上，且经图案化而露出至少晶体管的源极侧。光阻厚度可大于0.5微米。视情况而定，也可露出源极侧120的部分栅极导体102。
参照图10E，接着使用光阻104作为遮罩，例如利用干电浆蚀刻，通过蚀刻来移除栅极导体102在晶体管之源极侧120所露出的部分。蚀刻期间，光阻104可当作遮罩。
参照图10F，结合使用光阻104与剩余栅极导体102作为遮罩，植入p-本体422。p-本体422以布植原子轰击氧化物424a的表面而植入。植入可以倾斜于氧化物424a之主要表面的角度进行(如箭头108所示)。由于使用栅极导体102和光阻104做为遮罩，所以形成之p-本体422可自行对准栅极，特别是栅极导体的源极侧。
参照图10G，接着剥除表面的光阻层104。
参照图10H，新光阻层124例如利用旋转涂布而铺设在露出表面(包括源极侧120露出之部分氧化层424a)，然后蚀刻源极侧120的栅极导体102。光阻层104经图案化而露出至少晶体管的漏极侧。视情况而定，也可露出漏极侧122的部分栅极导体102。
参照图10I，接着使用光阻124作为遮罩，例如利用干电浆蚀刻，通过蚀刻来移除栅极导体在漏极侧122露出的部分。光阻124也可用于蚀刻工艺期间保护源极侧120的植入p-本体。
参照图10J，结合使用光阻124与剩余栅极导体102作为遮罩，植入NDD415。由于使用栅极导体102和光阻124作为遮罩，所以NDD 415可自行对准栅极，特别是栅极导体的漏极侧。
参照图10K，接着移除光阻124。
p+区420和n+区414、418可利用传统植入工艺植入，例如在已植入p-本体422和NDD 415后进行。
虽然图10A至图10G以制造单一栅极为例说明，但也可同时制造多个栅极或分散式晶体管之栅极。
通过在p-本体植入期间将光阻层置于多栅极上，可形成自行对准之p-本体。再者，使用光阻可保护基板的其余部分远离植入工艺引入的杂质。另外，通过在植入工艺前后采行两个个别的蚀刻步骤，可于基板之源极侧形成单一的自行对准之p-本体。
本发明已以特定实施例公开如上。其它实施例也落在后附权利要求书所界定之保护范围内。

Claims (11)

1.一种晶体管，所述晶体管至少包含：
源极区，包括植入基板之第一杂质区和植入所述基板之第三杂质区；
漏极区，包括植入所述基板之第二杂质区；
本质二极管；以及
栅极，包括形成于所述基板上之氧化层和形成于所述氧化层上之导电材料，所述氧化层包含第一侧和第二侧，所述第一侧形成在所述第一杂质区的一部分上，且所述第二侧形成在所述第二杂质区的一部分上，所述第一侧的厚度及所述第三杂质区的掺杂浓度使所述晶体管之导通电压小于所述本质二极管之导通电压。
2.如权利要求第1项之晶体管，其中所述晶体管的所述导通电压为0.4伏特至0.6伏特。
3.如权利要求第1项之晶体管，其中所述第三杂质区为自行对准。
4.如权利要求第3项之晶体管，其中所述第三杂质区的最高掺杂浓度为1×1017个原子/平方公分至1×1018个原子/平方公分。
5.如权利要求第3项之晶体管，其中邻接所述氧化层之所述第三杂质区的表面的掺杂浓度低于5×1017个原子/平方公分。
6.如权利要求第5项之晶体管，其中所述掺杂浓度低于3×1017个原子/平方公分。
7.如权利要求第5项之晶体管，其中所述第三杂质区位在所述晶体管的电流路径。
8.如权利要求第3项之晶体管，其中所述晶体管为横向双扩散金氧半导体(LDMOS)。
9.如权利要求第1项之晶体管，其中：
所述第一侧的厚度为35埃；以及
所述第三杂质区的表面掺杂浓度为2x1017个原子/平方厘米。
10.如权利要求第1项之晶体管，其中：
所述第一侧的厚度为70埃；以及
所述第三杂质区的表面掺杂浓度为5x1016个原子/平方厘米。
11.如权利要求第1项之晶体管，其中：
所述第一侧的厚度为125埃；以及
所述第三杂质区的表面掺杂浓度低于1x1016个原子/平方厘米。
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